JPH10334656A - 読取動作期間中に複数個のメモリセルの同時的リフレッシュを行なうマルチトランジスタダイナミックランダムアクセスメモリアレイアーキテクチュア - Google Patents
読取動作期間中に複数個のメモリセルの同時的リフレッシュを行なうマルチトランジスタダイナミックランダムアクセスメモリアレイアーキテクチュアInfo
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- JPH10334656A JPH10334656A JP10133595A JP13359598A JPH10334656A JP H10334656 A JPH10334656 A JP H10334656A JP 10133595 A JP10133595 A JP 10133595A JP 13359598 A JP13359598 A JP 13359598A JP H10334656 A JPH10334656 A JP H10334656A
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Abstract
(57)【要約】
【課題】 高速のリフレッシュ動作が可能な集積回路メ
モリアレイ及び集積回路メモリアレイのリフレッシュ方
法を提供する。 【解決手段】 読取動作期間中にセルリフレッシュ動作
を行なうことを可能とする４トランジスタダイナックメ
モリセルアーキテクチュア及びリフレッシュ技術を提供
する。個別的なメモリセルのアクセストランジスタ及び
メモリトランジスタは、リフレッシュ動作を実行するた
めに関連するワード線を単に活性化させるだけで充分で
あるように相対的な幅対長さ比で形成される。このこと
は、読取りセンスアンプを活性化させることなしに行な
われ、電力消費を低下させ且つ最も最近に読取ったデー
タを維持する。複数本のワード線を同時的に活性化させ
ることが可能であり、メモリアレイにおけるリフレッシ
ュ速度のオーバーヘッドを減少させ且つ全体的なメモリ
アレイ帯域幅を増加させる。
モリアレイ及び集積回路メモリアレイのリフレッシュ方
法を提供する。 【解決手段】 読取動作期間中にセルリフレッシュ動作
を行なうことを可能とする４トランジスタダイナックメ
モリセルアーキテクチュア及びリフレッシュ技術を提供
する。個別的なメモリセルのアクセストランジスタ及び
メモリトランジスタは、リフレッシュ動作を実行するた
めに関連するワード線を単に活性化させるだけで充分で
あるように相対的な幅対長さ比で形成される。このこと
は、読取りセンスアンプを活性化させることなしに行な
われ、電力消費を低下させ且つ最も最近に読取ったデー
タを維持する。複数本のワード線を同時的に活性化させ
ることが可能であり、メモリアレイにおけるリフレッシ
ュ速度のオーバーヘッドを減少させ且つ全体的なメモリ
アレイ帯域幅を増加させる。
Description
【０００１】
【発明の属する技術分野】本発明は、大略、集積回路
（ＩＣ）メモリ装置の分野に関するものである。更に詳
細には、本発明は、中間の寸法のメモリアレイを必要と
する集積回路「システムオンチップ」構成に関連して特
に使用されるメモリセルアレイアーキテクチュア及び同
時的マルチセルリフレッシュ技術に関するものである。
（ＩＣ）メモリ装置の分野に関するものである。更に詳
細には、本発明は、中間の寸法のメモリアレイを必要と
する集積回路「システムオンチップ」構成に関連して特
に使用されるメモリセルアレイアーキテクチュア及び同
時的マルチセルリフレッシュ技術に関するものである。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）装置は、揮発性のダイナミックメモリセル
アーキテクチュアを使用して設計され、各セルは単一の
トランジスタ及びコンデンサを有している。それらが
「揮発性」であるという意味は、パワーダウンされる場
合に、メモリの内容が喪失されるからであり、且つ「ダ
イナミック」であるという意味は、セルコンデンサ内に
電荷を維持するために常時リフレッシュされねばならな
いからである。リフレッシュ動作は、メモリアレイ内の
複数個のセルからなる行のメモリ内容がセンスアンプに
よって読取られる場合に行なわれ、且つ読み取られたセ
ル内の論理状態は増幅され且つそのセルへ書き戻され
る。ＤＲＡＭは主にメモリの読取り及び書込みのために
使用され且つダイ面積の点で製造が比較的廉価である。
然しながら、それはアクセス時間が比較的遅い。
（ＤＲＡＭ）装置は、揮発性のダイナミックメモリセル
アーキテクチュアを使用して設計され、各セルは単一の
トランジスタ及びコンデンサを有している。それらが
「揮発性」であるという意味は、パワーダウンされる場
合に、メモリの内容が喪失されるからであり、且つ「ダ
イナミック」であるという意味は、セルコンデンサ内に
電荷を維持するために常時リフレッシュされねばならな
いからである。リフレッシュ動作は、メモリアレイ内の
複数個のセルからなる行のメモリ内容がセンスアンプに
よって読取られる場合に行なわれ、且つ読み取られたセ
ル内の論理状態は増幅され且つそのセルへ書き戻され
る。ＤＲＡＭは主にメモリの読取り及び書込みのために
使用され且つダイ面積の点で製造が比較的廉価である。
然しながら、それはアクセス時間が比較的遅い。
【０００３】一方、スタティックランダムアクセスメモ
リ（ＳＲＡＭ）装置は揮発性のスタティックメモリセル
アーキテクチュアを使用して構成される。該装置はメモ
リセルの内容をリフレッシュさせることは必要ではなく
且つメモリの内容はパワーが装置へ供給される限り無限
に維持することが可能であるという意味において「スタ
ティック」である。ＳＲＡＭの個別的なメモリセルは４
個又は６個のトランジスタを使用する簡単な双安定なト
ランジスタをベースとしたラッチを有しており、それは
それに書込まれたデータの状態に依存してセットされる
か又はリセットされる。ＳＲＡＭはＤＲＡＭよりも一層
高速の読取り及び書込みアクセス時間を与え、且つ、通
常、メモリキャッシュとして使用される。然しながら、
個々のメモリセル寸法が著しく大きいために、それはＤ
ＲＡＭよりもオンチップダイ面積の点で製造がより高価
であり、且つそれはより多くの熱を発生する。典型的な
装置は、ＤＲＡＭのコストの３倍乃至４倍である。
リ（ＳＲＡＭ）装置は揮発性のスタティックメモリセル
アーキテクチュアを使用して構成される。該装置はメモ
リセルの内容をリフレッシュさせることは必要ではなく
且つメモリの内容はパワーが装置へ供給される限り無限
に維持することが可能であるという意味において「スタ
ティック」である。ＳＲＡＭの個別的なメモリセルは４
個又は６個のトランジスタを使用する簡単な双安定なト
ランジスタをベースとしたラッチを有しており、それは
それに書込まれたデータの状態に依存してセットされる
か又はリセットされる。ＳＲＡＭはＤＲＡＭよりも一層
高速の読取り及び書込みアクセス時間を与え、且つ、通
常、メモリキャッシュとして使用される。然しながら、
個々のメモリセル寸法が著しく大きいために、それはＤ
ＲＡＭよりもオンチップダイ面積の点で製造がより高価
であり、且つそれはより多くの熱を発生する。典型的な
装置は、ＤＲＡＭのコストの３倍乃至４倍である。
【０００４】疑似的ＳＲＡＭ（ＰＳＲＡＭ）は、ＤＲＡ
Ｍのように揮発性のダイナミックメモリアーキテクチュ
アであり、それは同様の単一のトランジスタ／単一のコ
ンデンサメモリセルアーキテクチュアを使用し、且つ周
期的にリフレッシュされねばならない。然しながら、主
要な差異は、それは外部論理を簡単化させ且つ最小とさ
せるためにオンチップのリフレッシュタイミング及び制
御論理を組込んでいるという点である。それらはＳＲＡ
Ｍ装置とピン毎の互換性があるように設計されるが、該
メモリは周期的にリフレッシュされねばならないという
ことのために、直接的な「ドロップイン（ｄｒｏｐ−ｉ
ｎ）」置換を構成するものではない。
Ｍのように揮発性のダイナミックメモリアーキテクチュ
アであり、それは同様の単一のトランジスタ／単一のコ
ンデンサメモリセルアーキテクチュアを使用し、且つ周
期的にリフレッシュされねばならない。然しながら、主
要な差異は、それは外部論理を簡単化させ且つ最小とさ
せるためにオンチップのリフレッシュタイミング及び制
御論理を組込んでいるという点である。それらはＳＲＡ
Ｍ装置とピン毎の互換性があるように設計されるが、該
メモリは周期的にリフレッシュされねばならないという
ことのために、直接的な「ドロップイン（ｄｒｏｐ−ｉ
ｎ）」置換を構成するものではない。
【０００５】典型的な集積化した「システムオンチッ
プ」回路は比較的大型の埋込型メモリを必要とする。比
較的小型のメモリ寸法条件の場合には、格納されるべき
ビットに対するダイ面積における犠牲は比較的僅かなも
のであるので通常ＳＲＡＭが使用される。一方、大型の
メモリ条件の場合には、寸法がより小さく単一のトラン
ジスタ／単一のコンデンサメモリセルを使用するため
に、通常、ＤＲＡＭアレイが使用される。然しながら、
埋込型メモリの構成はＳＲＡＭの構成よりも一層複雑で
あり且つ全体的な集積回路「システムオンチップ」を製
造する場合に多数の不所望のＤＲＡＭに特定的なプロセ
スステップを必要とする場合がある。
プ」回路は比較的大型の埋込型メモリを必要とする。比
較的小型のメモリ寸法条件の場合には、格納されるべき
ビットに対するダイ面積における犠牲は比較的僅かなも
のであるので通常ＳＲＡＭが使用される。一方、大型の
メモリ条件の場合には、寸法がより小さく単一のトラン
ジスタ／単一のコンデンサメモリセルを使用するため
に、通常、ＤＲＡＭアレイが使用される。然しながら、
埋込型メモリの構成はＳＲＡＭの構成よりも一層複雑で
あり且つ全体的な集積回路「システムオンチップ」を製
造する場合に多数の不所望のＤＲＡＭに特定的なプロセ
スステップを必要とする場合がある。
【０００６】中間の寸法のメモリ条件の場合には、ビッ
トＤＲＡＭセル当たり４個のトランジスタ（４Ｔ）を使
用することが可能である。時折、疑似的ＳＲＡＭ又は疑
似的ＤＲＡＭとも呼ばれるが、それらは、ダイナミック
であり且つこのようなセルの利点は、レイアウト及び構
成（従って、処理）が簡単であり且つ４トランジスタＳ
ＲＡＭセルの程度に簡潔的であるということである。更
に、それらはより小さな特徴寸法で構成することが可能
である。従来４Ｔ構成に対する顕著な欠点は、周期的に
リフレッシュされねばならない頻度であり、且つその割
合は、ＩＣの集積化を更に増加させるために装置の幾何
学的形状を減少させる場合に一層高いものとなる。この
ようなメモリセル構成に対するリフレッシュ割合即ち速
度は、特に、メモリ帯域幅条件が高い場合に、顕著な入
力／出力（Ｉ／Ｏ）「ボトルネック」となる場合があ
る。その結果、リフレッシュ速度条件を減少させた中間
の寸法のメモリアーキテクチュアに対する必要性が存在
している。
トＤＲＡＭセル当たり４個のトランジスタ（４Ｔ）を使
用することが可能である。時折、疑似的ＳＲＡＭ又は疑
似的ＤＲＡＭとも呼ばれるが、それらは、ダイナミック
であり且つこのようなセルの利点は、レイアウト及び構
成（従って、処理）が簡単であり且つ４トランジスタＳ
ＲＡＭセルの程度に簡潔的であるということである。更
に、それらはより小さな特徴寸法で構成することが可能
である。従来４Ｔ構成に対する顕著な欠点は、周期的に
リフレッシュされねばならない頻度であり、且つその割
合は、ＩＣの集積化を更に増加させるために装置の幾何
学的形状を減少させる場合に一層高いものとなる。この
ようなメモリセル構成に対するリフレッシュ割合即ち速
度は、特に、メモリ帯域幅条件が高い場合に、顕著な入
力／出力（Ｉ／Ｏ）「ボトルネック」となる場合があ
る。その結果、リフレッシュ速度条件を減少させた中間
の寸法のメモリアーキテクチュアに対する必要性が存在
している。
【０００７】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、改良した集積回路メモリアレイ及びそのリ
フレッシュ方法を提供することを目的とする。
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、改良した集積回路メモリアレイ及びそのリ
フレッシュ方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明によれば、４トラ
ンジスタダイナミックメモリセル構成及び「読取」動作
を実施している間にメモリセルがリフレッシュされるリ
フレッシュ技術が提供される。個々のメモリセルのアク
セス及びメモリトランジスタは、関連するワード線の活
性化がメモリセル情報をすぐさまリフレッシュさせるよ
うな態様の比とされている。このことは、読取センスア
ンプを活性化させることなしに行なわれ、且つ最も最近
に読み取ったデータが維持される。その結果、リフレッ
シュ動作は読取増幅器の活性化を必要とすることはな
く、その結果、ＩＣのパワー条件は著しく低下される。
実際に、１つを超えるメモリセルワード線を同時的に活
性化させることが可能であり、従って、単一のサイクル
において、多数のリフレッシュ動作を並列的に実施する
ことが可能である。概念的には、全体的なメモリアレイ
を単一のサイクルでリフレッシュさせることが可能であ
る。
ンジスタダイナミックメモリセル構成及び「読取」動作
を実施している間にメモリセルがリフレッシュされるリ
フレッシュ技術が提供される。個々のメモリセルのアク
セス及びメモリトランジスタは、関連するワード線の活
性化がメモリセル情報をすぐさまリフレッシュさせるよ
うな態様の比とされている。このことは、読取センスア
ンプを活性化させることなしに行なわれ、且つ最も最近
に読み取ったデータが維持される。その結果、リフレッ
シュ動作は読取増幅器の活性化を必要とすることはな
く、その結果、ＩＣのパワー条件は著しく低下される。
実際に、１つを超えるメモリセルワード線を同時的に活
性化させることが可能であり、従って、単一のサイクル
において、多数のリフレッシュ動作を並列的に実施する
ことが可能である。概念的には、全体的なメモリアレイ
を単一のサイクルでリフレッシュさせることが可能であ
る。
【０００９】然しながら、適切なるメモリ動作を確保す
るためには、このことが、基本的に、反対の値を書込む
ことによってメモリセル内のデータを崩壊させる場合が
あるので、リフレッシュ動作期間中にビット線プレチャ
ージを維持せねなならない（ビット線が放電することが
ないために）。更に、余りにも多数のメモリワードを同
時的にリフレッシュさせた場合にはピーク電流に対する
要求が比較的高いものとなる場合があるので、許容可能
なピーク電流とメモリセルリフレッシュ期間との間にお
いて妥協がなされねばならない。一例として、５１２行
のメモリアレイが５０ＭＨｚで動作する場合には、通常
約２０マイクロ秒毎にリフレッシュさせることが必要で
ある。従来技術のアプローチを使用する場合には、２０
マイクロ秒毎にアレイをリフレッシュさせるために５１
２サイクルが必要とされ、リフレッシュ動作を行なうだ
けで全体的なメモリ帯域幅の５０％である１０マイクロ
秒を必要とする。本発明のアーキテクチュア及び方法を
使用した場合には、リフレッシュのオーバーヘッドは以
下のように減少させることが可能である。
るためには、このことが、基本的に、反対の値を書込む
ことによってメモリセル内のデータを崩壊させる場合が
あるので、リフレッシュ動作期間中にビット線プレチャ
ージを維持せねなならない（ビット線が放電することが
ないために）。更に、余りにも多数のメモリワードを同
時的にリフレッシュさせた場合にはピーク電流に対する
要求が比較的高いものとなる場合があるので、許容可能
なピーク電流とメモリセルリフレッシュ期間との間にお
いて妥協がなされねばならない。一例として、５１２行
のメモリアレイが５０ＭＨｚで動作する場合には、通常
約２０マイクロ秒毎にリフレッシュさせることが必要で
ある。従来技術のアプローチを使用する場合には、２０
マイクロ秒毎にアレイをリフレッシュさせるために５１
２サイクルが必要とされ、リフレッシュ動作を行なうだ
けで全体的なメモリ帯域幅の５０％である１０マイクロ
秒を必要とする。本発明のアーキテクチュア及び方法を
使用した場合には、リフレッシュのオーバーヘッドは以
下のように減少させることが可能である。
【００１０】 同時的にリフレッシュされる行数 リフレッシュ動作に対する帯域幅％ ２ ２５％ ４ １２．５％ ８ ６％ １６ ３％ ・・・ ・・・ ５１２ ０．００１％ 本明細書に記載するように、１６個の同時的なリフレッ
シュは、メモリアレイにおける全体的な行数の約１／３
２であるので、許容可能な妥協である。
シュは、メモリアレイにおける全体的な行数の約１／３
２であるので、許容可能な妥協である。
【００１１】本明細書において特に開示するものは、複
数個のメモリセルと、第一及び第二相補的ビット線間に
結合されているセンスアンプとを有するメモリアレイを
包含する集積回路である。該メモリセルの各々は、第一
及び第二メモリセルノードを第一電圧線へ結合させるた
めに動作可能な第一及び第二メモリトランジスタを有し
ている。第一及び第二メモリトランジスタの各々は、そ
のゲート端子を第二及び第一メモリセルノードへ夫々結
合している。第一及び第二アクセストランジスタは、第
一及び第二メモリセルノードを第一及び第二相補的ビッ
ト線へ結合させるために動作可能である。第一及び第二
アクセストランジスタの各々はそのゲート端子を関連す
るワード線へ結合している。第一及び第二メモリトラン
ジスタは、第一及び第二アクセストランジスタのものよ
りも一層大きな所定の幅対長さ比で製造され、従って、
関連するワード線が活性化される場合に、そのメモリセ
ルのメモリ内容はリフレッシュされる。
数個のメモリセルと、第一及び第二相補的ビット線間に
結合されているセンスアンプとを有するメモリアレイを
包含する集積回路である。該メモリセルの各々は、第一
及び第二メモリセルノードを第一電圧線へ結合させるた
めに動作可能な第一及び第二メモリトランジスタを有し
ている。第一及び第二メモリトランジスタの各々は、そ
のゲート端子を第二及び第一メモリセルノードへ夫々結
合している。第一及び第二アクセストランジスタは、第
一及び第二メモリセルノードを第一及び第二相補的ビッ
ト線へ結合させるために動作可能である。第一及び第二
アクセストランジスタの各々はそのゲート端子を関連す
るワード線へ結合している。第一及び第二メモリトラン
ジスタは、第一及び第二アクセストランジスタのものよ
りも一層大きな所定の幅対長さ比で製造され、従って、
関連するワード線が活性化される場合に、そのメモリセ
ルのメモリ内容はリフレッシュされる。
【００１２】
【発明の実施の形態】図１を参照すると、従来のＤＲＡ
Ｍメモリセル１０が示されている。ＤＲＡＭメモリセル
１０は、関連するビット線（又はビット＿線）１６と電
圧線ＶＳＳ（即ち回路接地）との間のコンデンサ１４と
直列に結合されているアクセストランジスタ１２を有し
ている。コンデンサ１４は、２つの反対の論理状態のう
ちの１つを表わす電荷（又は電荷が存在しないこと）を
保持しており、その状態はワード線１８上に適宜の信号
を印加させることによって、従ってビット線１６へ電荷
を付加するか又はそれから電荷を取除くことによって、
トランジスタ１２を活性化させることにより読取られ
る。センスアンプ（不図示）がビット（及びビット＿）
線１６間に結合されている。尚、本明細書において、記
号の後にアンダーラインを付したものはその記号の後に
反転したものであることを示している。
Ｍメモリセル１０が示されている。ＤＲＡＭメモリセル
１０は、関連するビット線（又はビット＿線）１６と電
圧線ＶＳＳ（即ち回路接地）との間のコンデンサ１４と
直列に結合されているアクセストランジスタ１２を有し
ている。コンデンサ１４は、２つの反対の論理状態のう
ちの１つを表わす電荷（又は電荷が存在しないこと）を
保持しており、その状態はワード線１８上に適宜の信号
を印加させることによって、従ってビット線１６へ電荷
を付加するか又はそれから電荷を取除くことによって、
トランジスタ１２を活性化させることにより読取られ
る。センスアンプ（不図示）がビット（及びビット＿）
線１６間に結合されている。尚、本明細書において、記
号の後にアンダーラインを付したものはその記号の後に
反転したものであることを示している。
【００１３】コンデンサ１４における電荷は時間と共に
減少する傾向があるので、それは周期的に再充電、即ち
リフレッシュされねばならない。リフレッシュは、複数
個のメモリセル１０からなる１つの行のメモリ内容が関
連するセンスアンプによって読取られ且つ読取った論理
状態を増幅し、次いでメモリセル１０へ書戻す場合に行
なわれる。メモリセル１０は、更に、ＰＳＲＡＭにおい
ても使用されており、このメモリタイプとＤＲＡＭとの
間の主要な差異は、リフレッシュタイミング及び制御論
理が外部論理を簡単化させ且つ最小とさせるためにメモ
リアレイと共にオンチップ集積化されているという点で
ある。
減少する傾向があるので、それは周期的に再充電、即ち
リフレッシュされねばならない。リフレッシュは、複数
個のメモリセル１０からなる１つの行のメモリ内容が関
連するセンスアンプによって読取られ且つ読取った論理
状態を増幅し、次いでメモリセル１０へ書戻す場合に行
なわれる。メモリセル１０は、更に、ＰＳＲＡＭにおい
ても使用されており、このメモリタイプとＤＲＡＭとの
間の主要な差異は、リフレッシュタイミング及び制御論
理が外部論理を簡単化させ且つ最小とさせるためにメモ
リアレイと共にオンチップ集積化されているという点で
ある。
【００１４】更に図２Ａを参照すると、従来技術の４Ｔ
ＳＲＡＭメモリセル２０が示されている。メモリセル
２０は、関連する部分において、データを格納するため
の双安定ラッチを形成している一対の交差結合したトラ
ンジスタ２２及び２４を有している。トランジスタ２
２，２４の各々のゲートは反対のトランジスタのドレイ
ンへ結合されている。トランジスタ２２及び２４のドレ
イン端子は、夫々、アクセストランジスタ２６及び２８
を介してビット線３６及びビット＿線３８へ結合してお
り、更に、夫々のプルアップ抵抗３０，３２を介して供
給電圧ＶCCへ結合している。ワード線３４はアクセスト
ランジスタ２６及び２８のゲートに対して共通結合され
ている。ビット線３６及び相補的ビット＿線３８は、夫
々の抵抗４０，４２を介してＶCCへ結合している。セン
スアンプ４４は、夫々、トランジスタ４６及び４８を介
して夫々回路接地ＶSSへ結合しているビット線３６及び
ビット＿線３８を横断して結合している。ゲート即ちト
ランジスタ４６及び４８は、夫々ライン５０及び５２上
で「書込０」及び「書込１」信号を受取る。
ＳＲＡＭメモリセル２０が示されている。メモリセル
２０は、関連する部分において、データを格納するため
の双安定ラッチを形成している一対の交差結合したトラ
ンジスタ２２及び２４を有している。トランジスタ２
２，２４の各々のゲートは反対のトランジスタのドレイ
ンへ結合されている。トランジスタ２２及び２４のドレ
イン端子は、夫々、アクセストランジスタ２６及び２８
を介してビット線３６及びビット＿線３８へ結合してお
り、更に、夫々のプルアップ抵抗３０，３２を介して供
給電圧ＶCCへ結合している。ワード線３４はアクセスト
ランジスタ２６及び２８のゲートに対して共通結合され
ている。ビット線３６及び相補的ビット＿線３８は、夫
々の抵抗４０，４２を介してＶCCへ結合している。セン
スアンプ４４は、夫々、トランジスタ４６及び４８を介
して夫々回路接地ＶSSへ結合しているビット線３６及び
ビット＿線３８を横断して結合している。ゲート即ちト
ランジスタ４６及び４８は、夫々ライン５０及び５２上
で「書込０」及び「書込１」信号を受取る。
【００１５】次に、図２Ｂを参照すると、従来の６トラ
ンジスタ（６Ｔ）ＳＲＡＭメモリセル６０が示されてい
る。図２Ｂに示した実施例に関しては、図２Ａに関して
前に説明したものと同様の構成要素には同様の参照番号
を付しており且つその前述した説明で充分である。明ら
かなように、６Ｔメモリセル６０は、抵抗３０及び３２
を一対のＰチャンネルトランジスタ６２，６４で置換さ
せている点を除いて、全ての観点において図２Ａの４Ｔ
メモリセル２０と同様である。トランジスタ６２及び６
４は、それらのソース端子をＶCCへ結合しており且つそ
れらの夫々のドレイン端子をトランジスタ２２及び２４
のドレイン端子へ結合している。トランジスタ６２のゲ
ートはトランジスタ２４のドレイン端子へ結合しており
且つトランジスタ６４のゲートはトラジスタ２２のドレ
イン端子へ結合している。
ンジスタ（６Ｔ）ＳＲＡＭメモリセル６０が示されてい
る。図２Ｂに示した実施例に関しては、図２Ａに関して
前に説明したものと同様の構成要素には同様の参照番号
を付しており且つその前述した説明で充分である。明ら
かなように、６Ｔメモリセル６０は、抵抗３０及び３２
を一対のＰチャンネルトランジスタ６２，６４で置換さ
せている点を除いて、全ての観点において図２Ａの４Ｔ
メモリセル２０と同様である。トランジスタ６２及び６
４は、それらのソース端子をＶCCへ結合しており且つそ
れらの夫々のドレイン端子をトランジスタ２２及び２４
のドレイン端子へ結合している。トランジスタ６２のゲ
ートはトランジスタ２４のドレイン端子へ結合しており
且つトランジスタ６４のゲートはトラジスタ２２のドレ
イン端子へ結合している。
【００１６】図３を参照すると、本発明に基づく高速リ
フレッシュ機能を組込んだ多数のダイナミックメモリセ
ル１００が示されている。そこに示したダイナミックメ
モリセル１００は、各々、図２Ａの個別的な４Ｔメモリ
セル２０と同様な構造であるが、機能的には著しく異な
っており、以下に更に詳細に説明するように、スタティ
ックＲＡＭセルの代わりにダイナミックＲＡＭセルとし
ての動作を行なう。
フレッシュ機能を組込んだ多数のダイナミックメモリセ
ル１００が示されている。そこに示したダイナミックメ
モリセル１００は、各々、図２Ａの個別的な４Ｔメモリ
セル２０と同様な構造であるが、機能的には著しく異な
っており、以下に更に詳細に説明するように、スタティ
ックＲＡＭセルの代わりにダイナミックＲＡＭセルとし
ての動作を行なう。
【００１７】ダイナミックメモリセル１００は、図示し
たメモリセルの部分において、多数の個別的なダイナミ
ックメモリセル１０２0 乃至１０２3 を有している。ダ
イナミックメモリセル１０２0 乃至１０２3 の各々の機
能及び構造についてダイナミックメモリセル１０２0 を
参照して説明するが、その説明はダイナミックメモリセ
ル１０２1 乃至１０２3 のものに対しても同様に適用さ
れる。
たメモリセルの部分において、多数の個別的なダイナミ
ックメモリセル１０２0 乃至１０２3 を有している。ダ
イナミックメモリセル１０２0 乃至１０２3 の各々の機
能及び構造についてダイナミックメモリセル１０２0 を
参照して説明するが、その説明はダイナミックメモリセ
ル１０２1 乃至１０２3 のものに対しても同様に適用さ
れる。
【００１８】ダイナミックメモリセル１０２0 は一対の
交差結合したＮチャンネルＭＯＳトランジスタ１０４0
及び１０６0 を組込んでおり、該各トランジスタのソー
ス端子は回路接地ＶSSへ結合している。トランジスタ１
０４0 のドレイン端子（第一メモリセルノードを構成し
ている）は、Ｎチャンネルアクセストランジスタ１０８
0 を介してビット線１１４へ結合しており且つトランジ
スタ１０６0 のドレイン端子（第二メモリセルノードを
構成している）はＮチャンネルアクセストランジスタ１
１０0 を介してビット＿線１１６へ結合している。トラ
ンジスタ１０４0 のゲートはトランジスタ１０６0 のド
レインへ結合しており、トランジスタ１０６0 のゲート
端子はトランジスタ１０４0 のドレインへ結合してい
る。
交差結合したＮチャンネルＭＯＳトランジスタ１０４0
及び１０６0 を組込んでおり、該各トランジスタのソー
ス端子は回路接地ＶSSへ結合している。トランジスタ１
０４0 のドレイン端子（第一メモリセルノードを構成し
ている）は、Ｎチャンネルアクセストランジスタ１０８
0 を介してビット線１１４へ結合しており且つトランジ
スタ１０６0 のドレイン端子（第二メモリセルノードを
構成している）はＮチャンネルアクセストランジスタ１
１０0 を介してビット＿線１１６へ結合している。トラ
ンジスタ１０４0 のゲートはトランジスタ１０６0 のド
レインへ結合しており、トランジスタ１０６0 のゲート
端子はトランジスタ１０４0 のドレインへ結合してい
る。
【００１９】アクセストランジスタ１０８0 及び１１０
0 のゲートは、図示した如く、ワード線１１２0 （「Ｗ
Ｌ０」）へ共通的に接続している。ビット線１１４は、
Ｐチャンネルトランジスタ１１８を介して供給電圧源Ｖ
DDへ結合しており且つビット＿線１１６はＰチャンネル
トランジスタ１２０を介してＶDDへ結合している。トラ
ンジスタ１１８及び１２０は、それらの共通接続されて
いるライン１１２上のゲートへ印加されるプレチャージ
信号によってイネーブル即ち動作可能状態とされ、その
ことについては後に更に詳細に説明する。センスアンプ
１２４（想像線で示してある）は、実質的に図示したよ
うに、ビット線１１４及びビット＿線１１６を横断して
結合されている。
0 のゲートは、図示した如く、ワード線１１２0 （「Ｗ
Ｌ０」）へ共通的に接続している。ビット線１１４は、
Ｐチャンネルトランジスタ１１８を介して供給電圧源Ｖ
DDへ結合しており且つビット＿線１１６はＰチャンネル
トランジスタ１２０を介してＶDDへ結合している。トラ
ンジスタ１１８及び１２０は、それらの共通接続されて
いるライン１１２上のゲートへ印加されるプレチャージ
信号によってイネーブル即ち動作可能状態とされ、その
ことについては後に更に詳細に説明する。センスアンプ
１２４（想像線で示してある）は、実質的に図示したよ
うに、ビット線１１４及びビット＿線１１６を横断して
結合されている。
【００２０】ダイナミックメモリセル１００のリフレッ
シュ動作は、アクセストランジスタ１０８0 のゲートを
イネーブルさせ且つワード線１１２0 を活性化させるこ
とによって行なわれ、それについては後の図４において
より詳細に示されている。
シュ動作は、アクセストランジスタ１０８0 のゲートを
イネーブルさせ且つワード線１１２0 を活性化させるこ
とによって行なわれ、それについては後の図４において
より詳細に示されている。
【００２１】理想的には、この動作は、ライン１２２を
活性化させその際にビット線１１４及びビット＿線１１
６を同時的にＶDDへ結合させることによってプレチャー
ジトランジスタ１１８及び１２０をイネーブルさせるこ
とによりビット線１１４及びビット＿線１１６もプレチ
ャージを同時的にオン状態に維持している間に行なわれ
る。注意すべきことであるが、前述したことはマルチ行
リフレッシュ動作の場合にのみ必要である。従来技術に
おいては、単に１つの行が一度にリフレッシュされるに
過ぎず、且つ単一行リフレッシュの場合には、このこと
は電力消費を増加させるので望ましいことではない。個
別的なダイナミックメモリセル１０２0乃至１０２3 の
データ内容は、アクセストランジスタ１０８0 ，１１０
0 及びメモリトランジスタ１０４0 ，１０６0 に関して
適切な抵抗比が確立されている場合には、この動作によ
って悪影響を受けることはない。トランジスタ１０８0
及び１１０0 （「Ｗ０／Ｌ０」）の幅対長さ比（「Ｗ／
Ｌ」）は、図示した例示的な実施例においては、約１．
８／０．６（ミクロン）であり、トランジスタ１０４0
及び１０６0 （「Ｗ１／Ｌ１」）の場合には約５．７／
０．６（ミクロン）である。典型的に許容可能な比は、
（Ｗ１／Ｌ１）／（Ｗ０／Ｌ０）＝３の範囲内である。
後の図面に対しては、トランジスタ１０４0 及び１０６
0 のドレインは、夫々、ｍ及びｍ＿の記号を付すことと
する。種々のメモリアレイワード線へ結合しているマル
チワード線活性化回路１２６を使用して（例えば、図示
した実施例においては１１２0 乃至１１２3 ）、メモリ
セル１０２の２つ又はそれ以上の行が前述した如くに同
時的にリフレッシュされる場合がある。この場合には、
プレチャージを維持することが必要である。
活性化させその際にビット線１１４及びビット＿線１１
６を同時的にＶDDへ結合させることによってプレチャー
ジトランジスタ１１８及び１２０をイネーブルさせるこ
とによりビット線１１４及びビット＿線１１６もプレチ
ャージを同時的にオン状態に維持している間に行なわれ
る。注意すべきことであるが、前述したことはマルチ行
リフレッシュ動作の場合にのみ必要である。従来技術に
おいては、単に１つの行が一度にリフレッシュされるに
過ぎず、且つ単一行リフレッシュの場合には、このこと
は電力消費を増加させるので望ましいことではない。個
別的なダイナミックメモリセル１０２0乃至１０２3 の
データ内容は、アクセストランジスタ１０８0 ，１１０
0 及びメモリトランジスタ１０４0 ，１０６0 に関して
適切な抵抗比が確立されている場合には、この動作によ
って悪影響を受けることはない。トランジスタ１０８0
及び１１０0 （「Ｗ０／Ｌ０」）の幅対長さ比（「Ｗ／
Ｌ」）は、図示した例示的な実施例においては、約１．
８／０．６（ミクロン）であり、トランジスタ１０４0
及び１０６0 （「Ｗ１／Ｌ１」）の場合には約５．７／
０．６（ミクロン）である。典型的に許容可能な比は、
（Ｗ１／Ｌ１）／（Ｗ０／Ｌ０）＝３の範囲内である。
後の図面に対しては、トランジスタ１０４0 及び１０６
0 のドレインは、夫々、ｍ及びｍ＿の記号を付すことと
する。種々のメモリアレイワード線へ結合しているマル
チワード線活性化回路１２６を使用して（例えば、図示
した実施例においては１１２0 乃至１１２3 ）、メモリ
セル１０２の２つ又はそれ以上の行が前述した如くに同
時的にリフレッシュされる場合がある。この場合には、
プレチャージを維持することが必要である。
【００２２】更に図４を参照すると、ラインｍ（トラン
ジスタ１０４0 のドレイン）及びｍ＿（トランジスタ１
０６0 のドレイン）上の電圧は、前述したようにトラン
ジスタ１０８0 及び１１０0 に関してレシオ型即ち所定
の比とされている場合に、ワード線１１２0 （ＷＬ０）
が０Ｖから３．０Ｖへ遷移し次いでで０Ｖへ戻る場合の
状態が示されている。ラインｍは実質的に０．８Ｖのレ
ベルから、ＷＬ０上の電圧が再度０Ｖへ減少するので僅
かに１．８Ｖへ降下する前に、１．９Ｖのレベルへ上昇
する。一方、ラインｍ＿上の電圧は、ＷＬ０が３．０Ｖ
へ遷移を開始するので約０．７Ｖのピークへ上昇し、次
いで、約０．４Ｖ（スレッシュホールド電圧ＶT 以下）
へ降下し、ＷＬ０が０Ｖへ遷移するので、再度０Ｖへ復
帰する。従って、メモリセル１０２0 は、単に、関連す
るワード線１１２0 をイネーブルさせることによってリ
フレッシュされる。
ジスタ１０４0 のドレイン）及びｍ＿（トランジスタ１
０６0 のドレイン）上の電圧は、前述したようにトラン
ジスタ１０８0 及び１１０0 に関してレシオ型即ち所定
の比とされている場合に、ワード線１１２0 （ＷＬ０）
が０Ｖから３．０Ｖへ遷移し次いでで０Ｖへ戻る場合の
状態が示されている。ラインｍは実質的に０．８Ｖのレ
ベルから、ＷＬ０上の電圧が再度０Ｖへ減少するので僅
かに１．８Ｖへ降下する前に、１．９Ｖのレベルへ上昇
する。一方、ラインｍ＿上の電圧は、ＷＬ０が３．０Ｖ
へ遷移を開始するので約０．７Ｖのピークへ上昇し、次
いで、約０．４Ｖ（スレッシュホールド電圧ＶT 以下）
へ降下し、ＷＬ０が０Ｖへ遷移するので、再度０Ｖへ復
帰する。従って、メモリセル１０２0 は、単に、関連す
るワード線１１２0 をイネーブルさせることによってリ
フレッシュされる。
【００２３】更に図５を参照すると、ワード線活性化回
路１５０が示されている。回路１５０は、関連部分にお
いて、多数の入力信号（Ａ０乃至Ａ３）及びそれらの夫
々の補元（夫々、インバータ１５４0 乃至１５４3 を介
して通過される）を有しており、それらは２入力ＡＮＤ
ゲート１５２0 乃至１５２7 の入力へ印加される。ＡＮ
Ｄゲート１５２0 乃至１５２7 の出力、特に、ＡＮＤゲ
ート１５２0 乃至１５２3 の出力の組合わせは、ＮＡＮ
Ｄゲート１５２4 又は１５２5 の出力と共に、３入力Ａ
ＮＤゲート１５６0 乃至１５６4 の端子のうちの２つに
対する入力として供給され、ゲート１５６0 乃至１５６
4 の出力は、図３に示したように、夫々、ワード線ＷＬ
０乃至ＷＬ４を駆動する。ＡＮＤゲート１５６0 乃至１
５６4 の各々への残りの入力は、図示したように、イネ
ーブル信号を受取るべく結合される。この図において
は、Ａ０＝Ａ１＝Ａ２＝Ａ３＝１であり且つ論理「１」
がＡＮＤゲート１５２0 及び１５２4 の出力に表われ、
論理「０」が他の全てのＡＮＤゲート（１５２1 −１５
２3 及び１５２5 −１５２7 ）の出力に表われる場合に
一度に活性化される。
路１５０が示されている。回路１５０は、関連部分にお
いて、多数の入力信号（Ａ０乃至Ａ３）及びそれらの夫
々の補元（夫々、インバータ１５４0 乃至１５４3 を介
して通過される）を有しており、それらは２入力ＡＮＤ
ゲート１５２0 乃至１５２7 の入力へ印加される。ＡＮ
Ｄゲート１５２0 乃至１５２7 の出力、特に、ＡＮＤゲ
ート１５２0 乃至１５２3 の出力の組合わせは、ＮＡＮ
Ｄゲート１５２4 又は１５２5 の出力と共に、３入力Ａ
ＮＤゲート１５６0 乃至１５６4 の端子のうちの２つに
対する入力として供給され、ゲート１５６0 乃至１５６
4 の出力は、図３に示したように、夫々、ワード線ＷＬ
０乃至ＷＬ４を駆動する。ＡＮＤゲート１５６0 乃至１
５６4 の各々への残りの入力は、図示したように、イネ
ーブル信号を受取るべく結合される。この図において
は、Ａ０＝Ａ１＝Ａ２＝Ａ３＝１であり且つ論理「１」
がＡＮＤゲート１５２0 及び１５２4 の出力に表われ、
論理「０」が他の全てのＡＮＤゲート（１５２1 −１５
２3 及び１５２5 −１５２7 ）の出力に表われる場合に
一度に活性化される。
【００２４】更に図６を参照すると、マルチワード線活
性化回路１６０が示されており、それは図３に示したマ
ルチワード線活性化回路１２６として使用することが可
能である。図６においては、図５に示したものに関して
説明したものと同様の回路要素には同様の参照番号を付
しており、従ってそれらの詳細な説明は割愛する。回路
１６０は、図示した如く、夫々、ＡＮＤゲート１５２0
乃至１５２3 の出力とＡＮＤゲート１５６0 乃至１５６
4 の入力との間に結合している付加的な数の論理ＯＲゲ
ート１６２0 乃至１６２3 を有している。ＯＲゲート１
６２0 乃至１６２3 の各々の付加的な入力は、図示した
如く、リフレッシュ信号線へ結合している。この例にお
いては、Ａ０＝Ａ１＝Ａ２＝Ａ３＝１であり且つ、リフ
レッシュ信号が論理「１」である場合に、リフレッシュ
をアサート即ち活性化させ、その際にＯＲゲート１６２
0 乃至１６２3 の出力を論理「１」レベルとさせること
により、マルチワード線（この例においては、４本のワ
ード線ＷＬ０乃至ＷＬ３）を活性化させることが可能で
ある。
性化回路１６０が示されており、それは図３に示したマ
ルチワード線活性化回路１２６として使用することが可
能である。図６においては、図５に示したものに関して
説明したものと同様の回路要素には同様の参照番号を付
しており、従ってそれらの詳細な説明は割愛する。回路
１６０は、図示した如く、夫々、ＡＮＤゲート１５２0
乃至１５２3 の出力とＡＮＤゲート１５６0 乃至１５６
4 の入力との間に結合している付加的な数の論理ＯＲゲ
ート１６２0 乃至１６２3 を有している。ＯＲゲート１
６２0 乃至１６２3 の各々の付加的な入力は、図示した
如く、リフレッシュ信号線へ結合している。この例にお
いては、Ａ０＝Ａ１＝Ａ２＝Ａ３＝１であり且つ、リフ
レッシュ信号が論理「１」である場合に、リフレッシュ
をアサート即ち活性化させ、その際にＯＲゲート１６２
0 乃至１６２3 の出力を論理「１」レベルとさせること
により、マルチワード線（この例においては、４本のワ
ード線ＷＬ０乃至ＷＬ３）を活性化させることが可能で
ある。
【００２５】従って、本発明によれば、マルチトランジ
スタダイナミックメモリセルアーキテクチュア及びリフ
レッシュ技術が提供され、それは読取動作期間中にセル
のリフレッシュを行なうことを可能とさせる。個別的な
メモリセルのアクセス及びメモリトランジスタは、リフ
レッシュ動作を実施するために単に関連するワード線を
活性化させるだけで充分であるような相対的な幅対長さ
比で製造されている。このことは、読取センスアンプを
活性させることなしに行なわれ、その結果電力消費を低
下させ且つ最も最近に読取ったデータを維持している。
更に、メモリアレイにおけるリフレッシュ速度のオーバ
ーヘッドを更に減少させ且つ全体的なメモリアレイの帯
域幅を増加させるために、本発明技術を使用してマルチ
ワード線即ち複数本のワード線を同時的に活性化させる
ことが可能である。
スタダイナミックメモリセルアーキテクチュア及びリフ
レッシュ技術が提供され、それは読取動作期間中にセル
のリフレッシュを行なうことを可能とさせる。個別的な
メモリセルのアクセス及びメモリトランジスタは、リフ
レッシュ動作を実施するために単に関連するワード線を
活性化させるだけで充分であるような相対的な幅対長さ
比で製造されている。このことは、読取センスアンプを
活性させることなしに行なわれ、その結果電力消費を低
下させ且つ最も最近に読取ったデータを維持している。
更に、メモリアレイにおけるリフレッシュ速度のオーバ
ーヘッドを更に減少させ且つ全体的なメモリアレイの帯
域幅を増加させるために、本発明技術を使用してマルチ
ワード線即ち複数本のワード線を同時的に活性化させる
ことが可能である。
【００２６】本発明の原理を特定のメモリセルアーキテ
クチュア及びメモリトランジスタのアクセストランジス
タに対する幅対長さの比について説明したが、前述した
説明は単に例示的なものであって本発明の技術的範囲を
制限するものとして理解すべきものではない。特に、前
述した説明は、当業者に対しての種々の変形例を示唆す
るものである。そしてそれらの変形例は本発明の技術的
範囲に包含されるものである。
クチュア及びメモリトランジスタのアクセストランジス
タに対する幅対長さの比について説明したが、前述した
説明は単に例示的なものであって本発明の技術的範囲を
制限するものとして理解すべきものではない。特に、前
述した説明は、当業者に対しての種々の変形例を示唆す
るものである。そしてそれらの変形例は本発明の技術的
範囲に包含されるものである。
【００２７】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 隣接するビット線及びワード線への結合状態
を示した個別的な従来のＤＲＡＭ単一トランジスタ／単
一コンデンサ（「１Ｔ／１Ｃ」）を示した概略図。
を示した個別的な従来のＤＲＡＭ単一トランジスタ／単
一コンデンサ（「１Ｔ／１Ｃ」）を示した概略図。
【図２】 （Ａ）及び（Ｂ）は、本発明の原理を理解す
るのに有用な個別的な従来の４トランジスタ（「４
Ｔ」）及び６トランジスタ（「６Ｔ」）ＳＲＡＭメモリ
セルを示した各概略図。
るのに有用な個別的な従来の４トランジスタ（「４
Ｔ」）及び６トランジスタ（「６Ｔ」）ＳＲＡＭメモリ
セルを示した各概略図。
【図３】 対応するメモリトランジスタの比（「Ｗ１／
Ｌ１」）に対する代表的なアクセストランジスタの相対
的な幅対長さ比（「Ｗ０／Ｌ０」）及び相補的ビット線
プレチャージ入力を示した本発明に基づく高速のリフレ
ッシュを有するダイナミックメモリの４メモリセル部分
を示した概略図。
Ｌ１」）に対する代表的なアクセストランジスタの相対
的な幅対長さ比（「Ｗ０／Ｌ０」）及び相補的ビット線
プレチャージ入力を示した本発明に基づく高速のリフレ
ッシュを有するダイナミックメモリの４メモリセル部分
を示した概略図。
【図４】 第一ワード線（「ＷＬ０」）に関連する前述
した図３のライン「ｍ」及び「ｍ＿」上の電圧レベルを
表わすグラフ図。
した図３のライン「ｍ」及び「ｍ＿」上の電圧レベルを
表わすグラフ図。
【図５】 例えばワード線ＷＬ０等の単一のワード線が
一度に活性化される場合のワード線活性化回路を示した
概略図。
一度に活性化される場合のワード線活性化回路を示した
概略図。
【図６】 例えば複数本のワード線（例えば、ＷＬ０乃
至ＷＬ３）を同時的に活性させるために図図の実施例に
関連して使用するマルチワード線活性化回路を示した概
略図。
至ＷＬ３）を同時的に活性させるために図図の実施例に
関連して使用するマルチワード線活性化回路を示した概
略図。
１００ ダイナミックメモリセル １０２ 個別的なダイナミックメモリセル １０４，１０６ ＮチャンネルＭＯＳトランジスタ １０８，１１０ Ｎチャンネルアクセストランジスタ １１２ ワード線 １１４ ビット線 １１８，１２０ Ｐチャンネルトランジスタ １２４ センスアンプ １５０ ワード線活性化回路
Claims (33)
- 【請求項１】 複数個のメモリセルと第一及び第二相補
的ビット線の間に結合されているセンスアンプとを有す
るメモリアレイを包含する集積回路において、 前記メモリセルの各々が、 第一及び第二メモリセルノードを第一電圧線へ結合させ
るべく動作可能な第一及び第二メモリトランジスタを有
しており、前記第一及び第二メモリトランジスタはその
ゲート端子を前記第二及び第一メモリセルノードへ夫々
結合しており、 前記メモリセルの各々は前記第一及び第二メモリセルノ
ードを前記第一及び第二相補的ビット線へ結合させるべ
く動作可能な第一及び第二アクセストランジスタを有し
ており、前記第一及び第二アクセストランジスタはその
ゲート端子を関連するワード線へ結合しており、 前記第一及び第二メモリトランジスタは前記第一及び第
二アクセストランジスタのものよりも一層大きな所定の
幅対長さ比を有しており、従って前記関連するワード線
が活性化される場合に、前記メモリセルのメモリ内容が
リフレッシュされる、ことを特徴とする集積回路。 - 【請求項２】 請求項１において、前記メモリセルが前
記センスアンプを活性化させることなしにリフレッシュ
されることを特徴とする集積回路。 - 【請求項３】 請求項１において、更に、前記第一及び
第二相補的ビット線を第二電圧線へ結合させるべく動作
可能な第一及び第二プレチャージトランジスタが設けら
れており、前記第一及び第二プレチャージトランジスタ
はそのゲート端子をプレチャージ信号線へ結合している
ことを特徴とする集積回路。 - 【請求項４】 請求項３において、前記メモリセルは、
前記第一及び第二相補的ビット線が前記第一及び第二プ
レチャージトランジスタを介して前記第二電圧線へ結合
されている間にリフレッシュされることを特徴とする集
積回路。 - 【請求項５】 請求項１において、前記第一及び第二メ
モリトランジスタの前記所定の幅対長さ比は、前記第一
及び第二アクセストランジスタの前記所定の幅対長さ比
の実質的に３倍であることを特徴とする集積回路。 - 【請求項６】 請求項１において、前記第一及び第二メ
モリトランジスタの前記所定の幅対長さ比が実質的に
５．７／０．６であることを特徴とする集積回路。 - 【請求項７】 請求項１において、前記第一及び第二ア
クセストランジスタの前記所定の幅対長さ比が実質的に
１．８／０．６であることを特徴とする集積回路。 - 【請求項８】 請求項１において、更に、少なくとも１
つの付加的なメモリセルが前記第一及び第二相補的ビッ
ト線及び付加的な関連するワード線へ結合しており、前
記少なくとも１つの付加的な関連するワード線は実質的
に前記関連するワード線と同時的に活性化され、従って
前記少なくとも１個の付加的なメモリセルが前記メモリ
セルと実質的に同時的にリフレッシュされることを特徴
とする集積回路。 - 【請求項９】 請求項８において、前記メモリセル及び
前記少なくとも１つの付加的なメモリセルが前記メモリ
アレイ内の前記複数個のメモリセルの実質的に１／３２
を有していることを特徴とする集積回路。 - 【請求項１０】 請求項１において、前記第一及び第二
メモリトランジスタがＮチャンネル装置を有しているこ
とを特徴とする集積回路。 - 【請求項１１】 請求項１において、前記第一及び第二
アクセストランジスタがＮチャンネル装置を有している
ことを特徴とする集積回路。 - 【請求項１２】 請求項１において、前記第一電圧線が
実質的に回路接地であることを特徴とする集積回路。 - 【請求項１３】 請求項３において、前記第一及び第二
プレチャージトランジスタがＰチャンネル装置を有して
いることを特徴とする集積回路。 - 【請求項１４】 請求項３において、前記第二電圧線が
実質的に３．０Ｖを供給することを特徴とする集積回
路。 - 【請求項１５】 複数個のダイナミックメモリセルを有
する集積回路メモリアレイをリフレッシュさせる方法に
おいて、前記メモリセルの各々は対応するｎ個のワード
線へ結合されているｎ個の行と対応するｍ個の相補的ビ
ット線対へ結合されているｍ個の列とに配列されてお
り、センスアンプが前記ｍ個の相補的ビット線対の各々
の間に結合されており、前記ｎ個のワード線のうちの少
なくとも２つを同時的に活性化させてそれに結合されて
いる前記メモリセルのメモリ内容をリフレッシュさせる
ステップを有することを特徴とする方法。 - 【請求項１６】 請求項１５において、更に、前記同時
的に活性化させるステップと実質的に同時的に前記ｍ個
の相補的ビット線対をプレチャージさせるステップを有
することを特徴とする方法。 - 【請求項１７】 請求項１５において、前記同時的に活
性化させるステップが前記ｎ個のワード線のうちの実質
的に１／３２に関して実行されることを特徴とする方
法。 - 【請求項１８】 請求項１５において、更に、前記同時
的に活性化させるステップの期間中前記センスアンプを
活性化させないことを特徴とする方法。 - 【請求項１９】 集積回路メモリアレイにおいて、 複数個のダイナミックメモリセルがｎ個の関連するワー
ド線へ結合しているｎ個の行とｍ個の相補的ビット線対
へ結合しているｍ個の列とに配列されており、 マルチワード線活性化回路が前記ｎ個の関連するワード
線からなるサブセットへ結合しており、前記ｎ個の関連
するワード線からなるサブセットへ結合している前記複
数個のダイナミックメモリセルのものをリフレッシュさ
せるために複数個の前記ワード線を同時的にイネーブル
させるべく動作可能である、ことを特徴とする集積回路
メモリアレイ。 - 【請求項２０】 請求項１９において、前記複数個のダ
イナミックメモリセルの各々が、第一及び第二メモリセ
ルノードを第一電圧線へ結合させるべく動作可能な第一
及び第二メモリトランジスタを有しており、前記第一及
び第二メモリトランジスタはそのゲート端子を前記第二
及び第一メモリセルノードへ夫々結合させていることを
特徴とする集積回路メモリアレイ。 - 【請求項２１】 請求項２０において、更に、前記ｍ個
の相補的ビット線対の選択したものへ前記第一及び第二
メモリセルノードを結合させるべく動作可能な第一及び
第二アクセストランジスタが設けられており、前記第一
及び第二アクセストランジスタはそのゲート端子を前記
ｎ個の関連するワード線のうちの選択したものへ結合さ
せていることを特徴とする集積回路メモリアレイ。 - 【請求項２２】 請求項２１において、前記第一及び第
二メモリトランジスタが前記第一及び第二アクセストラ
ンジスタのものよりも一層大きな所定の幅対長さ比を有
しており、従って前記ｎ個の関連するワード線からなる
サブセットが活性化される場合にそれに結合されている
前記複数個のメモリセルのメモリ内容をリフレッシュさ
せることを特徴とする集積回路メモリアレイ。 - 【請求項２３】 請求項２２において、前記メモリセル
が、前記ｍ個の相補的ビット線対の間に結合されている
センスアンプを活性化させることなしにリフレッシュさ
れることを特徴とする集積回路メモリアレイ。 - 【請求項２４】 請求項２２において、更に、前記ｍ個
の相補的ビット線対の各々を第二電圧線へ結合させるべ
く動作可能な第一及び第二プレチャージトランジスタが
設けられており、前記第一及び第二プレチャージトラン
ジスタはそのゲート端子をプレチャージ信号線へ結合し
ていることを特徴とする集積回路メモリアレイ。 - 【請求項２５】 請求項２４において、前記メモリセル
は、前記ｍ個の相補的ビット線対が前記第一及び第二プ
レチャージトランジスタを介して前記第二電圧線へ結合
されている間にリフレッシュされることを特徴とする集
積回路メモリアレイ。 - 【請求項２６】 請求項２２において、前記第一及び第
二メモリトランジスタの前記所定の幅対長さ比が、前記
第一及び第二アクセストランジスタの前記所定の幅対長
さ比の実質的に３倍であることを特徴とする集積回路メ
モリアレイ。 - 【請求項２７】 請求項２２において、前記第一及び第
二メモリトランジスタの前記所定の幅対長さ比が実質的
に５．７／０．６であることを特徴とする集積回路メモ
リアレイ。 - 【請求項２８】 請求項２２において、前記第一及び第
二アクセストランジスタの前記所定の幅対長さ比が実質
的に１．８／０．６であることを特徴とする集積回路メ
モリアレイ。 - 【請求項２９】 請求項２２において、前記第一及び第
二メモリトランジスタがＮチャンネル装置を有している
ことを特徴とする集積回路メモリアレイ。 - 【請求項３０】 請求項２２において、前記第一及び第
二アクセストランジスタがＮチャンネル装置を有してい
ることを特徴とする集積回路メモリアレイ。 - 【請求項３１】 請求項２２において、前記第一電圧線
が実質的に回路接地であることを特徴とする集積回路メ
モリアレイ。 - 【請求項３２】 請求項２４において、前記第一及び第
二プレチャージトランジスタがＰチャンネル装置を有し
ていることを特徴とする集積回路メモリアレイ。 - 【請求項３３】 請求項２４において、前記第二電圧線
が実質的に３．０Ｖを供給することを特徴とする集積回
路メモリアレイ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/856972 | 1997-05-15 | ||
| US08/856,972 US5881010A (en) | 1997-05-15 | 1997-05-15 | Multiple transistor dynamic random access memory array architecture with simultaneous refresh of multiple memory cells during a read operation |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10334656A true JPH10334656A (ja) | 1998-12-18 |
Family
ID=25324877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10133595A Pending JPH10334656A (ja) | 1997-05-15 | 1998-05-15 | 読取動作期間中に複数個のメモリセルの同時的リフレッシュを行なうマルチトランジスタダイナミックランダムアクセスメモリアレイアーキテクチュア |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5881010A (ja) |
| EP (1) | EP0878804A3 (ja) |
| JP (1) | JPH10334656A (ja) |
Families Citing this family (63)
| Publication number | Priority date | Publication date | Assignee | Title |
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1997
- 1997-05-15 US US08/856,972 patent/US5881010A/en not_active Expired - Lifetime
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1998
- 1998-05-11 EP EP98303663A patent/EP0878804A3/en not_active Withdrawn
- 1998-05-15 JP JP10133595A patent/JPH10334656A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US5881010A (en) | 1999-03-09 |
| EP0878804A2 (en) | 1998-11-18 |
| EP0878804A3 (en) | 1999-07-14 |
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| JPS63183692A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Effective date: 20050124 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20050201 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A521 | Written amendment |
Effective date: 20050404 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| A02 | Decision of refusal |
Effective date: 20050426 Free format text: JAPANESE INTERMEDIATE CODE: A02 |
|
| A521 | Written amendment |
Effective date: 20050627 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20050912 |
|
| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Effective date: 20051222 Free format text: JAPANESE INTERMEDIATE CODE: A912 |