JP5675105B2 - 改良形書込み動作を行う2ポートsram - Google Patents

改良形書込み動作を行う2ポートsram Download PDF

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Description

本発明は、概して、メモリに関し、特に、改良形書込み動作を行うスタティック・ランダム・アクセス・メモリ(SRAM)に関する。
スタティック・ランダム・アクセス・メモリ(SRAM)は、通常、データ処理システムのメモリのような高速を必要とする用途において使用される。各SRAMセルは、データの1つのビットを格納し、1対の交差結合インバータとして実施される。SRAMセルは、2つの可能な電圧レベルのうちの一方の場合でだけ安定する。セルの論理状態は、2つのインバータ出力のうちのいずれが論理ハイであるかにより決定され、適当なセル入力に十分な大きさおよび持続時間の電圧をかけることにより状態を変更することができる。SRAMセルが安定していることは重要な問題である。SRAMセルは、セルの論理状態を不用意に変化させる恐れがある遷移、プロセスの変化、ソフト・エラー、および電源の変動があっても安定していなければならない。また、SRAMセルは、理想的には、セルへの書込みの速度および能力を阻害することなしに、読出し動作中優れた安定性を保持しなければならない。
2ポートSRAMセルは、書込みワード線および読出しワード線を有する。SRAMセルの読出しポートは、電源端末と読出しビット線との間に結合された1対の直列接続MOS(金属酸化膜半導体)トランジスタを含む。一方のトランジスタのゲートは、セルのストレージ・ノードに結合され、他方のトランジスタのゲートは、読出しワード線に接続される。このような方法で別々の読出しポートを使用すれば、セルの安定性および書込みマージンにほとんど悪影響を与えないか、または全然悪影響を与えないという利点がある。
携帯用途におけるSRAMの低電圧動作は、ますます広く使用されるようになってきている。現在、アクティブ・メモリ・サイクルに対する電源電圧は、1ボルトまたはそれ以下の範囲であってよい。適当な書込みマージンおよび優れたセルの安定性を有する低電圧SRAMを提供するのは難しく、通常、読出しおよび書込みの性能を犠牲にして始めて実現することができる。
従って、セルの安定性を低減することなしに低電源電圧で改善された書込みマージンを有するSRAMが求められている。
本明細書で使用する場合、「バス」という用語は、データ、アドレス、制御、または状態のような1つまたは複数の種々のタイプの情報を転送するために使用することができる複数の信号または導体を意味する。本明細書で使用する導体は、1つの導体、複数の導体、一方向導体または二方向導体として図示し、説明することができる。しかし、異なる実施形態の場合には、導体の実施態様は異なっていてもよい。例えば、二方向導体ではなく、一方向導体を使用することもできるし、その逆も可能である。また、複数の導体の代わりに、複数の信号を直列または時間多重的に転送する1つの導体を使用することもできる。同様に、複数の信号を運んでいる1つの導体を、これらの信号のサブセットを運んでいる種々の異なる導体に分割することもできる。従って、信号を転送するための多くのオプションが存在する。
一般的に言って、本発明は、セルの安定性を阻害することなしに、高速書込み動作を行う2ポートSRAMメモリ・セルを提供する。一実施形態の場合には、2ポートメモリ・セルは、ストレージ・ノードに結合された1対の交差結合インバータを含む。アクセス・トランジスタは、各ストレージ・ノードと書込みビット線との間に結合され、書込みワード線により制御することができる。書込みワード線も、1対の交差結合インバータの電源端末に結合される。書込み動作中、書込みワード線はアサートされ、論理ロー電圧(グランド)から論理ハイ電圧に遷移する。交差結合インバータの電源端子の電圧は、書込みワード線の電圧と一緒に上昇し、そのため必要な場合に、ストレージ・ノードのところに格納されている論理状態を変更するのが容易になる。書込み動作の終わりで、書込みワード線の電圧は、グランド電位に低減し、交差結合インバータは正常に機能することができるようになり、ストレージ・ノードの論理状態を保持することができるようになる。
以下の本発明の説明は、例示としてのものであって、類似の参照番号が類似の要素を示す添付の図面内の図を制限するものではない。
本発明のある実施形態による2ポート集積回路メモリのブロック図。 図1のメモリのメモリ・セルの一実施形態の略図。 図2のメモリ・セルの種々の信号のタイミング図。 図1のメモリのメモリ・セルの他の実施形態の略図。 図4のメモリ・セルの種々の信号のタイミング図。
図の実施形態は、低電源電圧で標準メモリ・セルの書込み動作よりも高速の書込み動作を行う利点を有する2ポート・メモリを提供する。この場合、標準メモリ・セルは、連続的な電源電圧を受け取るように結合された電源電圧端子を有する。また、図の実施形態は、セルの安定性を低減することなしに、高速書込み動作を行う利点を有する2ポート・メモリを提供する。
本発明の一態様においては、メモリ・セルは、ワード線に結合される。メモリ・セルは、第1の電源電圧を受け取るための第1の電源端子と、第2の電源電圧を受け取るための第2の電源端子とを有する1対の交差結合インバータを備える。第2の電源端子は、ワード線に接続される。
本発明の他の態様においては、メモリ・セルは、ワード線に結合される。メモリ・セルは、第1のストレージ・ノードに結合された第1のアクセス・トランジスタ、および第2のストレージ・ノードに結合された第2のアクセス・トランジスタと、第1のストレージ・ノードおよび第2のストレージ・ノードの少なくとも一方に結合された少なくとも1つの読出しポートと、第1の電源電圧を受け取るための第1の電源端子および第2の電源電圧を受け取るための第2の電源端子を有する1対の交差結合インバータとを備える。第2の電源端子は、ワード線に接続される。1対の交差結合インバータは、第1のストレージ・ノードに結合された入力端子および出力端子を有する第1のインバータと、第1のインバータの出力端子に結合された入力端子および第1のストレージ・ノードのところで第1のインバータの入力端子に結合された出力端子を有する第2のインバータとを備える。
本発明のさらに他の態様においては、本発明はメモリにアクセスするための方法を提供する。メモリは、ワード線に結合された少なくとも1つのメモリ・セルを備える。少なくとも1つのメモリ・セルは、第1の電源電圧を受け取るための第1の電源端子と、第2の電源電圧を受け取るための第2の電源端子とを有する1対の交差結合インバータを備える。この方法は、少なくとも1つのメモリ・セル内に格納するためにビットを書き込むためにワード線上の信号を受信することができるようにするステップを含む。この場合、ワード線は、第2の電源端子に直接接続される。
図1は、本発明のある実施形態による2ポート集積回路メモリ10のブロック図を示す。通常、メモリ10は、複数のメモリ・セル12と、行デコーダ14と、列ロジック16とを含む。複数のメモリ・セル12は、代表的なメモリ・セル20、22、24、26、28、30、32、34および36を含む。図1に示すように、各メモリ・セルは、「WWL0」〜「WWLN」で示す複数の書込みワード線のうちの1つ、「WBL0/WBLB0」〜「WBLN/WBLBN」で示す複数の対の書込みビット線のうちの1つの対、「RWL0」〜「RWLN」で示す複数の読出しワード線のうちの1つ、および「RBL0」〜「RBLN」で示す複数の読出しビット線のうちの1つに結合される。複数のメモリ・セル12は、複数の行および複数の列で実施される。例えば、メモリ・セル20、22および24およびワード線WWL0は、メモリ・セルの1つの行を形成する。同様に、メモリ・セル20、26および32は、メモリ・セルの1つの列を形成する。
行デコーダ14は、「ROW ADDRESS」で示す行アドレスを受信するための入力と、複数の書込みワード線WWL0〜WWLNに結合された複数の出力端子とを有する。読出しワード線RWL0〜RWLNは、行デコーダ14に結合される。列ロジック16は、「COLUMN ADDRESS」で示す列アドレスを受信するための入力端子と、書込みビット線の対WBL0/WBLB0〜WBLN/WBLBNに結合された第1の複数の端子と、読出しビット線の対RBL0〜RBLNに結合された第2の複数の端子と、「DATA」で示すデータ信号を受信または供給するための複数の入出力(I/O)端子とを有する。図1に示すように、読出しビット線、書込みビット線および列選択線は列の方向に延び、書込みワード線および読出しワード線は行の方向に延びている。列ロジック16は、例えば、列デコーダと、センス・アンプと、ビット線等化およびプリチャージ回路と、バッファ回路とを含む。図の実施形態の場合には、読出し動作のためのセンス・アンプは、シングルエンドであることに留意されたい。他の実施形態(図1に図示せず)の場合には、センス・アンプは差動センス・アンプであってもよい。
一実施形態の場合には、メモリ10は、集積回路データ・プロセッサ内のキャッシュ・メモリとして実施される。他の実施形態の場合には、メモリ10は、スタンドアロンの集積回路メモリであってもよい。列ロジック16の列デコーダは、データを受信または供給するためのメモリ・セルを選択する。メモリ10への書込みアクセス中、ワード線WWL0〜WWLNのうちの選択した1つに結合されたすべてのメモリ・セルは、ビット線からデータ信号を受信することができることに留意されたい。これは、図の実施形態の書込みワード線のアサートにより、書込みワード線に結合されたすべてのメモリ・セルの格納されている状態が外乱を受けるからである。従って、全部の行が各書込み動作中に書き込まれる。プロセッサが使用する命令および/またはデータを格納するために使用するメモリにおいては、通常、メモリは、列の数が「キャッシュ線」と等しくなるように組織される。キャッシュ線幅と等しい幾つかのビットは、各メモリ動作中にアクセスされる。図の実施形態の場合には、アドレス信号COLUMN ADDRESSが、読出し動作中にデータを供給するために行のどのメモリ・セルを選択すべきかを決定する。
図2は、図1のメモリの8トランジスタ(8T)メモリ・セル20の略図を示す。メモリ・セル20は、CMOS(相補型金属酸化膜半導体)トランジスタを使用した集積回路上で実施される。メモリ・セル20は、1対の交差結合インバータ40と、読出しポート42と、アクセス・トランジスタ52および54とを含む。交差結合インバータ40は、Pチャネル・トランジスタ44およびNチャネル・トランジスタ46を有する一方のインバータと、Pチャネル・トランジスタ48およびNチャネル・トランジスタ50を有する他方のインバータとを含む。読出しポート42は、Nチャネル・トランジスタ56および58を含む。
メモリ・セル20においては、Pチャネル・トランジスタ44は、電源ノード47のところに「VDD」で示す電源導体に接続されるソース(電流電極)と、「SNB」で示すストレージ・ノードに接続されるドレイン(電流電極)と、「SN」で示すストレージ・ノードに接続されるゲート(制御電極)とを有する。電源導体VDDは、セルに電力を供給するために複数のメモリ・セル12上を配索される。Nチャネル・トランジスタ46は、Pチャネル・トランジスタ44のドレインに接続されたドレインと、電源ノード45のところに「WWL0」で示す書込みワード線に接続されたソースと、Pチャネル・トランジスタ44のゲートに接続されたゲートとを有する。Pチャネル・トランジスタ48は、VDDに接続されたソースと、ストレージ・ノードSNに接続されたドレインと、ストレージ・ノードSNBに接続されたゲートとを有する。信号名の後に続く文字「B」は、信号名が、同じ名前ではあるが文字「B」を含んでいない信号の論理補数であることを示していることに留意されたい。Nチャネル・トランジスタ50は、ストレージ・ノードSNに接続されたドレインと、書込みワード線WWL0に接続されたソースと、Pチャネル・トランジスタ48のゲートに接続されたゲートとを有する。Nチャネル・トランジスタ52は、「WBLB0」で示す書込みビット線に接続されたドレイン/ソース端子と、ストレージ・ノードSNBに接続されたドレイン/ソース端子と、書込みワード線WWL0に接続されたゲートとを有する。Nチャネル・トランジスタ54は、ストレージ・ノードSNに接続されたドレイン/ソース端子と、書込みビット線WBL0に接続されたドレイン/ソース端子と、ストレージ・ノードSNに接続されたゲートとを有する。
読出しポート42においては、Nチャネル・トランジスタ56は、「VSS」で示す電源電圧導体に接続された第1のドレイン/ソース端子と、第2のドレイン/ソース端子と、ストレージ・ノードSNに接続されたゲートとを有する。電源導体VSSは、メモリ・セルをグランド接続するために複数のメモリ・セル12上を配索される。Nチャネル・トランジスタ58は、トランジスタ56の第1のドレイン/ソース端子に接続された第1のドレイン/ソース端子と、「RBL0」で示す読出しビット線に接続された第2のドレイン/ソース端子と、「RWL0」で示す読出しワード線に接続されたゲートとを有する。
図の実施形態の場合には、電源電圧VDDは、例えば、1ボルトのような正の電源電圧であり、電源電圧VSSはグランドである。他の実施形態の場合には、電源電圧は異なるものであってもよい。例えば、VDDを接地することもできるし、VSSは負の電圧であってもよい。
図3は、図2のメモリ・セルの種々の信号対時間のタイミング図を示す。図1、図2および図3を参照しながらメモリ・セル20の読出しおよび書込み動作について説明する。図の実施形態の場合には、「論理ハイ」電圧は正の電圧であり、「論理ロー」電圧はグランド電位にほぼ等しいことに留意されたい。他の実施形態の場合には、電圧は異なるものであってもよい。
図3に示すように、読出し動作は、時間t0で開始され、時間t1で終わる。時間t0において、書込みワード線WWL0は、論理ローであり、1対の交差結合インバータ40は、ストレージ・ノードSN/SNBの論理状態を維持することができる。逆に、ストレージ・ノードSNは、論理ハイ電圧状態に維持される。読出しビット線RBL0は、論理ハイにプリチャージされる。他の実施形態の場合には、読出しビット線は、グランドまたは中間電圧にプリチャージすることができる。時間t0の直後に、行デコーダ14は、読出しワード線RWL0を論理ハイであるとアサートし、Nチャネル・トランジスタ58を導通状態にする。Nチャネル・トランジスタ56は、すでに導通状態になっている。何故なら、ストレージ・ノードSNが論理ハイを格納しているからである。トランジスタ56および58は、読出しビット線RBL0上の論理ハイ・プリチャージ電圧を論理ローに低減する。論理ロー電圧は、列ロジック16のセンス・アンプに供給され、次に、DATAのビットとして出力される。所定の長さの時間が経過した後で、読出しワード線RWL0が論理ロー電位に戻り、読出し動作が終了する。読出しワード線RWL0の論理ローにより、トランジスタ58は実質的に非導通状態になり、列ロジック16のビット線プリチャージ回路は、読出しビット線RBL0の電位を、他の読出し動作の準備中に論理ハイに戻すことができる。
メモリ・セル2への0の書込み動作は、時間t1とt2の間に行われる。書込み動作の前に、メモリ・セル20は、それぞれ論理ハイであり、論理ローであるストレージ・ノードSNおよびSNBにより、図3に示すように論理ハイを格納している。また、書込み動作の前に、書込みビット線WBL0は、列ロジック16のプリチャージ回路により論理ハイにプリチャージされ、書込みワード線WWL0は、論理ローとしてデアサートされる。書込み動作を開始するために、書込みワード線WWL0は、図3に示すように、行デコーダ14により論理ハイであるとアサートされる。論理ハイ書込みワード線WWL0は、アクセス・トランジスタ52および54を導通状態にし、ストレージ・ノードSNを書込みビット線WBL0と結合し、ストレージ・ノードSNBを書込みビット線WBLB0と結合する。また、電源ノード45の電圧は、アサートした書込みワード線WWL0と実質的に同じ電圧に増大し、両方のストレージ・ノードSNおよびSNBの電圧を、最初に論理ハイに近い電圧に上昇させる。論理ロー電圧は、書込みワード線がアサートされた後で論理ローに低減している書込みビット線WBL0により示すように、メモリ・セル20に書き込まれる。書込みビット線WBL0の論理状態は、アクセス・トランジスタ54を介してストレージ・ノードSNに供給される。また、差動書込みビット線を使用しているので、書込みビット線WBLB0が、トランジスタ52(図3に図示せず)を介してストレージ・ノードSNBに供給される。書込みビット線WBL0の論理ロー電圧により、ストレージ・ノードSNの電圧は、ストレージ・ノードSNBの電圧より十分低い電圧に下がり、そのため、書込みワード線WWL0がデアサートされると、ストレージ・ノードは論理ローに低減される。次に、書込みワード線WWL0は、デアサートされ、電源ノード45の電圧をほぼグランド電位に低減し、アクセス・トランジスタ52および54を実質的に非導通状態にする。1対の交差結合インバータ40のインバータが機能を開始し、交差結合ペアが双安定性を有しているので、ストレージ・ノードSNの電圧は論理ローに低減され、SNBの電圧は論理ハイに増大する。書込みビット線WBL0およびWBLB0は、他の書込み動作の準備中にプリチャージされる。書込み動作は、時間t2で終了する。
さらに図3を参照すると、他の読出し動作は、時間t2と時間t3の間に行われる。読出し動作が開始され、読出しワード線RWL0がアサートされる。ストレージ・ノードSNおよびSNBは、それぞれ論理ローおよび論理ハイを格納している。アサートされた読出しワード線RWL0により、Nチャネル・トランジスタ58を導通状態にする。ストレージ・ノードSNが論理ローの状態であるので、Nチャネル・トランジスタ56は実質的に非導通状態のままである。読出しビット線RBL0は、電源導体VSSと結合していないで、読出しビット線RBL0の論理ハイ電圧が検出され、列ロジック16のセンス・アンプにより増幅される。時間t3において、メモリ・セルは、他の読出しまたは書込み動作を行う準備ができている。
図4は、図1のメモリのメモリ・セル20’の略図を示す。メモリ・セル20’は、CMOS(相補型金属酸化膜半導体)トランジスタにより集積回路上で実施される。メモリ・セル20’は、アクセス・トランジスタがPチャネル・トランジスタ60および62として実施されるという点でメモリ・セル20とは異なる。また、メモリ・セル20’は、書込みワード線WWL0が、電源ノード45ではなく、電源ノード47に結合されるという点でも異なる。さらに、図4の実施形態の場合には、電源導体VDDは必要ない。
図5は、図4のメモリ・セルの種々の信号のタイミング図を示す。メモリ・セル20’の読出しおよび書込み動作については、図1、図4および図5のところで説明する。
図5に示すように、読出し動作は、時間t0で開始され、時間t1で終了する。時間t0で、書込みワード線WWL0は論理ハイであり、Pチャネル・アクセス・トランジスタ60および62を実質的に非導通状態にし、それ故、1対の交差結合インバータ40は、ストレージ・ノードSN/SNBの論理状態を維持することができる。ストレージ・ノードSNは、論理ロー電圧に維持される。読出しビット線RBL0は、論理ハイにプリチャージされる。他の実施形態の場合には、読出しビット線は、グランドまたは中間電圧にプリチャージすることができる。時間t0の直後に、行デコーダ14は、読出しワード線RWL0を論理ハイであるとアサートし、Nチャネル・トランジスタ58を導通状態にする。Nチャネル・トランジスタ56は、実質的に非導通状態になっている。何故なら、ストレージ・ノードSNが論理ローを格納しているからである。読出しビット線RBL0は、列ロジック16により論理ハイであると読み出される。論理ハイは、列ロジック16のセンス・アンプに供給され、次に、DATAのビットとして出力される。所定の長さの時間が経過した後で、読出し動作が終了し、読出しワード線RWL0は論理ロー電位に戻る。読出しワード線RWL0が論理ローであるので、トランジスタ58が実質的に非導通状態になり、列ロジック16のビット線プリチャージ回路は、必要に応じて、他の読出し動作の準備中、読出しビット線RBL0の電位を論理ハイに戻すことができる。
メモリ・セル20’への書込み動作は、時間t1と時間t2の間に行われる。書込み動作の前に、メモリ・セル20’は、それぞれ論理ローであり、論理ハイであるストレージ・ノードSNおよびSNBにより示すように論理ローを格納している。また、書込み動作の前に、書込みビット線WBL0は、列ロジック16のプリチャージ回路により論理ロー電圧にプリチャージされ、書込みワード線WWL0は、論理ハイとしてデアサートされる。書込み動作を開始するために、書込みワード線WWL0は、図5に示すように、行デコーダ14により論理ローであるとアサートされる。論理ロー書込みワード線WWL0は、アクセス・トランジスタ60および62を導通状態にし、ストレージ・ノードSNを書込みビット線WBL0と結合し、ストレージ・ノードSNBを書込みビット線WBLB0と結合する。また、電源ノード47の電圧は、アサートした書込みワード線WWL0と実質的に同じ電圧に低減され、両方のストレージ・ノードSNおよびSNBの電圧を、最初に論理ローに近い電圧に低減する。論理ハイ電圧は、書込みワード線WWL0がアサートされた後で、論理ハイに増大している書込みビット線WBL0により示すように、メモリ・セル20’に書き込まれる。書込みビット線WBL0の論理状態は、アクセス・トランジスタ62を介してストレージ・ノードSNに供給される。また、差動書込みビット線を使用しているので、書込みビット線WBLB0が、トランジスタ60(図5に図示せず)を介してストレージ・ノードSNBに供給される。書込みビット線WBL0の論理ハイ電圧により、ストレージ・ノードSNの電圧は、ストレージ・ノードSNBの電圧より十分高い電圧に上昇し、そのため、書込みワード線WWL0がデアサートされると、ストレージ・ノードSNの電圧は論理ハイに上昇する。次に、書込みワード線WWL0は、デアサートされ、電源ノード47の電圧をVDDに上昇させ、アクセス・トランジスタ60および62を実質的に非導通状態にする。1対の交差結合インバータ40のインバータが機能を開始し、交差結合ペアが双安定性を有しているので、ストレージ・ノードSNの電圧は論理ハイに上昇し、SNBの電圧は論理ローに低減する。書込みビット線WBL0およびWBLB0の両方は、時間t2の直前に他の書込み動作の準備中にプリチャージされる。書込み動作は、時間t2で終了する。
さらに図5を参照すると、他の読出し動作は、時間t2と時間t3の間に行われる。読出し動作が開始され、読出しワード線RWL0がアサートされる。ストレージ・ノードSNおよびSNBは、読出し動作の前にそれぞれ論理ハイおよび論理ローを格納している。アサートされた読出しワード線RWL0により、Nチャネル・トランジスタ58を導通状態にする。ストレージ・ノードSNが論理ハイであるので、Nチャネル・トランジスタ56は導通状態になる。読出しビット線RBL0は、トランジスタ56および58を介して電源導体VSSに結合されていて、読出しビット線RBL0は、VSS(グランド)の電圧に低減する。読出しビット線RBL0の論理ロー電圧が検出され、列ロジック16のセンス・アンプにより増幅される。時間t3において、メモリ・セルは、他の読出しまたは書込み動作に対する準備ができている。
好ましい実施形態を参照しながら、本発明について説明してきたが、当業者であれば本発明を種々の方法で修正し、すでに詳細に説明した実施形態以外の多数の実施形態の形で実施することができることを理解することができるだろう。
従って、添付の特許請求の範囲は、本発明の真の範囲内に入る本発明のすべての修正を含むものである。
今まで特定の実施形態を参照しながら種々の利益、他の利点および問題の解決方法について説明してきたが、すべての利益、利点または解決方法をもっと優れたものにすることができる利益、利点または解決方法は、任意のまたはすべての請求項の重要な、必要なまたは本質的な機能または要素と解釈すべきではない。本明細書で使用する場合、「結合される」という用語は、接続されることを意味する。しかし、この結合は、直接的結合または機械的結合でなくてもよい。本明細書で使用する場合、「備える」、「備えている」またはその任意の他の派生語は、要素のリストを備えるプロセス、方法、物品または装置が、これらの要素を含むばかりでなく、リストに明示されていないか、またはこのようなプロセス、方法、物品または装置固有の他の要素を含むことができるように、非排他的な内容を含むことができるようにするためのものである。

Claims (1)

  1. メモリセル(20’)であって、
    第1ストレージノード(SNB)と第1書込みビット線(WBLB0)に結合されたPMOSトランジスタである第1アクセストランジスタ(60)であって、前記第1アクセストランジスタ(60)のゲートは、ワード線(WWL0)に結合されることと;
    第2ストレージノード(SN)と第2書込みビット線(WBL0)に結合されたPMOSトランジスタである第2アクセストランジスタ(62)であって、前記第2アクセストランジスタ(62)のゲートは、前記ワード線(WWL0)に結合されることと;
    前記第1ストレージノード(SNB)と前記第2ストレージノード(SN)のうちの少なくとも一方に結合された少なくとも1つの読出ポート(42)と;
    電源導体(VSS)に接続された第1電源端子(45)と、前記ワード線(WWL0)に接続された第2電源端子(47)とを有する1対の交差結合インバータ(40)と
    を備え、
    前記第電源端子(45)が前記電源導体(VSS)から受取る電圧を第1電源電圧と称し、
    前記第電源電圧とは異なる電源電圧を第2電源電圧と称すると、
    前記1対の前記交差結合インバータ(40)の読出し動作の間、前記第2電源端子(47)は、前記ワード線(WWL0)から前記第2電源電圧を受取
    前記1対の前記交差結合インバータ(40)の書込み動作時に、前記第2電源端子(47)と前記ワード線(WWL0)の電圧を前記第1電源電圧にして、
    前記第1及び第2書込みビット線(WBLB0,WBL0)のうち論理ハイに増大している書込みビット線により前記書込みを行うことにより、前記第1及び第2ストレージノード(SNB,SN)のうち前記第1ないし第2アクセストランジスタ(60ないし62)を介して前記論理ハイに増大している書込みビット線に結合されたストレージノードの電圧が他方のストレージノードの電圧より十分に上昇すると、前記第2電源端子(47)と前記ワード線(WWL0)の電圧を前記第2電源電圧にすることで、前記1対の前記交差結合インバータ(40)を機能させて、その双安定性により前記メモリセル(20’)への論理ハイの書込みを終了させ
    1対の前記交差結合インバータ(40)は、
    第1出力端子と、前記第1ストレージノード(SNB)に結合された第1入力端子とを有する第1インバータと;
    前記第1出力端子に結合された第2入力端子と、前記第1ストレージノード(SNB)のところで前記第1入力端子に結合された第2出力端子とを有する第2インバータと
    を備えるように構成されることを特徴とする、メモリセル(20’)。
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