JP5675105B2 - 改良形書込み動作を行う2ポートsram - Google Patents
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Description
図5に示すように、読出し動作は、時間t0で開始され、時間t1で終了する。時間t0で、書込みワード線WWL0は論理ハイであり、Pチャネル・アクセス・トランジスタ60および62を実質的に非導通状態にし、それ故、1対の交差結合インバータ40は、ストレージ・ノードSN/SNBの論理状態を維持することができる。ストレージ・ノードSNは、論理ロー電圧に維持される。読出しビット線RBL0は、論理ハイにプリチャージされる。他の実施形態の場合には、読出しビット線は、グランドまたは中間電圧にプリチャージすることができる。時間t0の直後に、行デコーダ14は、読出しワード線RWL0を論理ハイであるとアサートし、Nチャネル・トランジスタ58を導通状態にする。Nチャネル・トランジスタ56は、実質的に非導通状態になっている。何故なら、ストレージ・ノードSNが論理ローを格納しているからである。読出しビット線RBL0は、列ロジック16により論理ハイであると読み出される。論理ハイは、列ロジック16のセンス・アンプに供給され、次に、DATAのビットとして出力される。所定の長さの時間が経過した後で、読出し動作が終了し、読出しワード線RWL0は論理ロー電位に戻る。読出しワード線RWL0が論理ローであるので、トランジスタ58が実質的に非導通状態になり、列ロジック16のビット線プリチャージ回路は、必要に応じて、他の読出し動作の準備中、読出しビット線RBL0の電位を論理ハイに戻すことができる。
今まで特定の実施形態を参照しながら種々の利益、他の利点および問題の解決方法について説明してきたが、すべての利益、利点または解決方法をもっと優れたものにすることができる利益、利点または解決方法は、任意のまたはすべての請求項の重要な、必要なまたは本質的な機能または要素と解釈すべきではない。本明細書で使用する場合、「結合される」という用語は、接続されることを意味する。しかし、この結合は、直接的結合または機械的結合でなくてもよい。本明細書で使用する場合、「備える」、「備えている」またはその任意の他の派生語は、要素のリストを備えるプロセス、方法、物品または装置が、これらの要素を含むばかりでなく、リストに明示されていないか、またはこのようなプロセス、方法、物品または装置固有の他の要素を含むことができるように、非排他的な内容を含むことができるようにするためのものである。
Claims (1)
- メモリセル(20’)であって、
第1ストレージノード(SNB)と第1書込みビット線(WBLB0)に結合されたPMOSトランジスタである第1アクセストランジスタ(60)であって、前記第1アクセストランジスタ(60)のゲートは、ワード線(WWL0)に結合されることと;
第2ストレージノード(SN)と第2書込みビット線(WBL0)に結合されたPMOSトランジスタである第2アクセストランジスタ(62)であって、前記第2アクセストランジスタ(62)のゲートは、前記ワード線(WWL0)に結合されることと;
前記第1ストレージノード(SNB)と前記第2ストレージノード(SN)のうちの少なくとも一方に結合された少なくとも1つの読出ポート(42)と;
電源導体(VSS)に接続された第1電源端子(45)と、前記ワード線(WWL0)に接続された第2電源端子(47)とを有する1対の交差結合インバータ(40)と
を備え、
前記第1電源端子(45)が前記電源導体(VSS)から受取る電圧を第1電源電圧と称し、
前記第1電源電圧とは異なる電源電圧を第2電源電圧と称すると、
前記1対の前記交差結合インバータ(40)の読出し動作の間、前記第2電源端子(47)は、前記ワード線(WWL0)から前記第2電源電圧を受取り、
前記1対の前記交差結合インバータ(40)の書込み動作時に、前記第2電源端子(47)と前記ワード線(WWL0)の電圧を前記第1電源電圧にして、
前記第1及び第2書込みビット線(WBLB0,WBL0)のうち論理ハイに増大している書込みビット線により前記書込みを行うことにより、前記第1及び第2ストレージノード(SNB,SN)のうち前記第1ないし第2アクセストランジスタ(60ないし62)を介して前記論理ハイに増大している書込みビット線に結合されたストレージノードの電圧が他方のストレージノードの電圧より十分に上昇すると、前記第2電源端子(47)と前記ワード線(WWL0)の電圧を前記第2電源電圧にすることで、前記1対の前記交差結合インバータ(40)を機能させて、その双安定性により前記メモリセル(20’)への論理ハイの書込みを終了させ、
1対の前記交差結合インバータ(40)は、
第1出力端子と、前記第1ストレージノード(SNB)に結合された第1入力端子とを有する第1インバータと;
前記第1出力端子に結合された第2入力端子と、前記第1ストレージノード(SNB)のところで前記第1入力端子に結合された第2出力端子とを有する第2インバータと
を備えるように構成されることを特徴とする、メモリセル(20’)。
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