JP2013257937A

JP2013257937A - 改良形書込み動作を行う２ポートｓｒａｍとその動作方法

Info

Publication number: JP2013257937A
Application number: JP2013203039A
Authority: JP
Inventors: C Abeln Glenn; シー．アベルン、グレン; D Burnett James; ディー．バーネット、ジェームズ; Lawrence N Herr; エヌ．ハー、ローレンス; M Higman Jack; エム．ヒグマン、ジャック
Original assignee: Freescale Semiconductor Inc
Current assignee: NXP USA Inc
Priority date: 2006-11-17
Filing date: 2013-09-30
Publication date: 2013-12-26
Also published as: TW200823901A; US7440313B2; CN101529521A; US20080117665A1; WO2008063741A3; WO2008063741A2; CN101529521B; JP5675105B2; JP2010510615A

Abstract

【課題】セルの安定性を低減することなしに低電源電圧で改善された書込みマージンを有するＳＲＡＭが求められている。
【解決手段】第２電源端子（４７）が、交差結合インバータ（４０）の書込み動作中にワード線（ＷＷＬ０）から第２電源電圧を受取り、交差結合インバータの読込み動作中に第１電源電圧を受取り、メモリセル（２０’）への論理ハイの書込みが終了すると、ワード線（ＷＷＬ０）は、論理ハイになり、交差結合インバータは、第１出力端子と、第１ストレージノード（ＳＮ）に結合された第１入力端子とを有する第１インバータと；第１出力端子に結合された第２入力端子と、第１ストレージノード（ＳＮ）のところで第１入力端子に結合された第２出力端子とを有する第２インバータとを備えるように構成され、第１アクセストランジスタ（６０）と第２アクセストランジスタ（６２）とは、ＰＭＯＳＦＥＴである。
【選択図】図４

Description

本発明は、概して、メモリに関し、特に、改良形書込み動作を行うスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）に関する。

スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）は、通常、データ処理システムのメモリのような高速を必要とする用途において使用される。各ＳＲＡＭセルは、データの１つのビットを格納し、１対の交差結合インバータとして実施される。ＳＲＡＭセルは、２つの可能な電圧レベルのうちの一方の場合でだけ安定する。セルの論理状態は、２つのインバータ出力のうちのいずれが論理ハイであるかにより決定され、適当なセル入力に十分な大きさおよび持続時間の電圧をかけることにより状態を変更することができる。ＳＲＡＭセルが安定していることは重要な問題である。ＳＲＡＭセルは、セルの論理状態を不用意に変化させる恐れがある遷移、プロセスの変化、ソフト・エラー、および電源の変動があっても安定していなければならない。また、ＳＲＡＭセルは、理想的には、セルへの書込みの速度および能力を阻害することなしに、読出し動作中優れた安定性を保持しなければならない。

２ポートＳＲＡＭセルは、書込みワード線および読出しワード線を有する。ＳＲＡＭセルの読出しポートは、電源端末と読出しビット線との間に結合された１対の直列接続ＭＯＳ（金属酸化膜半導体）トランジスタを含む。一方のトランジスタのゲートは、セルのストレージ・ノードに結合され、他方のトランジスタのゲートは、読出しワード線に接続される。このような方法で別々の読出しポートを使用すれば、セルの安定性および書込みマージンにほとんど悪影響を与えないか、または全然悪影響を与えないという利点がある。

携帯用途におけるＳＲＡＭの低電圧動作は、ますます広く使用されるようになってきている。現在、アクティブ・メモリ・サイクルに対する電源電圧は、１ボルトまたはそれ以下の範囲であってよい。適当な書込みマージンおよび優れたセルの安定性を有する低電圧ＳＲＡＭを提供するのは難しく、通常、読出しおよび書込みの性能を犠牲にして始めて実現することができる。

米国特許第６，１１８，６８９号明細書

従って、セルの安定性を低減することなしに低電源電圧で改善された書込みマージンを有するＳＲＡＭが求められている。

本明細書で使用する場合、「バス」という用語は、データ、アドレス、制御、または状態のような１つまたは複数の種々のタイプの情報を転送するために使用することができる複数の信号または導体を意味する。本明細書で使用する導体は、１つの導体、複数の導体、一方向導体または二方向導体として図示し、説明することができる。しかし、異なる実施形態の場合には、導体の実施態様は異なっていてもよい。例えば、二方向導体ではなく、一方向導体を使用することもできるし、その逆も可能である。また、複数の導体の代わりに、複数の信号を直列または時間多重的に転送する１つの導体を使用することもできる。同様に、複数の信号を運んでいる１つの導体を、これらの信号のサブセットを運んでいる種々の異なる導体に分割することもできる。従って、信号を転送するための多くのオプションが存在する。

一般的に言って、本発明は、セルの安定性を阻害することなしに、高速書込み動作を行う２ポートＳＲＡＭメモリ・セルを提供する。一実施形態の場合には、２ポートメモリ・セルは、ストレージ・ノードに結合された１対の交差結合インバータを含む。アクセス・トランジスタは、各ストレージ・ノードと書込みビット線との間に結合され、書込みワード線により制御することができる。書込みワード線も、１対の交差結合インバータの電源端末に結合される。書込み動作中、書込みワード線はアサートされ、論理ロー電圧（グランド）から論理ハイ電圧に遷移する。交差結合インバータの電源端子の電圧は、書込みワード線の電圧と一緒に上昇し、そのため必要な場合に、ストレージ・ノードのところに格納されている論理状態を変更するのが容易になる。書込み動作の終わりで、書込みワード線の電圧は、グランド電位に低減し、交差結合インバータは正常に機能することができるようになり、ストレージ・ノードの論理状態を保持することができるようになる。

以下の本発明の説明は、例示としてのものであって、類似の参照番号が類似の要素を示す添付の図面内の図を制限するものではない。

本発明のある実施形態による２ポート集積回路メモリのブロック図。図１のメモリのメモリ・セルの一実施形態の略図。図２のメモリ・セルの種々の信号のタイミング図。図１のメモリのメモリ・セルの他の実施形態の略図。図４のメモリ・セルの種々の信号のタイミング図。

図の実施形態は、低電源電圧で標準メモリ・セルの書込み動作よりも高速の書込み動作を行う利点を有する２ポート・メモリを提供する。この場合、標準メモリ・セルは、連続的な電源電圧を受け取るように結合された電源電圧端子を有する。また、図の実施形態は、セルの安定性を低減することなしに、高速書込み動作を行う利点を有する２ポート・メモリを提供する。

本発明の一態様においては、メモリ・セルは、ワード線に結合される。メモリ・セルは、第１の電源電圧を受け取るための第１の電源端子と、第２の電源電圧を受け取るための第２の電源端子とを有する１対の交差結合インバータを備える。第２の電源端子は、ワード線に接続される。

本発明の他の態様においては、メモリ・セルは、ワード線に結合される。メモリ・セルは、第１のストレージ・ノードに結合された第１のアクセス・トランジスタ、および第２のストレージ・ノードに結合された第２のアクセス・トランジスタと、第１のストレージ・ノードおよび第２のストレージ・ノードの少なくとも一方に結合された少なくとも１つの読出しポートと、第１の電源電圧を受け取るための第１の電源端子および第２の電源電圧を受け取るための第２の電源端子を有する１対の交差結合インバータとを備える。第２の電源端子は、ワード線に接続される。１対の交差結合インバータは、第１のストレージ・ノードに結合された入力端子および出力端子を有する第１のインバータと、第１のインバータの出力端子に結合された入力端子および第１のストレージ・ノードのところで第１のインバータの入力端子に結合された出力端子を有する第２のインバータとを備える。

本発明のさらに他の態様においては、本発明はメモリにアクセスするための方法を提供する。メモリは、ワード線に結合された少なくとも１つのメモリ・セルを備える。少なくとも１つのメモリ・セルは、第１の電源電圧を受け取るための第１の電源端子と、第２の電源電圧を受け取るための第２の電源端子とを有する１対の交差結合インバータを備える。この方法は、少なくとも１つのメモリ・セル内に格納するためにビットを書き込むため
にワード線上の信号を受信することができるようにするステップを含む。この場合、ワード線は、第２の電源端子に直接接続される。

図１は、本発明のある実施形態による２ポート集積回路メモリ１０のブロック図を示す。通常、メモリ１０は、複数のメモリ・セル１２と、行デコーダ１４と、列ロジック１６とを含む。複数のメモリ・セル１２は、代表的なメモリ・セル２０、２２、２４、２６、２８、３０、３２、３４および３６を含む。図１に示すように、各メモリ・セルは、「ＷＷＬ０」〜「ＷＷＬＮ」で示す複数の書込みワード線のうちの１つ、「ＷＢＬ０／ＷＢＬＢ０」〜「ＷＢＬＮ／ＷＢＬＢＮ」で示す複数の対の書込みビット線のうちの１つの対、「ＲＷＬ０」〜「ＲＷＬＮ」で示す複数の読出しワード線のうちの１つ、および「ＲＢＬ０」〜「ＲＢＬＮ」で示す複数の読出しビット線のうちの１つに結合される。複数のメモリ・セル１２は、複数の行および複数の列で実施される。例えば、メモリ・セル２０、２２および２４およびワード線ＷＷＬ０は、メモリ・セルの１つの行を形成する。同様に、メモリ・セル２０、２６および３２は、メモリ・セルの１つの列を形成する。

行デコーダ１４は、「ＲＯＷＡＤＤＲＥＳＳ」で示す行アドレスを受信するための入力と、複数の書込みワード線ＷＷＬ０〜ＷＷＬＮに結合された複数の出力端子とを有する。読出しワード線ＲＷＬ０〜ＲＷＬＮは、行デコーダ１４に結合される。列ロジック１６は、「ＣＯＬＵＭＮＡＤＤＲＥＳＳ」で示す列アドレスを受信するための入力端子と、書込みビット線の対ＷＢＬ０／ＷＢＬＢ０〜ＷＢＬＮ／ＷＢＬＢＮに結合された第１の複数の端子と、読出しビット線の対ＲＢＬ０〜ＲＢＬＮに結合された第２の複数の端子と、「ＤＡＴＡ」で示すデータ信号を受信または供給するための複数の入出力（Ｉ／Ｏ）端子とを有する。図１に示すように、読出しビット線、書込みビット線および列選択線は列の方向に延び、書込みワード線および読出しワード線は行の方向に延びている。列ロジック１６は、例えば、列デコーダと、センス・アンプと、ビット線等化およびプリチャージ回路と、バッファ回路とを含む。図の実施形態の場合には、読出し動作のためのセンス・アンプは、シングルエンドであることに留意されたい。他の実施形態（図１に図示せず）の場合には、センス・アンプは差動センス・アンプであってもよい。

一実施形態の場合には、メモリ１０は、集積回路データ・プロセッサ内のキャッシュ・メモリとして実施される。他の実施形態の場合には、メモリ１０は、スタンドアロンの集積回路メモリであってもよい。列ロジック１６の列デコーダは、データを受信または供給するためのメモリ・セルを選択する。メモリ１０への書込みアクセス中、ワード線ＷＷＬ０〜ＷＷＬＮのうちの選択した１つに結合されたすべてのメモリ・セルは、ビット線からデータ信号を受信することができることに留意されたい。これは、図の実施形態の書込みワード線のアサートにより、書込みワード線に結合されたすべてのメモリ・セルの格納されている状態が外乱を受けるからである。従って、全部の行が各書込み動作中に書き込まれる。プロセッサが使用する命令および／またはデータを格納するために使用するメモリにおいては、通常、メモリは、列の数が「キャッシュ線」と等しくなるように組織される。キャッシュ線幅と等しい幾つかのビットは、各メモリ動作中にアクセスされる。図の実施形態の場合には、アドレス信号ＣＯＬＵＭＮＡＤＤＲＥＳＳが、読出し動作中にデータを供給するために行のどのメモリ・セルを選択すべきかを決定する。

図２は、図１のメモリの８トランジスタ（８Ｔ）メモリ・セル２０の略図を示す。メモリ・セル２０は、ＣＭＯＳ（相補型金属酸化膜半導体）トランジスタを使用した集積回路上で実施される。メモリ・セル２０は、１対の交差結合インバータ４０と、読出しポート４２と、アクセス・トランジスタ５２および５４とを含む。交差結合インバータ４０は、Ｐチャネル・トランジスタ４４およびＮチャネル・トランジスタ４６を有する一方のインバータと、Ｐチャネル・トランジスタ４８およびＮチャネル・トランジスタ５０を有する他方のインバータとを含む。読出しポート４２は、Ｎチャネル・トランジスタ５６および５８を含む。

メモリ・セル２０においては、Ｐチャネル・トランジスタ４４は、電源ノード４７のところに「ＶＤＤ」で示す電源導体に接続されるソース（電流電極）と、「ＳＮＢ」で示すストレージ・ノードに接続されるドレイン（電流電極）と、「ＳＮ」で示すストレージ・ノードに接続されるゲート（制御電極）とを有する。電源導体ＶＤＤは、セルに電力を供給するために複数のメモリ・セル１２上を配索される。Ｎチャネル・トランジスタ４６は、Ｐチャネル・トランジスタ４４のドレインに接続されたドレインと、電源ノード４５のところに「ＷＷＬ０」で示す書込みワード線に接続されたソースと、Ｐチャネル・トランジスタ４４のゲートに接続されたゲートとを有する。Ｐチャネル・トランジスタ４８は、ＶＤＤに接続されたソースと、ストレージ・ノードＳＮに接続されたドレインと、ストレージ・ノードＳＮＢに接続されたゲートとを有する。信号名の後に続く文字「Ｂ」は、信号名が、同じ名前ではあるが文字「Ｂ」を含んでいない信号の論理補数であることを示していることに留意されたい。Ｎチャネル・トランジスタ５０は、ストレージ・ノードＳＮに接続されたドレインと、書込みワード線ＷＷＬ０に接続されたソースと、Ｐチャネル・トランジスタ４８のゲートに接続されたゲートとを有する。Ｎチャネル・トランジスタ５２は、「ＷＢＬＢ０」で示す書込みビット線に接続されたドレイン／ソース端子と、ストレージ・ノードＳＮＢに接続されたドレイン／ソース端子と、書込みワード線ＷＷＬ０に接続されたゲートとを有する。Ｎチャネル・トランジスタ５４は、ストレージ・ノードＳＮに接続されたドレイン／ソース端子と、書込みビット線ＷＢＬ０に接続されたドレイン／ソース端子と、ストレージ・ノードＳＮに接続されたゲートとを有する。

読出しポート４２においては、Ｎチャネル・トランジスタ５６は、「ＶＳＳ」で示す電源電圧導体に接続された第１のドレイン／ソース端子と、第２のドレイン／ソース端子と、ストレージ・ノードＳＮに接続されたゲートとを有する。電源導体ＶＳＳは、メモリ・セルをグランド接続するために複数のメモリ・セル１２上を配索される。Ｎチャネル・トランジスタ５８は、トランジスタ５６の第１のドレイン／ソース端子に接続された第１のドレイン／ソース端子と、「ＲＢＬ０」で示す読出しビット線に接続された第２のドレイン／ソース端子と、「ＲＷＬ０」で示す読出しワード線に接続されたゲートとを有する。

図の実施形態の場合には、電源電圧ＶＤＤは、例えば、１ボルトのような正の電源電圧であり、電源電圧ＶＳＳはグランドである。他の実施形態の場合には、電源電圧は異なるものであってもよい。例えば、ＶＤＤを接地することもできるし、ＶＳＳは負の電圧であってもよい。

図３は、図２のメモリ・セルの種々の信号対時間のタイミング図を示す。図１、図２および図３を参照しながらメモリ・セル２０の読出しおよび書込み動作について説明する。図の実施形態の場合には、「論理ハイ」電圧は正の電圧であり、「論理ロー」電圧はグランド電位にほぼ等しいことに留意されたい。他の実施形態の場合には、電圧は異なるものであってもよい。

図３に示すように、読出し動作は、時間ｔ０で開始され、時間ｔ１で終わる。時間ｔ０において、書込みワード線ＷＷＬ０は、論理ローであり、１対の交差結合インバータ４０は、ストレージ・ノードＳＮ／ＳＮＢの論理状態を維持することができる。逆に、ストレージ・ノードＳＮは、論理ハイ電圧状態に維持される。読出しビット線ＲＢＬ０は、論理ハイにプリチャージされる。他の実施形態の場合には、読出しビット線は、グランドまたは中間電圧にプリチャージすることができる。時間ｔ０の直後に、行デコーダ１４は、読出しワード線ＲＷＬ０を論理ハイであるとアサートし、Ｎチャネル・トランジスタ５８を導通状態にする。Ｎチャネル・トランジスタ５６は、すでに導通状態になっている。何故なら、ストレージ・ノードＳＮが論理ハイを格納しているからである。トランジスタ５６
および５８は、読出しビット線ＲＢＬ０上の論理ハイ・プリチャージ電圧を論理ローに低減する。論理ロー電圧は、列ロジック１６のセンス・アンプに供給され、次に、ＤＡＴＡのビットとして出力される。所定の長さの時間が経過した後で、読出しワード線ＲＷＬ０が論理ロー電位に戻り、読出し動作が終了する。読出しワード線ＲＷＬ０の論理ローにより、トランジスタ５８は実質的に非導通状態になり、列ロジック１６のビット線プリチャージ回路は、読出しビット線ＲＢＬ０の電位を、他の読出し動作の準備中に論理ハイに戻すことができる。

メモリ・セル２への０の書込み動作は、時間ｔ１とｔ２の間に行われる。書込み動作の前に、メモリ・セル２０は、それぞれ論理ハイであり、論理ローであるストレージ・ノードＳＮおよびＳＮＢにより、図３に示すように論理ハイを格納している。また、書込み動作の前に、書込みビット線ＷＢＬ０は、列ロジック１６のプリチャージ回路により論理ハイにプリチャージされ、書込みワード線ＷＷＬ０は、論理ローとしてデアサートされる。書込み動作を開始するために、書込みワード線ＷＷＬ０は、図３に示すように、行デコーダ１４により論理ハイであるとアサートされる。論理ハイ書込みワード線ＷＷＬ０は、アクセス・トランジスタ５２および５４を導通状態にし、ストレージ・ノードＳＮを書込みビット線ＷＢＬ０と結合し、ストレージ・ノードＳＮＢを書込みビット線ＷＢＬＢ０と結合する。また、電源ノード４５の電圧は、アサートした書込みワード線ＷＷＬ０と実質的に同じ電圧に増大し、両方のストレージ・ノードＳＮおよびＳＮＢの電圧を、最初に論理ハイに近い電圧に上昇させる。論理ロー電圧は、書込みワード線がアサートされた後で論理ローに低減している書込みビット線ＷＢＬ０により示すように、メモリ・セル２０に書き込まれる。書込みビット線ＷＢＬ０の論理状態は、アクセス・トランジスタ５４を介してストレージ・ノードＳＮに供給される。また、差動書込みビット線を使用しているので、書込みビット線ＷＢＬＢ０が、トランジスタ５２（図３に図示せず）を介してストレージ・ノードＳＮＢに供給される。書込みビット線ＷＢＬ０の論理ロー電圧により、ストレージ・ノードＳＮの電圧は、ストレージ・ノードＳＮＢの電圧より十分低い電圧に下がり、そのため、書込みワード線ＷＷＬ０がデアサートされると、ストレージ・ノードは論理ローに低減される。次に、書込みワード線ＷＷＬ０は、デアサートされ、電源ノード４５の電圧をほぼグランド電位に低減し、アクセス・トランジスタ５２および５４を実質的に非導通状態にする。１対の交差結合インバータ４０のインバータが機能を開始し、交差結合ペアが双安定性を有しているので、ストレージ・ノードＳＮの電圧は論理ローに低減され、ＳＮＢの電圧は論理ハイに増大する。書込みビット線ＷＢＬ０およびＷＢＬＢ０は、他の書込み動作の準備中にプリチャージされる。書込み動作は、時間ｔ２で終了する。

さらに図３を参照すると、他の読出し動作は、時間ｔ２と時間ｔ３の間に行われる。読出し動作が開始され、読出しワード線ＲＷＬ０がアサートされる。ストレージ・ノードＳＮおよびＳＮＢは、それぞれ論理ローおよび論理ハイを格納している。アサートされた読出しワード線ＲＷＬ０により、Ｎチャネル・トランジスタ５８を導通状態にする。ストレージ・ノードＳＮが論理ローの状態であるので、Ｎチャネル・トランジスタ５６は実質的に非導通状態のままである。読出しビット線ＲＢＬ０は、電源導体ＶＳＳと結合していないで、読出しビット線ＲＢＬ０の論理ハイ電圧が検出され、列ロジック１６のセンス・アンプにより増幅される。時間ｔ３において、メモリ・セルは、他の読出しまたは書込み動作を行う準備ができている。

図４は、図１のメモリのメモリ・セル２０’の略図を示す。メモリ・セル２０’は、ＣＭＯＳ（相補型金属酸化膜半導体）トランジスタにより集積回路上で実施される。メモリ・セル２０’は、アクセス・トランジスタがＰチャネル・トランジスタ６０および６２として実施されるという点でメモリ・セル２０とは異なる。また、メモリ・セル２０’は、書込みワード線ＷＷＬ０が、電源ノード４５ではなく、電源ノード４７に結合されるという点でも異なる。さらに、図４の実施形態の場合には、電源導体ＶＤＤは必要ない。

図５は、図４のメモリ・セルの種々の信号のタイミング図を示す。メモリ・セル２０’の読出しおよび書込み動作については、図１、図４および図５のところで説明する。
図５に示すように、読出し動作は、時間ｔ０で開始され、時間ｔ１で終了する。時間ｔ０で、書込みワード線ＷＷＬ０は論理ハイであり、Ｐチャネル・アクセス・トランジスタ６０および６２を実質的に非導通状態にし、それ故、１対の交差結合インバータ４０は、ストレージ・ノードＳＮ／ＳＮＢの論理状態を維持することができる。ストレージ・ノードＳＮは、論理ロー電圧に維持される。読出しビット線ＲＢＬ０は、論理ハイにプリチャージされる。他の実施形態の場合には、読出しビット線は、グランドまたは中間電圧にプリチャージすることができる。時間ｔ０の直後に、行デコーダ１４は、読出しワード線ＲＷＬ０を論理ハイであるとアサートし、Ｎチャネル・トランジスタ５８を導通状態にする。Ｎチャネル・トランジスタ５６は、実質的に非導通状態になっている。何故なら、ストレージ・ノードＳＮが論理ローを格納しているからである。読出しビット線ＲＢＬ０は、列ロジック１６により論理ハイであると読み出される。論理ハイは、列ロジック１６のセンス・アンプに供給され、次に、ＤＡＴＡのビットとして出力される。所定の長さの時間が経過した後で、読出し動作が終了し、読出しワード線ＲＷＬ０は論理ロー電位に戻る。読出しワード線ＲＷＬ０が論理ローであるので、トランジスタ５８が実質的に非導通状態になり、列ロジック１６のビット線プリチャージ回路は、必要に応じて、他の読出し動作の準備中、読出しビット線ＲＢＬ０の電位を論理ハイに戻すことができる。

メモリ・セル２０’への書込み動作は、時間ｔ１と時間ｔ２の間に行われる。書込み動作の前に、メモリ・セル２０’は、それぞれ論理ローであり、論理ハイであるストレージ・ノードＳＮおよびＳＮＢにより示すように論理ローを格納している。また、書込み動作の前に、書込みビット線ＷＢＬ０は、列ロジック１６のプリチャージ回路により論理ロー電圧にプリチャージされ、書込みワード線ＷＷＬ０は、論理ハイとしてデアサートされる。書込み動作を開始するために、書込みワード線ＷＷＬ０は、図５に示すように、行デコーダ１４により論理ローであるとアサートされる。論理ロー書込みワード線ＷＷＬ０は、アクセス・トランジスタ６０および６２を導通状態にし、ストレージ・ノードＳＮを書込みビット線ＷＢＬ０と結合し、ストレージ・ノードＳＮＢを書込みビット線ＷＢＬＢ０と結合する。また、電源ノード４７の電圧は、アサートした書込みワード線ＷＷＬ０と実質的に同じ電圧に低減され、両方のストレージ・ノードＳＮおよびＳＮＢの電圧を、最初に論理ローに近い電圧に低減する。論理ハイ電圧は、書込みワード線ＷＷＬ０がアサートされた後で、論理ハイに増大している書込みビット線ＷＢＬ０により示すように、メモリ・セル２０’に書き込まれる。書込みビット線ＷＢＬ０の論理状態は、アクセス・トランジスタ６２を介してストレージ・ノードＳＮに供給される。また、差動書込みビット線を使用しているので、書込みビット線ＷＢＬＢ０が、トランジスタ６０（図５に図示せず）を介してストレージ・ノードＳＮＢに供給される。書込みビット線ＷＢＬ０の論理ハイ電圧により、ストレージ・ノードＳＮの電圧は、ストレージ・ノードＳＮＢの電圧より十分高い電圧に上昇し、そのため、書込みワード線ＷＷＬ０がデアサートされると、ストレージ・ノードＳＮの電圧は論理ハイに上昇する。次に、書込みワード線ＷＷＬ０は、デアサートされ、電源ノード４７の電圧をＶＤＤに上昇させ、アクセス・トランジスタ６０および６２を実質的に非導通状態にする。１対の交差結合インバータ４０のインバータが機能を開始し、交差結合ペアが双安定性を有しているので、ストレージ・ノードＳＮの電圧は論理ハイに上昇し、ＳＮＢの電圧は論理ローに低減する。書込みビット線ＷＢＬ０およびＷＢＬＢ０の両方は、時間ｔ２の直前に他の書込み動作の準備中にプリチャージされる。書込み動作は、時間ｔ２で終了する。

さらに図５を参照すると、他の読出し動作は、時間ｔ２と時間ｔ３の間に行われる。読出し動作が開始され、読出しワード線ＲＷＬ０がアサートされる。ストレージ・ノードＳＮおよびＳＮＢは、読出し動作の前にそれぞれ論理ハイおよび論理ローを格納している。
アサートされた読出しワード線ＲＷＬ０により、Ｎチャネル・トランジスタ５８を導通状態にする。ストレージ・ノードＳＮが論理ハイであるので、Ｎチャネル・トランジスタ５６は導通状態になる。読出しビット線ＲＢＬ０は、トランジスタ５６および５８を介して電源導体ＶＳＳに結合されていて、読出しビット線ＲＢＬ０は、ＶＳＳ（グランド）の電圧に低減する。読出しビット線ＲＢＬ０の論理ロー電圧が検出され、列ロジック１６のセンス・アンプにより増幅される。時間ｔ３において、メモリ・セルは、他の読出しまたは書込み動作に対する準備ができている。

好ましい実施形態を参照しながら、本発明について説明してきたが、当業者であれば本発明を種々の方法で修正し、すでに詳細に説明した実施形態以外の多数の実施形態の形で実施することができることを理解することができるだろう。

従って、添付の特許請求の範囲は、本発明の真の範囲内に入る本発明のすべての修正を含むものである。
今まで特定の実施形態を参照しながら種々の利益、他の利点および問題の解決方法について説明してきたが、すべての利益、利点または解決方法をもっと優れたものにすることができる利益、利点または解決方法は、任意のまたはすべての請求項の重要な、必要なまたは本質的な機能または要素と解釈すべきではない。本明細書で使用する場合、「結合される」という用語は、接続されることを意味する。しかし、この結合は、直接的結合または機械的結合でなくてもよい。本明細書で使用する場合、「備える」、「備えている」またはその任意の他の派生語は、要素のリストを備えるプロセス、方法、物品または装置が、これらの要素を含むばかりでなく、リストに明示されていないか、またはこのようなプロセス、方法、物品または装置固有の他の要素を含むことができるように、非排他的な内容を含むことができるようにするためのものである。

Claims

メモリセル（２０’）であって、
第１ストレージノード（ＳＮ）に結合された第１アクセストランジスタ（６０）であって、前記第１アクセストランジスタ（６０）のゲートは、ワード線（ＷＷＬ０）に結合されることと；
第２ストレージノード（ＳＮＢ）に結合された第２アクセストランジスタ（６２）であって、前記第２アクセストランジスタ（６２）のゲートは、前記ワード線（ＷＷＬ０）に結合されることと；
前記第１ストレージノード（ＳＮ）と前記第２ストレージノード（ＳＮＢ）のうちの少なくとも一方に結合された少なくとも１つの読出ポート（４２）と；
第１電源端子（４５）と、前記ワード線（ＷＷＬ０）に接続された第２電源端子（４７）とを有する１対の交差結合インバータ（４０）と
を備え、
前記第２電源端子（４７）が受取る電圧を第２電源電圧と称し、
前記第２電源電圧とは異なる電源電圧を第１電源電圧と称すると、
前記第２電源端子（４７）は、１対の前記交差結合インバータ（４０）の書込み動作中に前記ワード線（ＷＷＬ０）から前記第１電源電圧を受取り、１対の前記交差結合インバータ（４０）の読込み動作中に前記第２電源電圧を受取り、
前記メモリセル（２０’）への論理ローの書込みが終了すると、前記第２電源端子（４７）と前記ワード線（ＷＷＬ０）とは、同時に論理ローになり、
１対の前記交差結合インバータ（４０）は、
第１出力端子と、前記第１ストレージノード（ＳＮ）に結合された第１入力端子とを有する第１インバータと；
前記第１出力端子に結合された第２入力端子と、前記第１ストレージノード（ＳＮ）のところで前記第１入力端子に結合された第２出力端子とを有する第２インバータと
を備え、
前記第１アクセストランジスタ（６０）と前記第２アクセストランジスタ（６２）とは、ＰＭＯＳＦＥＴである、メモリセル（２０’）。
ワード線（ＷＷＬ０）に結合された少なくとも１つのメモリセル（２０’）を備えるメモリにアクセスするための、メモリセルの動作方法であって、少なくとも１つの前記メモリセル（２０’）は、
第１ストレージノード（ＳＮ）に結合された第１アクセストランジスタ（６０）であって、前記第１アクセストランジスタ（６０）のゲートは、ワード線（ＷＷＬ０）に結合されることと；
第２ストレージノード（ＳＮＢ）に結合された第２アクセストランジスタ（６２）であって、前記第２アクセストランジスタ（６２）のゲートは、前記ワード線（ＷＷＬ０）に結合されることと；
前記第１ストレージノード（ＳＮ）と前記第２ストレージノード（ＳＮＢ）のうちの少なくとも一方に結合された少なくとも１つの読出ポート（４２）と；
第１電源端子（４５）と、前記ワード線（ＷＷＬ０）に接続された第２電源端子（４７）とを有する１対の交差結合インバータ（４０）とを備え、
前記第１アクセストランジスタ（６０）と前記第２アクセストランジスタ（６２）とは、ＰＭＯＳＦＥＴであり、
前記ワード線（ＷＷＬ０）は、前記第２電源端子（４７）に直接接続され、前記第２電源端子（４７）が受取る電圧を第１電源電圧と称し、前記第１電源電圧とは異なる電源電圧を第２電源電圧と称すると、前記動作方法は、
少なくとも１つの前記メモリセル（２０’）内に格納する目的でビットを書込む場合に、前記ワード線（ＷＷＬ０）が前記第１電源電圧を前記第２電源端子（４７）に供給することによって、前記ワード線（ＷＷＬ０）上の信号を受信できるようにするステップと；
前記ビットを書込まない場合に、前記ワード線（ＷＷＬ０）が前記第２電源電圧を前記第２電源端子（４７）に供給することによって、前記信号を受信できないようにするステップと
を有し、
前記メモリセル（２０’）への論理ローの書込みが終了すると、前記第２電源端子（４７）と前記ワード線（ＷＷＬ０）とは、同時に論理ハイになる動作方法。