CN116631473B - 存储单元、存储器、电子产品及数据写入方法 - Google Patents

Abstract

本发明提供一种存储单元、存储器、电子产品及数据写入方法，存储单元包括：存储模块，连接第一写位线及第二写位线，并受控于写字线，用于存储数据；下拉模块，一端连接存储模块，另一端接地，用于调节存储模块的零电位参考点的电压；下拉模块与存储模块的开关状态相反；平衡模块，连接于第一、第二存储节点之间；读出模块，基于读字线信号将存储单元中存储的数据传输至读位线。本发明将第一与第二写位线的电压差配置为预设值，再通过放大实现数据写入，可有效加快数据写入的速度，且整个存储单元的功耗也大大降低。

Description

存储单元、存储器、电子产品及数据写入方法

技术领域

本发明涉及存储领域，特别是涉及一种存储单元、存储器、电子产品及数据写入方法。

背景技术

半导体储存器是用于数字数据存储的数字电子半导体设备，按照功能可将存储器分为随机存取存储器(RAM)及非易失性存储器(ROM)；其中，随机存取存储器主要包括静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)，静态随机存取存储器在正常工作状态下可随时向存储器中写入或读出数据，且存储速度快，被广泛应用于高速缓冲存储器(cache)、嵌入式存储器中。

常规SRAM存储单元为6T结构，包括六个金属氧化物半导体MOS晶体管，由于只有一个端口(单端口)，读写共用一个端口，因此进行读操作时可能会对内部存储数据造成干扰。对此，人们提出了两端口的8T存储单元结构，读写分离，在进行读操作时不会对内部存储节点产生干扰。但是，传统8T存储单元执行写操作的时间比较长，尤其对于存储阵列尺寸比较大的存储器，最远端的存储单元的写速度非常慢，甚至存在写不进去的情况；此外，先进工艺下的漏电流问题也不容忽视，低功耗设计尤为重要。

因此，如何加快SRAM存储单元的写速度、减小功耗，已成为本领域技术人员亟待解决的问题之一。

应该注意，上面对技术背景的介绍只是为了方便对本申请的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本申请的背景技术部分进行了阐述而认为上述技术方案为本领域技术人员所公知。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种存储单元、存储器、电子产品及数据写入方法，用于解决现有技术中SRAM存储单元的写速度慢、功耗大等问题。

为实现上述目的及其他相关目的，本发明提供一种存储单元，所述存储单元至少包括：

存储模块、下拉模块、平衡模块及读出模块；

所述存储模块连接第一写位线及第二写位线，并受控于写字线，用于存储数据；

所述下拉模块的一端连接所述存储模块，另一端接地，用于调节所述存储模块的零电位参考点的电压；所述下拉模块与所述存储模块的开关状态相反；

所述平衡模块连接于所述存储模块的第一存储节点和所述存储模块的第二存储节点之间，用于在写操作前平衡所述第一存储节点和所述第二存储节点；

所述读出模块连接所述第一存储节点或所述第二存储节点，并基于读字线信号将所述存储模块中存储的数据传输至读位线。

可选地，所述存储模块包括：第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第三PMOS管、第四PMOS管；

所述第一PMOS管及所述第二PMOS管的源极连接电源电压，所述第一PMOS管、所述第二PMOS管、所述第一NMOS管及所述第二NMOS管交叉耦合形成锁存结构；所述第一NMOS管及所述第二NMOS管的源极作为所述存储模块的零电位参考点；

所述第三PMOS管的一端连接所述第一存储节点，另一端连接所述第一写位线；所述第四PMOS管的一端连接所述第二存储节点，另一端连接所述第二写位线；所述第三PMOS管及所述第四PMOS管的栅极连接所述写字线。

更可选地，所述下拉模块为第三NMOS管，所述第三NMOS管的漏极连接所述存储模块的零电位参考点，源极接地，栅极连接所述写字线。

更可选地，所述平衡模块为第五PMOS管，所述第五PMOS管的源漏极分别对应连接所述第一存储节点和所述第二存储节点，栅极连接控制信号。

更可选地，所述读出模块包括第四NMOS管及第五NMOS管；所述第四NMOS管的源极接地，漏极连接所述第五NMOS管的源极，栅极连接读字线；所述第五NMOS管的漏极连接所述读位线，栅极连接存储节点。

为实现上述目的及其他相关目的，本发明还提供一种存储器，所述存储器至少包括：由多个上述存储单元构成的存储阵列。

为实现上述目的及其他相关目的，本发明还提供一种电子产品，所述电子产品至少包括：电子器件及上述存储器，所述电子器件与所述存储器连接。

为实现上述目的及其他相关目的，本发明还提供一种数据写入方法，基于上述存储单元实现，所述数据写入方法至少包括：

关断存储模块及读出模块，导通下拉模块及平衡模块，第一存储节点和第二存储节点的电位处于平衡状态；

关断所述平衡模块及所述下拉模块，导通所述存储模块；在所述第一写位线上持续施加高电平信号，在所述第二写位线上施加高电平信号后逐渐下拉；

当所述第一写位线与所述第二写位线上的电压差大于等于预设值时，关断所述存储模块，导通所述下拉模块，所述第一存储节点和所述第二存储节点的电压被放大并写入数据。

可选地，所述预设值不大于100mV。

更可选地，所述预设值设置为60mV～70mV。

更可选地，所述数据写入方法还包括：在数据写入成功后将所述第一写位线与所述第二写位线预充到高电平的步骤。

如上所述，本发明的存储单元、存储器、电子产品及数据写入方法，具有以下有益效果：

1、本发明的存储单元、存储器、电子产品及数据写入方法将第一写位线与第二写位线的电压差配置为预设值，再通过放大实现数据写入，由于第一写位线与第二写位线的差值较小，可有效加快数据写入的速度。

2、本发明的存储单元、存储器、电子产品及数据写入方法节省了下拉的时间和电压，写周期的功耗大大降低。

3、本发明的存储单元、存储器、电子产品及数据写入方法在完成当前次写操作后，将写位线预充至高电平所需的功耗也减小，因此，可进一步减小功耗。

附图说明

图1显示为两端口8T存储单元的结构示意图。

图2显示为本发明的存储单元的结构示意图。

图3显示为图1的两端口8T存储单元的写时序仿真波形示意图。

图4显示为本发明的存储单元的写时序仿真波形示意图。

图5显示为图1的两端口8T存储单元在电源VDD侧观测的电流波形示意图。

图6显示为本发明的存储单元在电源VDD侧观测的电流波形示意图。

元件标号说明

1 两端口8T存储单元

2 存储单元

20 存储模块

21 下拉模块

22 平衡模块

23 读出模块

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1～图6。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

如图1所示为一种两端口8T存储单元1，包括八个金属氧化物半导体MOS晶体管，其中，PMOS管M1与NMOS管M2构成第一反相器结构，PMOS管M3与NMOS管M4构成第二反相器结构，两组反相器结构交叉耦合形成锁存结构，第一反相器结构的输出端作为第一存储节点XT，第二反相器结构的输出端作为第二存储节点XB；NMOS管M5、M6作为传输管分别将写位线WBT耦合至第一存储节点XT，将写位线WBB耦合至第二存储节点XB，NMOS管M5、M6受控于写字线WWL；NMOS管M7作为读选通管，受控于读字线RWL；NMOS管M8作为读出管，与NMOS管M7串联，受控于第一存储节点XT的电压，并将读字线RBL电压配置为与第一存储节点XT的电平相反。

写入数据“0”时，数据总线I/O将数据传输到写位线WBT和WBB；地址译码后通过写字线WWL开启对应NMOS管M5、M6；写位线WBT保持高电平(即“1”)，写位线WBB从高电平逐渐下拉至低电平，假设初始状态时第一存储节点XT为低电平(即“0”)，第二存储节点XB为高电平，则写位线WBT通过NMOS管M5向第一存储节点XT放电，第一存储节点XT从低电平逐渐增大，第二存储节点XB通过NMOS管M6向写位线WBB放电，第二存储节点XB从高电平逐渐减小，最终第一存储节点XT和第二存储节点XB的电平翻转，数据被写入；随后关闭NMOS管M5、M6，写操作完成。写入数据“1”时，写位线WBB保持高电平，写位线WBT从高电平逐渐下降至低电平，其它操作与写“0”的方法相同，在此不一一赘述。

读数据时，读字线RBL预充为高电平，通过读字线RWL开启NMOS管M7；NMOS管M8的栅极连接第一存储节点XT，当第一存储节点XT为高电平时，NMOS管M8导通，读字线RBL被拉至低电平；当第一存储节点XB为低电平时，NMOS管M8不导通，读字线RBL维持高电平。

由此可见，在写入数据时，写位线从高电平下拉至低电平(压差较大)是一个缓慢的过程，导致写速度慢；大尺寸存储器的写位线比较长，远端存储单元的写位线可能无法下拉至接近低电平的电平，导致内部存储节点无法翻转；此外，下拉写位线的时间比较长，且写位线拉至低电平后需要重新预充至高电平(以实现下一次数据的写入)，导致存储单元的功耗比较大。

基于上述原因，本发明提出一种存储单元2，如图2所示，所述存储单元2包括：

存储模块20、下拉模块21、平衡模块22及读出模块23。

如图2所示，所述存储模块20连接第一写位线及第二写位线，并受控于写字线，用于存储数据。

具体地，在本实施例中，所述存储模块20包括第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、第二NMOS管N2、第三PMOS管P3、第四PMOS管P4。所述第一PMOS管P1及所述第二PMOS管P2的源极连接电源电压VDD，所述第一PMOS管P1、所述第二PMOS管P2、所述第一NMOS管N1及所述第二NMOS管N2交叉耦合形成锁存结构；所述第一NMOS管N1及所述第二NMOS管N2的源极作为所述存储模块20的零电位参考点。所述第三PMOS管P3的一端连接所述存储模块20的第一存储节点XT，另一端连接第一写位线；所述第四PMOS管P4的一端连接所述存储模块20的第二存储节点XB，另一端连接第二写位线；所述第三PMOS管P3及所述第四PMOS管P4的栅极连接写字线WWLB(接收的信号与图1写字线信号反相)。

具体地，所述第一PMOS管P1的源极及所述第二PMOS管P2的源极连接所述电源电压VDD，所述第一NMOS管N1及所述第二NMOS管N2的源极连接所述下拉模块21。所述第一PMOS管P1的漏极、所述第一NMOS管N1的漏极、所述第二PMOS管P2的栅极及所述第二NMOS管N2的栅极电连接，构成所述锁存结构的第一存储节点XT。所述第二PMOS管P2的漏极、所述第二NMOS管N2的漏极、所述第一PMOS管P1的栅极及所述第一NMOS管N1的栅极电连接，构成所述锁存结构的第二存储节点XB。

需要说明的是，所述第一写位线和所述第二写位线上的信号反相，可根据需要定义对应极性；在本实施例中，所述第一写位线对应WBT，所述第二写位线对应WBB，在实际使用中可互换，在此不一一赘述。

具体地，在本实施例中，所述第三PMOS管P3的源极连接所述第一存储节点XT，漏极连接所述第一写位线WBT，栅极连接所述写字线WWLB。所述第四PMOS管P4的源极连接所述第二存储节点XB，漏极连接所述第二写位线WBB，栅极连接所述写字线WWLB。所述第三PMOS管P3与所述第四PMOS管P4作为传输管，用于传输写入的数据。在实际使用中，作为传输管，所述第三PMOS管P3及所述第四PMOS管P4的源漏极可互换使用，不以本实施例为限。本发明的传输管采用PMOS管，对于写位线为高电平或接近高电平的情况，可大大加快数据传输速度；在实际使用中也可采用其他形式的传输管，在此不一一赘述。

如图2所示，所述下拉模块21的一端连接所述存储模块20，另一端接地VSS，用于调节所述存储模块20的零电位参考点的电压；所述下拉模块21与所述存储模块20的开关状态相反。

具体地，所述下拉模块21的开关状态与所述第三PMOS管P3及所述第四PMOS管P4相反。作为示例，如图2所示，所述下拉模块21采用NMOS管实现，包括第三NMOS管N3；所述第三NMOS管N3的漏极连接所述第一NMOS管N1及所述第二NMOS管N2的源极，源极接地VSS，栅极连接写字线WWLB。在实际使用中，所述下拉模块21还可包括其他器件或配置为其它器件类型，任意能在所述第三PMOS管P3及所述第四PMOS管P4关断时导通，以将所述第一NMOS管N1及所述第二NMOS管的源极拉低的电路结构均适用于本发明的下拉模块，不以本实施例为限。

如图2所示，所述平衡模块22连接于所述第一存储节点XT和所述第二存储节点XB之间，用于在写操作前平衡所述第一存储节点XT和所述第二存储节点XB。

具体地，所述平衡模块22在写操作(所述第三PMOS管P3及所述第四PMOS管P4导通)前导通，使得所述第一存储节点XT和所述第二存储节点XB的电位被平衡为中间态(即介于VXT和VXB之间，VXT为第一存储节点的电压，VXB为第二存储节点的电压；理论上所述第一存储节点XT与所述第二存储节点XB被平衡为同一中间态，在实际应用中所述第一存储节点XT与所述第二存储节点XB可能被分别平衡在不同的中间态)。作为示例，如图2所示，所述平衡模块22采用PMOS管实现，包括第五PMOS管P5，所述第五PMOS管P5的源漏端分别连接所述第一存储节点XT及所述第二存储节点XB，栅极接收控制信号WPR。在本示例中，设定所述第一存储节点XT及所述第二存储节点XB被平衡至更接近高电平的电位，将所述平衡模块22设置为PMOS管可提高传输速度，更快实现平衡；在实际使用中，任意能在所述第三PMOS管P3及所述第四PMOS管P4导通前导通，以平衡所述第一存储节点XT和所述第二存储节点XB的电路结构均适用于本发明的平衡模块，不以本实施例为限。

如图2所示，所述读出模块23连接所述第一存储节点XT或所述第二存储节点XB，并基于读字线信号RWL将所述存储模块20中存储的数据传输至读位线RBL。

具体地，当所述读出模块23被所述读字线信号RWL选通时，所述存储单元2中的数据被读出至所述读位线RBL。作为示例，如图2所示，所述读出模块23包括第四NMOS管N4及第五NMOS管N5；所述第四NMOS管N4的源极接地VSS，漏极连接所述第五NMOS管N5的源极，栅极连接读字线RWL；所述第五NMOS管N5的漏极连接所述读位线RBL，栅极连接存储节点(所述第一存储节点XT或所述第二存储节点XB)。在实际使用中，任意能被所述读字线信号RWL选通时读出所述存储单元2内数据的电路结构均适用于本发明的读出模块，包括但不限于将本实施例中的第四NMOS管N4与第五NMOS管N5的位置互换，在此不一一赘述。

需要说明的是，当所述下拉模块21采用所述第三NMOS管N3、所述平衡模块22采用所述第五PMOS管P5、所述读出模块采用所述第四NMOS管N4及所述第五NMOS管N5时，所述存储单元2的结构最简单，为两端口10T结构。

本发明还提供一种数据写入方法，基于所述存储单元2实现，所述数据写入方法包括：

1)关断存储模块20(即关断第三PMOS管P3及第四PMOS管P4)及读出模块23，导通下拉模块21及平衡模块22，第一存储节点XT和第二存储节点XB的电位处于平衡状态。

具体地，在数据写入操作中，所述读出模块23始终处于关断状态(在本实施例中，所述读字线RWL维持低电平)。在数据写入时，首先，将所述第一写位线WBT与所述第二写位线WBB预充到高电平；然后，由所述写字线WWLB提供高电平信号，将所述第三PMOS管P3及所述第四PMOS管P4关断，避免外部信号对所述存储单元2内部状态产生影响。由于所述下拉模块21与所述第三PMOS管P3及所述第四PMOS管P4的开关状态相反，因此，所述下拉模块21处于导通状态，所述第一NMOS管N1及所述第二NMOS管N2的源极被下拉至地VSS。在所述写字线WWLB维持高电平信号的同时，所述平衡模块22导通(在本实施例中，所述控制信号WPR跳变为低电平)，所述第一存储节点XT和所述第二存储节点XB的电位被平衡为中间态(作为示例，低电平设置为0V，高电平设置为1V，所述第一存储节点XT和所述第二存储节点XB均被平衡为中间态600mV)。

2)关断所述平衡模块22及所述下拉模块21，导通所述存储模块20(即导通所述第三PMOS管P3及所述第四PMOS管P4)；在所述第一写位线WBT上持续施加高电平信号，在所述第二写位线WBB上施加高电平信号后逐渐下拉。

具体地，所述第一存储节点XT与所述第二存储节点XB处于平衡状态后，将所述平衡模块22关断(在本实施例中，所述控制信号WPR跳变为高电平)，使得所述第一存储节点XT与所述第二存储节点XB断开连接。然后，将所述写字线WWLB配置为低电平信号，所述第三PMOS管P3及所述第四PMOS管P4导通，同时所述下拉模块21关断，所述第一NMOS管N1及所述第二NMOS管N2的源极与地VSS断开。所述第一写位线WBT上的信号通过所述第三PMOS管P3传递到所述第一存储节点XT，所述第二写位线WBB上的信号通过所述第四PMOS管P4传递到所述第二存储节点XB；在本示例中，所述第一写位线WBT保持1V的高电平，所述第二写位线WBB从1V开始下降，则，所述第一存储节点XT上的电压(在所述第三PMOS管P3及所述第四PMOS管P4导通的瞬间下拉至低电平后)被逐渐上拉，所述第二存储节点XB上的电压随所述第二写位线WBB的变化迅速上拉至高电平后逐渐下拉。

3)当所述第一写位线WBT与所述第二写位线WBB上的电压差大于等于预设值时，关断所述存储模块20，导通所述下拉模块21，所述第一存储节点XT和所述第二存储节点XB的电压被放大，数据写入成功。

具体地，当所述第二写位线WBB上的电压下降所述预设值时，所述第一写位线WBT与所述第二写位线WBB上的电压差大于等于所述预设值；作为示例，所述预设值设定为100mV，即所述第二写位线WBB上的电压下降为900mV。此时，所述写字线WWLB跳变为高电平，将所述第三PMOS管P3及所述第四PMOS管P4关断，并将所述下拉模块21导通(所述第一NMOS管N1及所述第二NMOS管N2的源极拉到地VSS)，所述第一存储节点XT及所述第二存储节点XB被放大(即所述第一存储节点XT的电压被迅速拉高至高电平，所述第二存储节点XB的电压被迅速拉低至低电平)，数据被写入。

需要说明的是，所述预设值可根据实际工艺参数确定，所述预设值能确保所述第三PMOS管P3及所述第四PMOS管P4刚关断时数据未写入，经过放大后数据被写入即可。作为示例，所述预设值设定为不大于100mV，包括但不限于50mV、55mV、60mV、65mV、70mV、75mV、80mV、85mV、90mV、95mV及100mV；作为一种优选示例，所述预设电值设置为60mV～70mV。

作为本发明的另一种实现方式，所述数据写入方法还包括：在数据写入成功后将所述第一写位线WBT及所述第二写位线WBB预充到高电平的步骤，以便于下一次数据的写入。

需要说明的是，在本实施例中，所述第一写位线对应WBT，所述第二写位线对应WBB，上述步骤1)～3)定义为写“1”的步骤；若所述读出模块23从所述第一存储节点XT读出数据，则读出数据为存储数据的反相信号，即“0”；若所述读出模块23从所述第二存储节点XB读出数据，则读出数据与存储数据同相，即“1”。作为本发明的另一种实现方式，所述第一写位线对应WBB，所述第二写位线对应WBT，相应地，第一存储节点对应XB，第二存储节点对应XT，上述步骤1)～3)定义为写“0”的步骤；若所述读出模块23从所述第一存储节点读出数据，则读出数据与存储数据同相，即“0”；若所述读出模块23从所述第二存储节点读出数据，则读出数据为存储数据的反相信号，即“1”。也就是说，写位线WBT保持高电平即为写“1”，写位线WBB保持高电平即为写“0”，在此不一一赘述。

本发明的存储单元2读取数据的方法与图1的存储单元1相同，在此不一一赘述。

对图1和本发明的存储单元进行仿真测试，仿真条件pvt设置为：工艺角为tt(typical)，温度25℃，高电平为0.8V，低电平为0V。配置初始状态下，所述第一存储节点XT为低电平，所述第二存储节点XB为高电平。

所述存储单元1的写时序如下：如图1及图3所示，写位线WBT始终保持高电平；写位线WBB在0ns～1ns的时间段内保持高电平，在1ns～1.2ns的时间段内从高电平下拉至低电平，随后保持低电平；写字线WWL在0ns～1ns的时间段内保持低电平，在1ns～1.005ns的时间段内拉至高电平，并在1.005ns～1.3ns的时间段内保持高电平(NMOS管M5及M6导通)，随后再下拉至低电平。由图3可知，当写位线WBB下降到0.25v的时候，数据才被写入，在本测试示例中，存储单元1内部的数据被写翻(原本为低电平的存储节点变为高电平，原本为高电平的存储节点变为低电平)。

所述存储单元2的写时序如下：如图2及图4所示，所述第一写位线WBT始终保持高电平。所述第二写位线WBB在0ns～1ns的时间段内配置为高电平，在1ns～1.2ns的时间段内从高电平下拉至低电平。所述控制信号PR在0.95ns～0.96ns的时间段内从高电平跳变为低电平，并在0.96ns～1ns的时间段内保持低电平，完成所述第一存储节点与所述第二存储节点的平衡，所述第一存储节点XT被平衡至中间态80mV，所述第二存储节点XB被平衡至中间态640mV，随后在1ns～1.005ns的时间段内从低电平跳变到高电平，平衡结束。所述写字线WWLB在0ns～1ns的时间段内保持高电平，在1ns～1.005ns的施加段内从高电平跳变为低电平，并在1.005ns～1.02ns的时间段内保持低电平，所述第三PMOS管P3及所述第四PMOS管P4导通，所述第一存储节点XT处的电压被快速下拉至低电平后慢慢上拉，所述第二存储节点XB的电压被快速上拉至高电平后慢慢下拉；随后在1.02ns～1.025ns的时间段内拉至高电平(所述第三PMOS管P3及所述第四PMOS管P4关断)，并保持在高电平。所述写字线WWLB跳变为高电平后，所述第一存储节点XT迅速下拉至低电平，所述第二存储节点XB迅速上拉至高电平，由图4可知，当所述第二写位线WBB下降到0.7v的时候，数据就被写入(所述第一存储节点XT变为高电平，所述第二存储节点XB变为低电平)，在本测试示例中，存储单元2内部的数据被写翻。因此，本发明节省了下拉的时间和下拉的电压，所述第二写位线WBB无需下拉至低电平(图4为测试波形，实际使用时下拉至差值达到预设值即可)，写周期的功耗大大减小。图5为存储单元1的电流i(vdd)的波形图，图6为存储单元2的电流i(vdd)的波形图，可见，本发明的存储单元2的功耗明显小很多。同时，本发明在写结束后将第一写位线WBT和第二写位线WBB预充至高电平时，可进一步减小功耗。

获取从写位线WBB下降至0.95*0.8＝0.76V(即0.95倍高电平)到第一存储节点XT上升至0.9*0.8＝0.72V(即0.9倍高电平)的时间，记为delay90；获取从写位线WBB下降至0.95*0.8＝0.76V(即0.95倍高电平)到第二存储节点XB下降至0.1*0.8＝0.08V(即0.1倍高电平)的时间，记为delay10；并选取两者中时间较长的一个作为写的时间wrtmrg_bl。如下表一所示，所述存储单元1(bitcell_8t2p)的写时间为143.7ps，本发明的存储单元2(bitcell_10t2p)的写时间是14.45ps，可见，本发明的写速度显著提升。

	delay 90	delay 10	wrtmrg_bl	pvt
					bitcell_8t2p	1.325e-10	1.437-10	1.437-10	tt0p8v25c
bitcell_10t2p	1.445e-11	1.368e-11	1.445e-11	tt0p8v25c

表一

本发明还提供一种存储器，所述存储器包括：由多个所述存储单元2构成的存储阵列；作为示例，其中，同一行各存储单元连接同一写字线WWLB、同一读字线RWL(各读字线预设为高电平信号)及同一控制信号WPR；同一列各存储单元连接同一第一写位线WBT、同一第二写位线WBB及同一读位线。所述存储器还可包括行译码器(提供写字线信号及读字线信号)、列译码器(提供写位线信号)等配合所述存储阵列进行读写操作的电路，在此不一一赘述。本发明的存储器可大大加快写速度，写完后即可读取并进行下一次数据写入，效率高；同时功耗低，适于大规模使用。

本发明还提供一种电子产品，所述电子产品包括：电子器件及所述存储器，所述电子器件与所述存储器连接，所述存储器用于存储所述电子产品中的数据。

综上所述，本发明提供一种存储单元、存储器、电子产品及数据写入方法，存储单元包括：存储模块、下拉模块、平衡模块及读出模块；所述存储模块连接第一写位线及第二写位线，并受控于写字线，用于存储数据；所述下拉模块的一端连接所述存储模块，另一端接地，用于调节所述存储模块的零电位参考点的电压；所述下拉模块与所述存储模块的开关状态相反；所述平衡模块连接于所述存储模块的第一存储节点和所述存储模块的第二存储节点之间，用于在写操作前平衡所述第一存储节点和所述第二存储节点；所述读出模块连接所述第一存储节点或所述第二存储节点，并基于读字线信号将所述存储模块中存储的数据传输至读位线。本发明的存储单元、存储器、电子产品及数据写入方法将第一写位线与第二写位线的电压差配置为预设值，再通过放大实现数据写入，由于第一写位线与第二写位线的差值远小于高电平与低电平之间的差值，可有效加快数据写入的速度，且整个存储单元的功耗也大大降低。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (11)

1.一种存储单元，其特征在于，所述存储单元至少包括：

存储模块、下拉模块、平衡模块及读出模块；

所述存储模块连接第一写位线及第二写位线，并受控于写字线，用于存储数据；

所述下拉模块的一端连接所述存储模块，另一端接地，用于调节所述存储模块的零电位参考点的电压；所述下拉模块与所述存储模块的开关状态相反；

所述平衡模块连接于所述存储模块的第一存储节点和所述存储模块的第二存储节点之间，用于在写操作前平衡所述第一存储节点和所述第二存储节点；

所述读出模块连接所述第一存储节点或所述第二存储节点，并基于读字线信号将所述存储模块中存储的数据传输至读位线。

2.根据权利要求1所述的存储单元，其特征在于：所述存储模块包括：第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第三PMOS管、第四PMOS管；

所述第一PMOS管及所述第二PMOS管的源极连接电源电压，所述第一PMOS管、所述第二PMOS管、所述第一NMOS管及所述第二NMOS管交叉耦合形成锁存结构；所述第一NMOS管及所述第二NMOS管的源极作为所述存储模块的零电位参考点；

所述第三PMOS管的一端连接所述第一存储节点，另一端连接所述第一写位线；所述第四PMOS管的一端连接所述第二存储节点，另一端连接所述第二写位线；所述第三PMOS管及所述第四PMOS管的栅极连接所述写字线。

3.根据权利要求1或2所述的存储单元，其特征在于：所述下拉模块为第三NMOS管，所述第三NMOS管的漏极连接所述存储模块的零电位参考点，源极接地，栅极连接所述写字线。

4.根据权利要求1或2所述的存储单元，其特征在于：所述平衡模块为第五PMOS管，所述第五PMOS管的源漏极分别对应连接所述第一存储节点和所述第二存储节点，栅极连接控制信号。

5.根据权利要求1或2所述的存储单元，其特征在于：所述读出模块包括第四NMOS管及第五NMOS管；所述第四NMOS管的源极接地，漏极连接所述第五NMOS管的源极，栅极连接读字线；所述第五NMOS管的漏极连接所述读位线，栅极连接存储节点。

6.一种存储器，其特征在于，所述存储器至少包括：由多个如权利要求1-5任意一项所述的存储单元构成的存储阵列。

7.一种电子产品，其特征在于，所述电子产品至少包括：电子器件及如权利要求6所述的存储器，所述电子器件与所述存储器连接。

8.一种数据写入方法，基于如权利要求1-5任意一项所述的存储单元实现，其特征在于，所述数据写入方法至少包括：

关断存储模块及读出模块，导通下拉模块及平衡模块，第一存储节点和第二存储节点的电位处于平衡状态；

关断所述平衡模块及所述下拉模块，导通所述存储模块；在所述第一写位线上持续施加高电平信号，在所述第二写位线上施加高电平信号后逐渐下拉；

当所述第一写位线与所述第二写位线上的电压差大于等于预设值时，关断所述存储模块，导通所述下拉模块，所述第一存储节点和所述第二存储节点的电压被放大并写入数据。

9.根据权利要求8所述的数据写入方法，其特征在于：所述预设值不大于100mV。

10.根据权利要求9所述的数据写入方法，其特征在于：所述预设值设置为60mV～70mV。

11.根据权利要求8-10任意一项所述的数据写入方法，其特征在于：所述数据写入方法还包括：在数据写入成功后将所述第一写位线及所述第二写位线预充到高电平的步骤。