CN203276859U

CN203276859U - 一种sram存储器

Info

Publication number: CN203276859U
Application number: CN 201320332576
Authority: CN
Inventors: 刘鑫; 赵发展; 韩郑生
Original assignee: Institute of Microelectronics of CAS
Current assignee: Institute of Microelectronics of CAS
Priority date: 2013-06-08
Filing date: 2013-06-08
Publication date: 2013-11-06
Anticipated expiration: 2023-06-08

Abstract

本实用新型公开了一种SRAM存储器，包括：第一P型MOS管、第二P型MOS管、第一至第八N型MOS管；其中，所述第一P型MOS管、所述第三N型MOS管、所述第二P型MOS管与所述第四N型MOS管构成存储单元；所述第一、第二N型MOS管构成开关电路；所述第五至第八N型MOS管构成独立的读取电路；从而形成在存储单元外完成读取操作，避免了存储单元内的放电通路造成的存储点电位降低，导致静态噪声容限降低，从而维护了SRAM存储器的稳定性。

Description

一种SRAM存储器

技术领域

本实用新型涉及集成电路技术领域，特别涉及一种SRAM存储器。

背景技术

SRAM(Static RAM)，即静态随机存储器，它由晶体管组成。对于晶体管而言，接通代表1，断开表示0，并且状态会保持到接收了一个改变信号为止。这些晶体管不需要刷新，但是外在的噪声干扰可能造成信息损坏。

图1为现有技术的6T(即6个晶体管)结构的SRAM存储单元。其中M5、M6代表两个P型MOS管，M1、M2、M3、M4代表四个N型MOS管。其中，WL表示字线信号，BL表示位线信号，BLB表示位线非信号，Q和NQ表示存储节点。MOS管N3和N4的栅极与字线信号WL连接，漏极分别与位线信号BL、位线非信号NBL连接，源极分别与存储节点Q、QB连接。MOS管M5和M1、M6和M2分别构成反相器，用以锁存存储节点Q与QB的数据。

在读取操作时，两条位线BL和BLB分别充电至Vdd/2，如果左边存储节点Q存储值为1，右边存储节点QB存储值为0，则当读取操作时，WL=1，M5导通，由于Q存储的1，M2晶体管栅电压一直处于开启状态，BLB读取QB中存储的0时，本身被充电至高电平，因此M2和M4形成一个放电通路，QB电压从0上升。如果QB电压上升到一定程度，可以使M1导通，从而下拉Q点电位，整个SRAM内存储数据都会发生翻转。所以说，在读操作时，存储0的节点电压上升至0到Vdd/2之间某一水平，这取决于M2和M4之间的导通电阻。同样，在读取“1”时也存在存储节点电压变化的问题。如图1中，BL和BLB在读取存储数据之前预充电至Vdd/2，若Q=1，QB=0，则M3和M5形成通路，Q点电位处于Vdd/2和Vdd之间某一水平，这取决于M3和M5导通电阻的大小。上述问题主要在于，读写操作不分开，在读取操作时，由于字线信号始终有效，导致存储单元内形成放电通路，进而导致存储点电位降低进而降低了噪声容限，影响了SRAM存储器的稳定性。

实用新型内容

本实用新型所要解决的技术问题是提供一种能够提升静态噪声容限的SRAM存储器，从而提升SRAM存储器的稳定性。

为解决上述技术问题，本实用新型提供了一种SRAM存储器，包括：第一P型MOS管、第二P型MOS管、第一至第八N型MOS管；

所述第一N型MOS管的漏极与写位线非信号WBLB相连，所述第二N型MOS管的漏极与写位线信号WBL相连，所述第一、第二所N型MOS管的栅极均与写字线信号Write_Wordline相连，所述第一N型MOS管的源极与第一存储节点QB相连，所述第二N型MOS管的源极与第二存储节点Q相连；

所述第一P型MOS管的漏极、所述第三N型MOS管的漏极以及所述第五N型MOS管的栅极分别与第一存储节点QB相连；所述第一P型MOS管的栅极、所述第三N型MOS管的栅极以及所述第七N型MOS管的栅极与所述第二存储节点Q相连；所述第一P型MOS管的源极与高电源电平相连；所述第三N型MOS管的源极以及所述第七N型MOS管的源极与低电源电平相连；所述第五N型MOS管的漏极与读字线信号RWL相连；所述第五N型MOS管的源极以及所述第七N型MOS管的漏极与读位线非信号RBLB相连；

所述第二P型MOS管的漏极、所述第四N型MOS管的漏极以及所述第六N型MOS管的栅极分别与第二存储节点Q相连；所述第二P型MOS管的栅极、所述第四N型MOS管的栅极以及所述第八N型MOS管的栅极与所述第一存储节点QB相连；所述第二P型MOS管的源极与高电源电平相连；所述第四N型MOS管的源极以及所述第八N型MOS管的源极与低电源电平相连；所述第六N型MOS管的漏极与读字线信号RWL相连；所述第六N型MOS管的源极以及所述第八N型MOS管的漏极与读位线信号RBL相连。

本实用新型提供的SRAM存储器相较于现有的6T型SRAM存储器通过增加了四个MOS管构成独立的读取电路，避免读取操作对存储点的电位影响，从而避免了读取操作的致使静态噪声容限降低，增强了SRAM存储器的稳定性。

附图说明

图1为现有技术的6T结构SRAM存储器的结构图；

图2为本实用新型实施例提供的SRAM存储器的结构图；

其中，M1-第一N型MOS管，M2-第二N型MOS管，M3-第一P型MOS管，M4-第二P型MOS管,M5-第三N型MOS管，M6-第四N型MOS管，M7-第五N型MOS管，M8-第六N型MOS管，M9-第七N型MOS管，M10-第八N型MOS管。

具体实施方式

参见图2，本实用新型实施例提供的一种10T结构的SRAM存储器，包括：第一P型MOS管、第二P型MOS管、第一至第八N型MOS管；

第一N型MOS管M1的漏极与写位线非信号WBLB相连，第二N型MOS管M2的漏极与写位线信号WBL相连，第一N型MOS管M以及第二所N型MOS管M2的栅极均与写字线信号Write_Wordline相连，第一N型MOS管M1的源极与第一存储节点QB相连，第二N型MOS管M2的源极与第二存储节点Q相连；

第一P型MOS管M3的漏极、第三N型MOS管M5的漏极以及第五N型MOS管M7的栅极分别与第一存储节点QB相连；第一P型MOS管M3的栅极、第三N型MOS管M5的栅极以及第七N型MOS管M9的栅极与第二存储节点Q相连；第一P型MOS管M3的源极与高电源电平相连；第三N型MOS管M5的源极以及第七N型MOS管M9的源极与低电源电平相连；第五N型MOS管M7的漏极与读字线RWL信号相连；第五N型MOS管M7的源极以及第七N型MOS管M9的漏极与读位线非信号RBLB相连；

第二P型MOS管M4的漏极、第四N型MOS管M6的漏极以及第六N型MOS管M8的栅极分别与第二存储节点Q相连；第二P型MOS管M4的栅极、第四N型MOS管M6的栅极以及第八N型MOS管M10的栅极与第一存储节点QB相连；第二P型MOS管M4的源极与高电源电平相连；第四N型MOS管M6的源极以及第八N型MOS管M10的源极与低电源电平相连；第六N型MOS管M8的漏极与读字线RWL信号相连；第六N型MOS管M8的源极以及第八N型MOS管M10的漏极与读位线RBL信号相连。

现通过本实施例提供的SRAM存储器读取数据“1”和“0”来描述读取流程。

本实施例提供的SRAM存储器的写电路与读取电路相互独立；写字线Write_wordline控制写操作，其为高电平时，数据通过写位线WBLB和WBL写入存储节点QB和Q。

读字线RWL控制读操作，若QB=1，Q=0；则读电路中第五N型MOS管M7导通，第七N型MOS管M9关断，RBLB输出高电平；读取电路中第六N型MOS管M8关断，第八N型MOS管M10导通，读位线信号RBL输出低电平；若QB=0，则Q=0;第五N型MOS管M7关断，第七N型MOS管M9导通，读位线非信号RBLB输出低电平；读取电路中第六N型MOS管M8导通，第八N型MOS管M10关断，读位线信号RBL输出高电平。

在上述过程中，因为读取操作时写字线信号Write_wordline失效，当QB=1时，第四N型MOS管M6关断，Q点电位不会发生变化，就不可能导通第三N型MOS管M5，QB点的电位就不会变化，进而发生翻转，过程中静态噪声容限不会降低，从而维持了SRAM存储器的稳定性。相应的，当QB=0时，Q点的电位也不会变化，静态噪声容限也不会降低，从而始终维持SRAM存储器的稳定性。

进一步地，整个电路中，第五至第八N型MOS管只有在读操作时导通，从而降低功耗和泄漏电流。

本实用新型通过在6T结构的基础上增加四个MOS管形成独立的读取电路，只在读取操作时导通一方面降低了功耗与漏电流；另一方面，将读写操作分开，从而避免了读取操作时，写字线信号对存储单元的影响，从根本上解决了背景技术中介绍的由于存储单元内部存在放电通路导致存储点电位变化甚至翻转的问题。

最后所应说明的是，以上具体实施方式仅用以说明本实用新型的技术方案而非限制，尽管参照实例对本实用新型进行了详细说明，本领域的普通技术人员应当理解，可以对本实用新型的技术方案进行修改或者等同替换，而不脱离本实用新型技术方案的精神和范围，其均应涵盖在本实用新型的权利要求范围当中。

Claims

1.一种SRAM存储器，其特征在于，包括：第一P型MOS管、第二P型MOS管、第一至第八N型MOS管；

所述第一N型MOS管的漏极与写位线非信号相连，所述第二N型MOS管的漏极与写位线信号相连，所述第一、第二所N型MOS管的栅极均与写字线信号相连，所述第一N型MOS管的源极与第一存储节点相连，所述第二N型MOS管的源极与第二存储节点相连；

所述第一P型MOS管的漏极、所述第三N型MOS管的漏极以及所述第五N型MOS管的栅极分别与所述第一存储节点相连；所述第一P型MOS管的栅极、所述第三N型MOS管的栅极以及所述第七N型MOS管的栅极与所述第二存储节点相连；所述第一P型MOS管的源极与高电源电平相连；所述第三N型MOS管的源极以及所述第七N型MOS管的源极与低电源电平相连；所述第五N型MOS管的漏极与读字线信号相连；所述第五N型MOS管的源极以及所述第七N型MOS管的漏极与读位线非信号相连；

所述第二P型MOS管的漏极、所述第四N型MOS管的漏极以及所述第六N型MOS管的栅极分别与所述第二存储节点相连；所述第二P型MOS管的栅极、所述第四N型MOS管的栅极以及所述第八N型MOS管的栅极与所述第一存储节点相连；所述第二P型MOS管的源极与所述高电源电平相连；所述第四N型MOS管的源极以及所述第八N型MOS管的源极与所述低电源电平相连；所述第六N型MOS管的漏极与所述读字线信号RWL相连；所述第六N型MOS管的源极以及所述第八N型MOS管的漏极与读位线信号相连。