CN104575588A - 双胞胎存储单元 - Google Patents
双胞胎存储单元 Download PDFInfo
- Publication number
- CN104575588A CN104575588A CN201410743411.XA CN201410743411A CN104575588A CN 104575588 A CN104575588 A CN 104575588A CN 201410743411 A CN201410743411 A CN 201410743411A CN 104575588 A CN104575588 A CN 104575588A
- Authority
- CN
- China
- Prior art keywords
- word line
- storage unit
- phase inverter
- storage
- pair
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明属于集成电路存储器技术领域，具体为一种双胞胎存储单元。其单元电路包括一对结构完全相同的非对称的6管存储单元和一个共享的读晶体管；这对6管存储单元拥有不同的字线，共享一对位线和一个虚拟地结点；每个6管存储单元包含一对交叉耦合的反相器和两个传输NMOS管。保持状态下，所有字线WL与写字线WWL为低，读字线RWL为高，位线对BL和BLB为高；当进行写操作时，一个6管存储单元的字线WL与写字线WWL开启，读字线RWL保持为高，数据从位线BL和BLB写入存储单元；进行读操作时，一个6管存储单元的字线WL为高，写字线WWL和读字线RWL为低，数据通过动态的方式读出到位线BL上。本发明具有较高的读、写稳定性，并能在亚阈值电压下工作。
Description
技术领域
本发明属于集成电路技术领域，具体涉及一种静态随机存储器(Static Random Access Memory, SRAM)单元。
背景技术
存储器作为芯片的重要组成部分，通常占有芯片的大部分面积，主导着芯片的主要性能和功耗，尤其是随着工艺技术的进步，其所占的比例越来越大。虽然先进的工艺技术给存储器带来了密度和性能的提升，但同时也导致了更大的功耗消耗，尤其是静态功耗。因此，降低功耗成为存储器设计的首要问题。特别是对于那些靠电池进行工作的电子产品，如医疗器件，无线传感器，手机，手提电脑等便携式器件，它们对功耗消耗有着严格的约束，更为迫切需要低功耗的存储器。
降低电源电压是减少功耗消耗最直接且最有效的方法，因为动态功耗与电源电压VDD的平方成正比，而漏电流功耗则与VDD成指数关系。传统的6管(6 Transistors, 6T)SRAM，由于其存储单元内部读、写约束的存在，使得它很难在低于0.7伏的电压下工作。 因此，设计都们采用各种读、写辅助电路来提高6TSRAM的最小工作电压(Vmin)。例如，作者H. Pilo于2006年在会议“Symposium on VLSI Technology”中发表“An SRAM design in 65-nm and 45-nm technology nodes featuring read and write-assist circuits to expand operating voltage”，提出了一种虚拟单元地的方法来降低SRAM的最小操作电压。作者Y. H. Chen于2008年在会议“Symposium on VLSI Technology”中发表“A 0.6-V 45-nm adaptive dual-rail SRAM compiler circuit design for lower VDDmin VLSIs”，提出了一种自适应的双轨电压策略，使得6TSRAM的最小工作电压降至0.6V。作者O. Hirabayashi于2009年在“IEEE International Solid-State Circuits Conference (ISSCC)”会议上发表“process-variation-tolerant dual-power-supply SRAM with 0.179-mm2 cell in 40-nm CMOS using level-programmable wordline driver”，提出了一种自举或自降字线电压策略，使得6TSRAM更易适合低压下工作。作者S. Mukhopadhyay于2011年在杂志“Transaction on VLSI”中发表“SRAM write-ability improvement with transient negative bitline voltage”，提出了一种负位线电压辅助方法，有效的改善了6TSRAM的最小工作电压。但是，无论采用何种读、写辅助电路都无法将6TSRAM的最小工作电压降至亚阈值电压下。尤其在更为先进的工艺中，工艺偏差和器件参数的不匹配更为严重，这使得6T SRAM的最小工作电压进一步降级。
所以，设计者们更为偏向采用先进的存储单元结构来进行低功耗的SRAM设计。
发明内容
本发明的目的在于提供一种能够在亚阈值电压下工作的双胞胎存储单元。
本发明提供的双胞胎存储单元，包括：
一对结构完全相同的非对称6管存储单元。第一个非对称6管存储单元由一对反相器和两个传输NMOS管组成。其中，反相器1与反相器2首尾相连，构成第一对存储核心，而反相器1的输入与输出则作为第一对存储核心的两个存储结点(即存储结点1与存储结点2)。并且反相器1的电源、地分别与全局电源和全局地相连，而反相器2的电源、地则分别与全局电源和虚拟地结点相连。第一个传输管的源极与存储结点1相连，漏极与位线BL相连，而栅极则与第一条字线WL0相连。第二个传输管的源极与存储结点2相连，漏极与互补位线BLB相连，而栅极则与第一条写字线WWL0相连。第二个非对称6管存储单元同样也由一对反相器和两个传输NMOS管组成。其中，反相器3与反相器4首尾相连，构成第二对存储核心，而反相器3的输入与输出则作为第二对存储核心的两个存储结点(即存储结点3与存储结点4)。并且反相器3的电源、地分别与全局电源和全局地相连，而反相器4的电源、地则分别与全局电源和虚拟地结点相连。第三个传输管的源极与存储结点3相连，漏极与位线BL相连，而栅极则与第二条字线WL1相连。第四个传输管的源极与存储结点4相连，漏极与互补位线BLB相连，而栅极则与第二条写字线WWL1相连。
一个共享的读NMOS管。其中，读晶体管的漏极与虚拟地结点相连，源极与全局地相连，而栅极则与共享读字线RWL相连。
本发明中，存储单元有2对存储结点，每个非对称的6管存储单元都有各自的全局字线WL和写字线WWL，并且它们共享一对互补的位线BL和BLB，一个读NMOS管及一条读字线；当存储单元进行读、写操作时，只有一对存储结点的数据被读、写。
本发明中，当存储单元处于保持状态时，所有的全局字线WL与写字线WWL处于低电平，而共享读字线RWL、位线BL和BLB则处于高电平。
本发明中，当存储单元进行写操作时，其中一个非对称的6管存储单元的字线WL与写字线WWL跳变为高电平，读字线RWL则保持为高电平，数据从位线BL和BLB写入这对存储结点。
本发明中，当存储单元进行读操作时，其中一个非对称的6管存储单元的字线WL跳变为高电平，写字线WWL保持为低电平，而读字线RWL则跳变为低电平，数据通过第一传输管和第一反相器，或第三传输管和第三反相器，将数据读取到位线BL上。
本发明具有较高的读、写稳定性，拥有很小的面积，并且能在亚阈值电压下工作。
附图说明
图1是本发明的电路结构示意图。
图2是本发明读“0”电路操作示意图。
图3是本发明读“1”电路操作示意图。
图4是本发明版图结构示意图。
图5是本发明阵列版图结构示意图。
具体实施方式
本发明描述了一种能够在亚阈值电压下工作的双胞胎存储单元，以下阐述本发明的设计思想及实例。
图1所示为本发明实现的双胞胎存储单元电路结构。它总共由三部分组成，两个结构相同的非对称6管存储单元210、220，和一个读辅助管230。其中第一个非对称6管存储单元210由一对反相器240、250，及两个传输NMOS管216和217组成。其中，反相器240与反相器250首尾相连，构成第一对存储核心，结点211A与211B为存储单元的第一对存储结点。并且反相器240的电源、地分别与全局电源和全局地相连，而反相器250的电源、地则分别与全局电源和虚拟地结点231相连。传输管216的源极与存储结点211A相连，漏极与位线BL相连，而栅极则与第一条字线WL0相连。传输管217的源极与存储结点211B相连，漏极与互补位线BLB相连，而栅极则与第一条写字线WWL0相连。第二个非对称6管存储单元220同样也由一对反相器260、270，和两个传输NMOS管226、227组成。其中，反相器260与反相器270首尾相连，构成第二对存储核心，而结点221A、221B为存储单元的第二对存储结点。并且反相器260的电源、地分别与全局电源和全局地相连，而反相器270的电源、地则分别与全局电源和虚拟地结点231相连。传输管226的源极与存储结点221A相连，漏极与位线BL相连，而栅极则与第二条字线WL1相连。传输管227的源极与存储结点221B相连，漏极与互补位线BLB相连，而栅极则与第二条写字线WWL1相连。
而读辅助管230为两个非对称6管存储单元210、220所共享，其中，读晶体管的漏极与虚拟地结点231相连，源极与全局地相连，而栅极则与共享读字线RWL相连。
本发明有2对存储结点，每个非对称的6管存储单元都有各自的全局字线WL和写字线WWL，并且它们共享一对互补的位线BL和BLB，一个读NMOS管及一条读字线。当存储单元进行读、写操作时，只有一对存储结点的数据被读、写。
当存储单元处于保持状态时，所有的全局字线WL与写字线WWL处于低电平，而共享读字线RWL、位线BL和BLB则处于高电平。当存储单元进行写操作时，其中一个6管非对称存储单元的全局字线WL与写字线WWL开启，数据从位线BL和BLB写入存储结点，这种差分的写操作方式与传统6管存储单元完全一样，具有比较高的写噪声容限，并且两个非对称的6管存储单元的写操作相互独立。但本发明的读操作方式与传统的存储单元却完全不一样。
图2表示本发明的存储单元读“0”的电路操作。此图以非对称6管存储单元210读“0”为例，同样的方式也适合另一非对称6管存储单元220。此时，220处于保持状态，全局字线WL0跳变为高，而全局读字线RWL跳变为“0”，写字线WWL0保持为“0”，同时，存储结点211A与211B分别为“0” 和“1”，位线BL被预充为高电平。当读操作进行时，BL被悬空，数据通过NMOS管216与213传输到位线BL上。由于210与220共享读辅助管，所以在读操作时，它们的数据之间有相互作用，但是，这种相互作用是可以忽略的。
正常情况下，由于NMOS管215被关断，无论220存的是什么数据都不会影响210的读操作。当受到工艺变化的影响比较大时，存储结点211A的电压在读操“0”时可能达到NMOS管215的阈值电压，此时，215被开启，但由于读辅助管230是关断的，切断了存储结点211B对地的通路。而此时，211B会受到存储结点221B的影响。若此时，220存的数据为“0”，即221A=“0”， 221B=“1”则NMOS管225关断，220无法影响到210的读操作。若此时，220存的数据为“1”，即221A=“1”， 221B=“0”则NMOS管225开启，结点211B与结点相连221B，但由于对地通路已被读辅助管230关断，且两个串联的NMOS管具有非常弱的传“1”特性，所以结点211B的电压只有很小的下降，结点221B的电压只有很小的抬升，当读操作完成，读辅助管开启，存储结点的电平重新回到原来的状态。因此，两个非对称6管存储单元之间的相互作用对读“0”的影响几乎可以忽略不计。
图3表示本发明的存储单元读“1”的电路操作。此图同样以非对称6管存储单元210读“0”为例，同样的方式也适合另一非对称6管存储单元220。此时，存储结点211A与211B分别处于“1” 和“0”，NMOS管215处于完全打开状态。若此时，220存的数据为“0”，即221A=“0”， 221B=“1”则NMOS管225关断，220同样无法影响到210的读操作。若此时，220存的数据为“1”，即221A=“1”， 221B=“0”则NMOS管225开启，结点211B与结点等电平，同样也无法影响到210的读操作。所以，本发明能够有效的执行读、写操作，并且这种差分的写操作和单端的读操作能够在亚阈值电压下进行。
图4表示本发明的存储单元版图结构。两个非对称6管存储单元的版图结构与传统6管存储单元的一模一样，只是传输NMOS管的栅极所接字线不同，并且两个反相器250、270共享的有源区为虚拟地结点。读辅助管被折叠成两个关联的NMOS管放在非对称6管存储单元220旁边，形成一个“L”形版图。
图5表示本发明的阵列版图结构。将两个双胞胎存储单元版图进行结合，其中一个双胞胎存储版图进行270度旋转，形成一个倒转的“L”形，与另一个“L”形的双胞胎存储版图镜像对称。则两个双胞胎存储单元版图能够完美的合并在一起。因此，本发明的阵列版图具有非常高的面积有效性，通常本发明阵列面积只比传统6管存储单元(β=3)阵列面积大3%-10%。
Claims (5)
1. 一个双胞胎存储单元，其特征包括：一对结构完全相同的非对称6管存储单元和一个共享的读NMOS管；其中：
所述一对非对称6管存储单元中，第一个非对称6管存储单元由一对反相器和两个传输NMOS管组成；其中，第一反相器与第二反相器首尾相连，构成第一对存储核心，第一反相器的输入与输出作为第一对存储核心的两个存储结点，即第一存储结点与第二存储结点；并且第一反相器的电源、地分别与全局电源和全局地相连，第二反相器的电源、地分别与全局电源和虚拟地结点相连；第一个传输管的源极与第一存储结点相连，漏极与位线BL相连，栅极与第一条字线WL0相连；第二个传输管的源极与第二存储结点相连，漏极与互补位线BLB相连，栅极与第一条写字线WWL0相连；第二个非对称6管存储单元同样也由一对反相器和两个传输NMOS管组成；其中，第三反相器与第四反相器首尾相连，构成第二对存储核心，第三反相器的输入与输出作为第二对存储核心的两个存储结点，即第三存储结点与第四存储结点；并且第三反相器的电源、地分别与全局电源和全局地相连，第四反相器的电源、地分别与全局电源和虚拟地结点相连；第三个传输管的源极与第三存储结点相连，漏极与位线BL相连，栅极与第二条字线WL1相连；第四个传输管的源极与第四存储结点相连，漏极与互补位线BLB相连，栅极与第二条写字线WWL1相连；
所述共享的读NMOS管，其漏极与虚拟地结点相连，源极与全局地相连，栅极与共享读字线RWL相连。
2. 根据权利要求1所述的双胞胎存储单元，其特征在于：存储单元有2对存储结点，每个非对称的6管存储单元都有各自的全局字线WL和写字线WWL，并且它们共享一对互补的位线BL和BLB，一个读NMOS管及一条读字线；当存储单元进行读、写操作时，只有一对存储结点的数据被读、写。
3. 根据权利要求2所述的双胞胎存储单元，其特征在于：当存储单元处于保持状态时，所有的全局字线WL与写字线WWL处于低电平，而共享读字线RWL、位线BL和BLB则处于高电平。
4. 根据权利要求2所述的双胞胎存储单元，其特征在于：当存储单元进行写操作时，其中一个非对称的6管存储单元的字线WL与写字线WWL跳变为高电平，读字线RWL则保持为高电平，数据从位线BL和BLB写入这对存储结点。
5. 根据权利要求2所述的双胞胎存储单元，其特征在于：当存储单元进行读操作时，其中一个非对称的6管存储单元的字线WL跳变为高电平，写字线WWL保持为低电平，而读字线RWL则跳变为低电平，数据通过第一传输管和第一反相器，或第三传输管和第三反相器，将数据读取到位线BL上。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410743411.XA CN104575588B (zh) | 2014-12-09 | 2014-12-09 | 双胞胎存储单元 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410743411.XA CN104575588B (zh) | 2014-12-09 | 2014-12-09 | 双胞胎存储单元 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104575588A true CN104575588A (zh) | 2015-04-29 |
| CN104575588B CN104575588B (zh) | 2017-07-28 |
Family
ID=53091468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410743411.XA Active CN104575588B (zh) | 2014-12-09 | 2014-12-09 | 双胞胎存储单元 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104575588B (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107017873A (zh) * | 2015-12-31 | 2017-08-04 | 台湾积体电路制造股份有限公司 | 数字电路结构 |
| CN108597552A (zh) * | 2018-05-09 | 2018-09-28 | 电子科技大学 | 基于共享传输管的高稳定sram存储单元电路 |
| CN112185447A (zh) * | 2020-09-29 | 2021-01-05 | 中科院微电子研究所南京智能技术研究院 | 一种8管双分裂控制存储单元、存储阵列及存内计算装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130314977A1 (en) * | 2012-05-22 | 2013-11-28 | Jinn-Shyan Wang | Memory circuit properly workable under low working voltage |
| CN103578530A (zh) * | 2013-10-21 | 2014-02-12 | 复旦大学 | 一种支持列选功能的亚阈值存储单元 |
| CN103578529A (zh) * | 2013-10-21 | 2014-02-12 | 复旦大学 | 一种根据写数据改变电源供电的亚阈值存储单元 |
-
2014
- 2014-12-09 CN CN201410743411.XA patent/CN104575588B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130314977A1 (en) * | 2012-05-22 | 2013-11-28 | Jinn-Shyan Wang | Memory circuit properly workable under low working voltage |
| CN103578530A (zh) * | 2013-10-21 | 2014-02-12 | 复旦大学 | 一种支持列选功能的亚阈值存储单元 |
| CN103578529A (zh) * | 2013-10-21 | 2014-02-12 | 复旦大学 | 一种根据写数据改变电源供电的亚阈值存储单元 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107017873A (zh) * | 2015-12-31 | 2017-08-04 | 台湾积体电路制造股份有限公司 | 数字电路结构 |
| CN107017873B (zh) * | 2015-12-31 | 2021-09-03 | 台湾积体电路制造股份有限公司 | 数字电路结构 |
| CN108597552A (zh) * | 2018-05-09 | 2018-09-28 | 电子科技大学 | 基于共享传输管的高稳定sram存储单元电路 |
| CN108597552B (zh) * | 2018-05-09 | 2021-07-02 | 电子科技大学 | 基于共享传输管的高稳定sram存储单元电路 |
| CN112185447A (zh) * | 2020-09-29 | 2021-01-05 | 中科院微电子研究所南京智能技术研究院 | 一种8管双分裂控制存储单元、存储阵列及存内计算装置 |
| CN112185447B (zh) * | 2020-09-29 | 2023-08-01 | 中科南京智能技术研究院 | 一种8管双分裂控制存储单元、存储阵列及存内计算装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104575588B (zh) | 2017-07-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101677016B (zh) | 一种双端口静态随机存取存储器单元 | |
| CN103077741B (zh) | 一种低电压工作的sram的存储单元电路 | |
| CN103578529B (zh) | 一种根据写数据改变电源供电的亚阈值存储单元 | |
| CN107240416B (zh) | 一种亚阈值sram存储单元电路 | |
| CN103971733B (zh) | 低功耗sram单元电路结构 | |
| EP3138101B1 (en) | Transistor gain cell with feedback | |
| CN102385916A (zh) | 一种具有读写分离的双端口sram单元6t结构 | |
| CN102157195B (zh) | 低电压静态随机存储器单元、存储器和写操作方法 | |
| Gavaskar et al. | Design of efficient low power stable 4-bit memory cell | |
| CN102290097B (zh) | 一种sram存储器 | |
| CN104575588B (zh) | 双胞胎存储单元 | |
| CN204102573U (zh) | 一种同时提高读噪声容限和写裕度的新型12管sram单元电路 | |
| CN104409094B (zh) | 亚阈值6管存储单元 | |
| Mohammed et al. | A disturb free read port 8T SRAM bitcell circuit design with virtual ground scheme | |
| CN109920459B (zh) | 一种完全非对称的亚阈值单端9管存储单元 | |
| CN101840728B (zh) | 一种双端sram单元 | |
| CN103578530A (zh) | 一种支持列选功能的亚阈值存储单元 | |
| CN109903796B (zh) | 采用p-p-n与p-n-n混合结构的10管存储单元 | |
| Pal et al. | A single ended write double ended read decoupled 8-T SRAM cell with improved read stability and writability | |
| Kumar et al. | DESIGN OF HIGH SPEEDAND LOW POWER 4T SRAM CELL | |
| Madan et al. | Comparative analysis of SRAM cells in sub-threshold region in 65nm | |
| TWI441178B (zh) | 雙埠靜態隨機存取記憶體 | |
| Kumar et al. | A 0.5 V VMIN 6T SRAM in 28nm UTBB FDSOI technology using compensated WLUD scheme with zero performance loss | |
| TWI451412B (zh) | 具靜態雜訊邊際提昇之雙埠靜態隨機存取記憶體 | |
| CN203276859U (zh) | 一种sram存储器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| EXSB | Decision made by sipo to initiate substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |