CN104409095B - 具有位交叉功能的8管存储子阵列结构 - Google Patents
具有位交叉功能的8管存储子阵列结构 Download PDFInfo
- Publication number
- CN104409095B CN104409095B CN201410742898.XA CN201410742898A CN104409095B CN 104409095 B CN104409095 B CN 104409095B CN 201410742898 A CN201410742898 A CN 201410742898A CN 104409095 B CN104409095 B CN 104409095B
- Authority
- CN
- China
- Prior art keywords
- bit line
- pipe
- shared
- column selection
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Landscapes
- Static Random-Access Memory (AREA)
Abstract
本发明属于集成电路存储器技术领域,具体为一种具有位交叉功能的8管存储子阵列结构。其单元结构包括一个由传统的单端8管存储单元组成的mx1子阵列、一对分别受全局列选位线WBL及其互补位线WBLB控制的PMOS电源共享管和一对分别受全局列选位线WBL及其互补位线WBLB控制的NMOS放电共享管。本发明还包括由n列的mx1子阵列组成的 8管存阵列,当阵列中某一个存储单元进行写操作时,其所在列的其中一条列选位线跳变为高电平,则由这条列选位线控制的PMOS电源共享管关断,而控制的NMOS放电共享管打开,数据通过局部位线和放电共享管形成的对地通路将数据写入8管存储单元。本发明既支持位交叉功能,又能消除半选择破坏。
Description
技术领域
本发明属于集成电路存储器技术领域,具体涉及一种寄存器文件(RegisterFile)及静态随机存储器(Static Random Access Memory, SRAM)阵列结构。
背景技术
随着工艺技术的继续发展,晶体管尺寸越来越小,芯片的密度和面积也越来越大,但是随之而来的是工艺偏差和器件参数不匹配越来越严重,芯片的功耗也越来越大。逻辑电路和存储器都易受到工艺偏差和器件参数不匹配的影响,尤其对于存储器来说,此影响更为严重。
传统存储器的阵列核心都是6管存储单元,为了实现芯片的高密度,6管存储单元通常都采用最小晶体管尺寸,这使得它比逻辑电路更容易受到工艺变化带来的干扰。再者,由于其本身的读、写约束的存在,使得它读、写稳定性越来越差,这同样也限制了它不能在比较低的电压下工作。换句话说,随着工艺尺寸的变小,6管SRAM慢慢的不再适合用于高稳定性及低功耗的场合。
随着6管SRAM退居这些场合,单端的8管存储单元开始进入大家的视野。这种8管存储单元在6管存储单元的基础上增加了两个堆叠的读NMOS管,并且将读、写字线和位线分开,使得它的读、写约束分开。如此,它的读、写操作各自独立,可以各自优化,使得它有很高的读、写稳定性,并且能够在低电压下工作,同时拥有比较小的漏电流和较快的读速度。但是,由于它是采用单端的动态读操作方式,需要局部动态读出电路和全局动态读出电路将数据输出,这使得它的面积有效性非常低,并且具有非常大的动态功耗。
因此,设计者们采用了很多方法来提高8管SRAM的面积有效性和降低它的动态功耗。例如,作者Masood Qazi于2011年在在杂志JSSC(IEEE Journal of Solid-StateCircuits)中发表“A 512kb 8T SRAM Macro Operating Down to 0.57V With an AC-Coupled Sense Amplifier and Embedded Data-Retention-Voltage Sensor in 45 nmSOI CMOS”,提出一种AC耦合单端敏感放大器的方法将8管SRAM的数据读出,提高了整个阵列的面积有效性。作者,B. Calhoun于2006年在会议会议ISSCC(IEEE Int. Solid-StateCircuits Conf.)Digital Technical Papers中发表“A 256-kb sub-threshold SRAM in65nm CMOS”,提出了一种基于8管存储单元的10管SRAM,有效的改善了8管单元的位线漏电流问题,降低了整个SRAM的功耗。
但是,这些方法虽然改善了8管SRAM的密度或功耗问题,但是它们没有根本上解决8管SRAM的问题。提高面积有效性和降低功耗最有效的方法之一就是采用列选结构,也称位交叉结构。这种列选结构能够使得一位的数据分成多列,减小每条位线的负载电容,并且相邻列能够共享有源区,字线和位线,数据每次读、写操作只作用于其中一列,这大大提高了阵列的面积有效性和降低了读、写功耗。同时位交叉功能配合单位的纠错码能够有效的抵抗单粒子反转。由于8管存储的差分写,单端读的操作方式,使得它不能采用列选结构,因此,在一些高密度的SRAM中,8管存储单元无法得到应用。本发明提出一种支持位交叉的8管存储单元子阵列结构,有效的解决了8管存储单元无法支持列选结构的缺点。
发明内容
本发明的目的在于提供一种支持位交叉功能的8管存储单元子阵列结构。
本发明提供的支持位交叉功能的8管存储单元子阵列结构,其单元结构包括:
一个由传统的单端8管存储单元组成的mx1子阵列,一对PMOS电源共享管,和一对NMOS放电共享管。其中:
mx1子阵列中所有8管存储单元的两个电源结点都分别与虚拟电源结点CVDD1及CVDD2相连,并且所有存储单元共享一对局部写位线LBL和LBLB,及一条读位线RBL,各个存储单元拥有自己独立的写字线WWL及读字线RWL;
第一个PMOS电源共享管的栅极与全局列选位线WBLB相连,漏极与mx1子阵列的虚拟电源结点CVDD1相接,而源极与全局电源VDD相连;第二个PMOS电源共享管的栅极与全局列选位线WBL相连,漏极与mx1子阵列的虚拟电源结点CVDD2相接,而源极同样与全局电源VDD相连;第一个NMOS放电共享管的栅极与全局列选位线WBLB相连,漏极与局部写位线LBL相连,而源极与全局地相连;第二个NMOS放电共享管的栅极与全局列选位线WBL相连,漏极与局部写位线LBLB相连,而源极同样与全局地相连。
当存储子阵列处于静止状态时,全局列选位线WBL和WBLB都为“0”,第一个NMOS放电共享管M1和第二个NMOS放电共享管M2关断,第一个PMOS电源共享管M3和第二个PMOS电源共享管M4开启,子阵列进行数据保持。
当子阵列中的某个存储单元进行写“0”操作时,相应的写字线WWL开启,同时全局列选位线WBLB开启,而WBL关闭,则第一个PMOS电源共享管关断,而第一个NMOS放电共享管打开,则存储单元的第一个传输的NMOS管、局部写位线LBL及第一个NMOS放电共享管形成对地通路。由于存储单元电源供电被第一个PMOS电源共享管关断,所以第一个存储结点的数据被快速拉至“0”,对应的第二个存储结点被充电至“1”,再通过交叉耦合的反馈环保持数据。
当子阵列中的某个存储单元进行写“1”操作时,相应的写字线WWL开启,同时全局列选位线WBL开启,而WBLB关闭,则第二个PMOS电源共享管关断,而第二个NMOS放电共享管打开,则存储单元的第二个传输的NMOS管、局部写位线LBLB及第二个NMOS放电共享管形成对地通路。由于存储单元电源供电被第二个PMOS电源共享管关断,所以第二个存储结点的数据被快速拉至“0”,对应的第一个存储结点被充电至“1”,再通过交叉耦合的反馈环保持数据。
本发明还包括由n列上述8管存储单元子阵列结构构成的mxn的存储阵列。当阵列中某一个存储单元进行写操作时,其所在列的其中一条列选位线(WBL或WBLB)跳变为高电平,则由这条列选位线控制的PMOS电源共享管关断,而控制的NMOS放电共享管打开,数据通过局部位线和放电共享管形成的对地通路将数据写入8管存储单元。由于此时,所选列的存储单元电源被关断,所以由存储单元的传输NMOS管与放电共享管组成的下拉路径能快速的将数据写入。同时,对于所写存储单元同一列上的未选择单元,它的写字线WWL未开启,所以它们存储的数据未受到写操作的影响。而对于所写存储单元同一行上的未选择单元,它的全局列选位线皆未开启,所以它们存储的数据同样未受到写操作的影响。所以,由本发明组成的存储阵列既支持了位交叉功能,同时又消除了半选择破坏。本发明给8管存储单元阵列提供了一种支持位交叉功能的阵列结构,并且提高了它的写噪声容限。
附图说明
图1是本发明的电路结构示意图。
图2是本发明写“0”操作时的电路操作示意图。
图3是本发明写“1”操作时的电路操作示意图。
图4是本发明组成的mxn的存储阵列结构示意图。
具体实施方式
本发明描述了一种支持位交叉功能的8管存储单元子阵列结构,以下阐述本发明的设计思想及实例。
图1所示为本发明实现的支持位交叉功能的8管存储单元子阵列电路结构。存储子阵列的核心有mx1 个8管存储单元构成,外加一对PMOS电源共享管,和一对NMOS放电共享管。其中,mx1子阵列中所有8管存储单元的两个电源结点都分别与虚拟电源结点CVDD1及CVDD2相连,并且所有存储单元共享一对局部写位线LBL和LBLB,及一条读位线RBL,各个存储单元拥有自己独立的写字线WWL及读字线RWL。第一个PMOS电源共享管M3的栅极与全局列选位线WBLB相连,漏极与子阵列的虚拟电源结点CVDD1相接,而源极与全局电源VDD相连;第二个PMOS电源共享管M4的栅极与全局列选位线WBL相连,漏极与子阵列的虚拟电源结点CVDD2相接,而源极同样与全局电源VDD相连;第一个NMOS放电共享管M1的栅极与全局列选位线WBLB相连,漏极与局部写位线LBL相连,而源极与全局地相连;第二个NMOS放电共享管M2的栅极与全局列选位线WBL相连,漏极与局部写位线LBLB相连,而源极同样与全局地相连。
图2表示本发明写“0”操作时的电路操作。存储阵列静止状态时,全局列选位线WBL和WBLB都为“0”,M1和M2关断,M3和M4开启,子阵列进行数据保持。当子阵列中的某个存储单元(图以第一个存储单元为例)进行写“0”操作时,相应的写字线WWL开启,同时全局列选位线WBLB开启,而WBL关闭,则第一个PMOS电源共享管M3关断,而第一个NMOS放电共享管M1打开,则存储单元内的第一个传输的NMOS管、局部写位线LBL及第一个NMOS放电共享管M1形成结点Q对地通路。由于存储单元电源供电被第一个PMOS电源共享管M3关断,所以所写存储单元的结点Q被快速拉至“0”,对应的存储结点QB被充电至“1”,再通过交叉耦合的反馈环保持数据。
图3表示本发明写“1”操作时的电路操作。当子阵列中的某个存储单元(图以第一个存储单元为例)进行写“1”操作时,相应的写字线WWL开启,同时全局列选位线WBL开启,而WBLB关闭,则第二个PMOS电源共享管M4关断,而第二个NMOS放电共享管M2打开,则存储单元的第二个传输的NMOS管、局部写位线LBLB及第二个NMOS放电共享管M2形成结点QB对地通路。由于存储单元电源供电被第二个PMOS电源共享管M4关断,所以第二个存储结点QB的数据被快速拉至“0”,对应的存储结点Q被充电至“1”,再通过交叉耦合的反馈环保持数据。
图4表示本发明组成的mxn的8管存储阵列。当存储阵列的某个存储单元(图中以1x1这个存储单元为例)进行写操作时,对于同一列上的未选择单元,它们的写字线WWL未开启,所以它们存储的数据未受到写操作的影响。而对于同一行上的未选择单元,它的全局列选位线皆未开启,所以它们存储的数据同样未受到写操作的影响。所以,由本发明组成的存储阵列既支持了位交叉功能,同时又消除了半选择破坏。
Claims (5)
1.一种支持位交叉功能的8管存储单元子阵列结构,其特征在于其单元结构包括:一个由单端8管存储单元组成的mx1子阵列,一对PMOS电源共享管,和一对NMOS放电共享管;其中:
mx1子阵列中所有8管存储单元的两个电源结点中的其中一个与虚拟电源结点CVDD1相连,两个电源结点中的另一个与虚拟电源结点CVDD2相连,并且所有存储单元共享一对局部写位线LBL和LBLB,及一条读位线RBL,各个存储单元拥有自己独立的写字线WWL及读字线RWL;
第一个PMOS电源共享管的栅极与全局列选位线WBLB相连,漏极与子阵列的虚拟电源结点CVDD1相接,而源极与全局电源VDD相连;第二个PMOS电源共享管的栅极与全局列选位线WBL相连,漏极与子阵列的虚拟电源结点CVDD2相接,而源极同样与全局电源VDD相连;第一个NMOS放电共享管的栅极与全局列选位线WBLB相连,漏极与局部写位线LBL相连,而源极与全局地相连;第二个NMOS放电共享管的栅极与全局列选位线WBL相连,漏极与局部写位线LBLB相连,而源极同样与全局地相连。
2.根据权利要求1所述的8管存储单元子阵列结构,其特征在于:存储子阵列静止状态时,全局列选位线WBL和WBLB都为“0”,第一个NMOS放电共享管(M1)和第二个NMOS放电共享管(M2)关断,第一个PMOS电源共享管(M3)和第二个PMOS电源共享管(M4)开启,子阵列进行数据保持。
3.根据权利要求1所述的8管存储单元子阵列结构,其特征在于:当子阵列中的某个存储单元进行写“0”操作时,相应的写字线WWL开启,同时全局列选位线WBLB开启,WBL关闭,第一个PMOS电源共享管关断,第一个NMOS放电共享管打开,存储单元的第一个传输的NMOS管、局部写位线LBL及第一个NMOS放电共享管形成对地通路;由于存储单元电源供电被第一个PMOS电源共享管关断,所以第一个存储结点的数据被快速拉至“0”,对应的第二个存储结点被充电至“1”,再通过交叉耦合的反馈环保持数据。
4.根据权利要求1所述的8管存储单元子阵列结构,其特征在于:当子阵列中的某个存储单元进行写“1”操作时,相应的写字线WWL开启,同时全局列选位线WBL开启,WBLB关闭,第二个PMOS电源共享管关断,第二个NMOS放电共享管打开,存储单元的第二个传输的NMOS管、局部写位线LBLB及第二个NMOS放电共享管形成对地通路;由于存储单元电源供电被第二个PMOS电源共享管关断,所以第二个存储结点的数据被快速拉至“0”,对应的第一个存储结点被充电至“1”,再通过交叉耦合的反馈环保持数据。
5.一种由n列如权利要求1所述的8管存储单元子阵列结构构成的mxn的存储阵列,当阵列中某一个存储单元进行写操作时,其所在列的其中一条列选位线WBL或WBLB跳变为高电平,由这条列选位线控制的PMOS电源共享管关断,而控制的NMOS放电共享管打开,数据通过局部位线和放电共享管形成的对地通路将数据写入8管存储单元。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201410742898.XA CN104409095B (zh) | 2014-12-09 | 2014-12-09 | 具有位交叉功能的8管存储子阵列结构 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201410742898.XA CN104409095B (zh) | 2014-12-09 | 2014-12-09 | 具有位交叉功能的8管存储子阵列结构 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN104409095A CN104409095A (zh) | 2015-03-11 |
CN104409095B true CN104409095B (zh) | 2017-07-28 |
Family
ID=52646716
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201410742898.XA Active CN104409095B (zh) | 2014-12-09 | 2014-12-09 | 具有位交叉功能的8管存储子阵列结构 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN104409095B (zh) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11062766B2 (en) * | 2019-01-05 | 2021-07-13 | Synopsys, Inc. | Enhanced read sensing margin and minimized VDD for SRAM cell arrays |
CN116312691A (zh) * | 2022-12-26 | 2023-06-23 | 上海科技大学 | 一种比特交错结构下可消除半选择干扰的超低电压sram单元 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102157195A (zh) * | 2011-05-05 | 2011-08-17 | 北京大学 | 低电压静态随机存储器单元、存储器和写操作方法 |
CN102360567A (zh) * | 2011-09-06 | 2012-02-22 | 湖南麓谷飞腾微电子有限公司 | 一种自动调节传输管与下拉管强度的8管存储单元 |
CN102760486A (zh) * | 2012-07-20 | 2012-10-31 | 北京大学 | Sram存储单元及存储阵列 |
CN103077741A (zh) * | 2012-12-31 | 2013-05-01 | 东南大学 | 一种低电压工作的sram的存储单元电路 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8164945B2 (en) * | 2009-05-21 | 2012-04-24 | Texas Instruments Incorporated | 8T SRAM cell with two single sided ports |
-
2014
- 2014-12-09 CN CN201410742898.XA patent/CN104409095B/zh active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102157195A (zh) * | 2011-05-05 | 2011-08-17 | 北京大学 | 低电压静态随机存储器单元、存储器和写操作方法 |
CN102360567A (zh) * | 2011-09-06 | 2012-02-22 | 湖南麓谷飞腾微电子有限公司 | 一种自动调节传输管与下拉管强度的8管存储单元 |
CN102760486A (zh) * | 2012-07-20 | 2012-10-31 | 北京大学 | Sram存储单元及存储阵列 |
CN103077741A (zh) * | 2012-12-31 | 2013-05-01 | 东南大学 | 一种低电压工作的sram的存储单元电路 |
Also Published As
Publication number | Publication date |
---|---|
CN104409095A (zh) | 2015-03-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20180247692A1 (en) | Semiconductor memory device that can stably perform writing and reading without increasing current consumption even with a low power supply voltage | |
US8693236B2 (en) | Systems and methods of sectioned bit line memory arrays, including hierarchical and/or other features | |
US7813161B2 (en) | Dual port SRAM with dedicated read and write ports for high speed read operation and low leakage | |
US20120063211A1 (en) | Method for improving writability of sram memory | |
US9633708B2 (en) | Semiconductor storage device using STT-MRAM | |
US8593860B2 (en) | Systems and methods of sectioned bit line memory arrays | |
CN101206918B (zh) | 半导体存储装置 | |
US20080031029A1 (en) | Semiconductor memory device with split bit-line structure | |
CN103544986B (zh) | 基于电荷再利用和位线分级的低功耗8管sram芯片设计方法 | |
JP4605390B2 (ja) | 半導体記憶装置 | |
US20090168499A1 (en) | Semiconductor memory device | |
CN104299644B (zh) | 一种同时提高读噪声容限和写裕度的12管sram单元电路 | |
US8036022B2 (en) | Structure and method of using asymmetric junction engineered SRAM pass gates, and design structure | |
CN103578529B (zh) | 一种根据写数据改变电源供电的亚阈值存储单元 | |
Roy et al. | Design of low power, variation tolerant single bitline 9T SRAM cell in 16-nm technology in subthreshold region | |
CN102385916A (zh) | 一种具有读写分离的双端口sram单元6t结构 | |
CN102760486A (zh) | Sram存储单元及存储阵列 | |
US8953388B2 (en) | Memory cell assembly including an avoid disturb cell | |
Tatsumura et al. | High density, low energy, magnetic tunnel junction based block RAMs for memory-rich FPGAs | |
CN102157195A (zh) | 低电压静态随机存储器单元、存储器和写操作方法 | |
CN104409095B (zh) | 具有位交叉功能的8管存储子阵列结构 | |
US8363454B2 (en) | SRAM bit cell | |
CN103578530A (zh) | 一种支持列选功能的亚阈值存储单元 | |
CN104575588B (zh) | 双胞胎存储单元 | |
CN109859791A (zh) | 一种全隔离结构9管sram存储单元及其读写操作方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
EXSB | Decision made by sipo to initiate substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |