CN103077741A - 一种低电压工作的sram的存储单元电路 - Google Patents

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Abstract

一种低电压工作的SRAM的存储单元电路，采用单端读写的双端口结构，由2个PMOS管MP1、MP2和6个NMOS管MN1～MN6组成，设有两个控端口cont和Colum。本发明的存储单元电路在保证读写正确的情况下，能够在近亚阈值的低电压下工作，从而降低了功耗；与传统的单端读写的存储单元电路相比，本发明的8T的存储单元电路能够采用CMUX结构，从而降低了整个SRAM的功耗。

Description

一种低电压工作的SRAM的存储单元电路
技术领域
本发明属于集成电路技术领域，涉及降低单元功耗的技术，为一种低电压工作的SRAM的存储单元电路。
背景技术
当下从电子产品到因特网的共享服务器，以及网络设备，控制功耗成为增加功能的主要限制，而供电电压又是决定功耗的重要的因素，而电源电压的降低的最大的障碍是嵌入的SRAM模块的最低的工作电压。
存储单元阵列电路是SRAM的重要的组成部分，也往往是系统设计的功耗的瓶颈，市场对各种便携式设备使用需求的不断提高对存储单元整列的降低功耗技术也提出了更高的要求。在新一代的集成电路设计中，为了达到降低功耗的设计目标，设计者常常使用多路电压方法允许使用不同电压的设计分实体或块，而随之引入的低电压逻辑，带来低电压的引入，就会导致失效率的增加。由于存储器是数字电路设计的重要的组成部分，它的失效率将会直接影响系统的良率。虽然通过器件尺寸的调节可以满足一定的设计需要，但是单纯的靠调节器件尺寸来实现设计目标已变得不是那么的现实，存储单元结构的设计也成为关键。
发明内容
本发明要解决的问题是：在保证良率的情况下，通过降低存储单元的工作电压来降低功耗。
本发明的技术方案为：一种低电压工作的SRAM存储单元电路，包括2个PMOS管MP1、MP2，6个NMOS管MN1～MN6，以及2个控制端口cont和Colum；电路结构采用单端读写的双端口结构：
MP1管的源端连接电源电压VDD，其漏端连接至MN5管的源端、MN3管的漏端、MP2管的栅端和MN2的栅端，其栅端连接至MN1管的栅端、MN2管的漏端、MP2的漏端以及MN6管的源端；
MP2管的源端连接电源电压VDD；
MN1管的源端连接接地电压VSS，其漏端接MN3管的源端；MN2管的源端接VSS；MN3管的栅端接控制端口cont；MN4管的源端接MN5管的漏端，其漏端接位线BL，栅端接控制端口Colum；MN5管的栅端接字线WL；MN6管的漏端接读位线RBL，其栅端接读字线RWL；
此外，所有的PMOS管的体端均与电源电压VDD相连，所有的NMOS管的体端均与接地电压VSS相连。
本发明具有以下的优点：
1在保证读写正确的情况下，本发明存储单元电路能够在近亚阈值的低电压下工作，从而降低了功耗；
2与传统的单端读写的存储单元电路相比，本发明的8T的存储单元电路能够采用列选择器CMUX结构，从而降低了整个SRAM的功耗。
附图说明
图1是本发明的一种低电压工作的SRAM存储单元电路结构图。
图2是本发明电路的工作原理波形图。
图3是一个传统的8T结构的存储单元电路结构图。
具体实施方式
参看图1，本发明的结构简单的低电压工作的SRAM存储单元电路包括2个PMOS管MP1、MP2和6个NMOS管MN1～MN6，该电路还包含有2个控制端口cont和Colum。
MP1管的源端连接电源电压VDD，其漏端连接至MN5管的源端、MN3管的漏端、MP2管的栅端和MN2的栅端，其栅端连接至MN1管的栅端、MN2管的漏端、MP2的漏端以及MN6管的源端；
MP2管的源端连接电源电压VDD；
MN1管的源端连接接地电压VSS，其漏端接MN3管的源端；MN2管的源端接VSS；MN3管的栅端接控制端口cont；MN4管的源端接MN5管的漏端，其漏端接位线BL，栅端接控制端口Colum；MN5管的栅端接字线WL；MN6管的漏端接读位线RBL，其栅端接读字线RWL；
此外，所有的PMOS管的体端均与电源电压VDD相连，所有的NMOS管的体端均与接地电压VSS相连。
参看图2，是本发明电路的工作原理波形图，本发明的低电压工作的存储单元电路的工作原理如下：
1、保持操作：
在存储单元电路保持数据期间，控制端口Colum、字线WL和读字线RWL都被设置为低电平“0”，这样这三者全部处于无效的状态，从而晶体管MN4、MN5和MN6都是处于关断的状态，位线BL上的信息与存储单元存储的信息就会被隔离开来，使得存储单元中的信息不会受到位线上的信息的干扰；控制端口cont被设置为高电平“1”，使得NMOS管MN3处于导通的状态，这样晶体管MN1、MP1和MN3就构成了一个反相器结构，从而与另外一个由晶体管MN2、MP2构成反相器形成互锁的结构，这样就提高了整个存储单元电路的保持数据的能力。
2、写操作：
在存储单元电路写数据期间，读字线RWL和控制端口cont被设置为低电平“0”，读字线RWL为低电平会使得NMOS管MN6处于关断的状态，从而避免了读位线RBL上的信息对存储单元内部的信息的干扰，cont被设置为“0”主要是为了方便对存储单元写“1”，这是因为如果没有晶体管MN3且存储单元存储的信息为“0”，这样图1中节点D就为低电平，节点DN为高电平，从而使得晶体管MN1和MP2都是处于导通的状态，当需要对存储单元写“1”时，由于晶体管MN1是处于导通的状态，这样就会使得对存储单元写“1”有点困难，但是当加上MN3管后，在写“1”的时候，晶体管MN3处于关断的状态，这样就使得节点D到电源地这条通路处于不导通的状态，从而方便对节点D写“1”；字线WL和控制端口Colum被设置为高电平“1”，NMOS管MN4、MN5导通，使得位线BL上的信息写到存储单元中。
3、读操作：
在存储单元电路读数据的期间，字线WL和控制端口Colum被设置为低电平“0”，使得MN4管和MN5管截止，这样位线BL上的信息就不会对存储单元中的信息产生干扰；控制端口cont同样也被设置为低电平“0”，使得MN3管处于截止的状态，这样有利于对存储单元中的数据进行保护；读字线RWL被设置为高电平“1”，使得晶体管MN6导通，这样就能读取存储单元中的数据。至于将控制端口cont设置为低电平“0”，是因为本发明采用的是单端口读取数据，在晶体管MN3导通的情况下，假设存储单元存储的信息是“1”，这样晶体管MP1和MN2是处于导通的状态，晶体管MN1和MP2处于截止的状态，在读取存储单元中的数据之前，会首先对读位线RBL充电，充到高电平“1”，当读字线RWL有效时，晶体管MN6导通，这样会使得节点DN的电平上升，如果VDN的值大于晶体管MN1的阈值电压Vth，就会使得晶体管MN1导通，从而节点D的电平下降，若这样的情况发生，那么读取的信息就会出错，但是加上晶体管MN3且让它在读取数据的时是处于截止的状态，就能避免的上述情况的发生。
参看图3，图3显示了一个现有技术中的8T结构的存储单元电路，这种结构是不能使用CMUX结构的，这是由于它们没有列选信号，在图1中可以看出本发明是在原有7T的基础上增加了一个NMOS管，这样就构成了8T的电路结构，晶体管MN4的控制信号是列选择信号，这样就能够采用CMUX，从而使得整体的功耗降低。
下表是本发明的存储单元电路的保持静态噪声容限的仿真，并与传统的六管，即6T结构的存储单元电路做了比较，从数据上可以看出，本发明的静态噪声容限和传统6管的存储单元是差不多的。本发明在读操作时，由于存在晶体管MN3，它在读操作时处于截止状态，故整个存储单元电路不存在闭环电路，这样本发明的存储单元电路在读操作的时候，可能受到的噪声影响主要是来自外界而非自身，从而提高了自身的读操作能力。
表1
Figure BDA00002689952500041

Claims (1)

1.一种低电压工作的SRAM的存储单元电路，其特征是包括2个PMOS管MP1、MP2，6个NMOS管MN1～MN6，以及2个控制端口cont和Colum；电路结构采用单端读写的双端口结构：
MP1管的源端连接电源电压VDD，其漏端连接至MN5管的源端、MN3管的漏端、MP2管的栅端和MN2的栅端，其栅端连接至MN1管的栅端、MN2管的漏端、MP2的漏端以及MN6管的源端；
MP2管的源端连接电源电压VDD；
MN1管的源端连接接地电压VSS，其漏端接MN3管的源端；MN2管的源端接VSS；MN3管的栅端接控制端口cont；MN4管的源端接MN5管的漏端，其漏端接位线BL，栅端接控制端口Colum；MN5管的栅端接字线WL；MN6管的漏端接读位线RBL，其栅端接读字线RWL；
此外，所有的PMOS管的体端均与电源电压VDD相连，所有的NMOS管的体端均与接地电压VSS相连。
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