CN111951849A - 存储单元、随机静态存储器及寄存器堆 - Google Patents

存储单元、随机静态存储器及寄存器堆 Download PDF

Info

Publication number
CN111951849A
CN111951849A CN202010846578.4A CN202010846578A CN111951849A CN 111951849 A CN111951849 A CN 111951849A CN 202010846578 A CN202010846578 A CN 202010846578A CN 111951849 A CN111951849 A CN 111951849A
Authority
CN
China
Prior art keywords
inverter
transistor
voltage pull
memory cell
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010846578.4A
Other languages
English (en)
Inventor
黄瑞锋
郁康明
胡菊芳
钟坚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Haiguang Information Technology Co Ltd
Original Assignee
Haiguang Information Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Haiguang Information Technology Co Ltd filed Critical Haiguang Information Technology Co Ltd
Priority to CN202010846578.4A priority Critical patent/CN111951849A/zh
Publication of CN111951849A publication Critical patent/CN111951849A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Abstract

本申请提供一种存储单元、随机静态存储器及寄存器堆，存储单元，包括锁存器和受控开关。锁存器包括首尾相接的第一反相器和第二反相器；受控开关设置于第二反相器中电压上拉部分结构与工作电源之间，用于在进行写操作时断开第二反相器中电压上拉部分结构与所述工作电源之间的连接。这样，可以在进行写操作时，断开第二反相器中电压上拉部分结构与工作电源之间的连接。这样，使得在对第二反相器中的数据存储点进行写操作时，第二反相器中电压上拉部分结构的数据拉动能力得以极大的削弱，从而使得数据可以更容易地写入第二反相器中的数据存储点处，从而在一定程度上提高了存储单元的性能。

Description

存储单元、随机静态存储器及寄存器堆
技术领域
本申请涉及存储器领域技术领域，具体而言，涉及一种存储单元、随机静态存储器及寄存器堆。
背景技术
随着数字集成电路的不断发展，片上集成的存储器已经成为数字系统中重要的组成部分。SRAM(Static Random Access Memory，静态随机存取存储器)以其低功耗、高速的优点成为片上存储器中不可或缺的重要组成部分。SRAM只要为其供电即可保存数据，无需不断对其进行刷新。
参见下图1所示，下图1示出了一种现有的6晶体管(6T)组成的存储单元，其中：
WL：表示的是字线(word line)；
BL/BLB：是一对位线；
PU和PD，PU_X和PD_X构成了首尾相接的两个反相器，即一个反相器输出接到另一个反相器的输入，反之亦然。
Q和QB：由于两个反相器的首尾相接，构成了一个锁存器，没有外部影响时，Q和QB可以非常稳定的存储数据，两者互补，例如Q＝0时，QB＝1。
上述6T存储单元在读数据时，假设Q＝0，读数据之前WL＝0，BL＝BLB＝Float 1(即充电到1之后，关断充电电路，使其悬浮在1)。当WL脉冲过来以后，PG和PG_X都处于导通状态。Q＝0会通过PG将BL＝Float 1拉低，使信号读出。
可参见图2所示，图2为读数据时的波形图，在图1所示的存储单元中读数据时，通过Q点的逻辑0电平，将BL处的电压下拉了一部分，使BL和BLB之间产生了一个电压差，而正是通过这个电压差，通过后续的灵敏放大器电路，即可将数据放大读出。但是观察图2所示的Q的波形，可以看到伴随BL电平的下拉，Q点的电压也会有一个轻微的上抬，这就是6T电路的一个缺点，在读数据时，稳定性减弱，抗干扰能力变差，再极端情况，甚至会出现Q点的电压从0翻转到1的情况，出现数据错误。
而上述6T存储单元在写数据时，BL和BLB会形成一对互补的信号，当WL信号使能以后，如果Q和QB存储的值和想写入的值不一样，则BL和BLB的数据会强行驱动、改变、翻转Q点和QB点的值。在写入时，会出现BLB点的0值和PU_X“打架”(fighting)的情况(假设写之前QB＝1，BLB＝0)，那么就需要BLB的写入能力强于PU_X对于1值的维持能力，才能保证数据的写入。
参见图3所示，图3为写数据时的波形图，当WL使能以后，BLB处的0值会通过PG_X灌入QB点，同时BL处的1值也会通过PG灌入Q点，最终使得Q点由0翻转为1，QB点由1翻转为0。这其中决定性因素是BLB处的0写入能力和PU_X处的维持能力的fighting。若PU_X太强，则会导致BLB处的0值难以写入QB点。
发明内容
本申请实施例的目的在于提供一种存储单元、随机静态存储器及寄存器堆，用以提升存储单元的性能。
本申请实施例提供了一种存储单元，包括：
锁存器，包括首尾相接的第一反相器和第二反相器；
受控开关，设置于所述第二反相器中电压上拉部分结构与工作电源之间，用于在进行写操作时断开所述电压上拉部分结构与所述工作电源之间的连接。
在上述实现方式中，通过受控开关来实现对于存储单元的锁存器中第二反相器与工作电源之间的连接，从而可以在进行写操作时，断开第二反相器中电压上拉部分结构(比如图1中的PU即是一个反相器中电压上拉部分结构，PU_X即是另一个反相器中电压上拉部分结构)与工作电源之间的连接。这样，使得在对第二反相器中的数据存储点进行写操作时，第二反相器中电压上拉部分结构的数据拉动能力得以极大的削弱，从而使得数据可以更容易地写入第二反相器中的数据存储点处，从而在一定程度上提高了存储单元的性能。
进一步地，所述存储单元还包括：写字线，与所述受控开关连接，用于在进行写操作时输出逻辑高电平，在进行读操作时输出逻辑低电平或不输出逻辑电平；所述受控开关，用于在接收到所述写字线输出的逻辑低电平时，导通所述电压上拉部分结构与所述工作电源之间的连接，在接收到所述写字线输出的逻辑高电平时，断开所述电压上拉部分结构与所述工作电源之间的连接。
进一步地，所述受控开关为晶体管，所述写字线与所述晶体管的栅极连接。
进一步地，所述存储单元还包括：写位线，用于在进行写操作时输出逻辑电平；第一晶体管，源极与所述第二反相器的第一数据存储点连接，漏极与所述写位线连接，用于在进行写操作时连通所述写位线与所述第一数据存储点，以将所述写位线输出的逻辑电平写入所述第一数据存储点。
进一步地，所述第一晶体管还用于，在进行读操作时，断开所述写位线与所述第一数据存储点之间的连接。
在上述方式中，写位线仅用于实现写操作，从而可以使得读操作均通过第一反相器所连接的位线来实现，进而可以在进行读操作时，减少第一反相器的数据存储点处受到的第二反相器处的数据的影响，降低读操作时的噪声干扰，使得读数据时，第一反相器的数据存储点处的电压的上抬更为轻微，提高了电路稳定性，降低了第一反相器的数据存储点处的电压出现翻转，造成数据错误的风险。
进一步地，所述第一晶体管的电压拉动能力大于所述第二反相器中电压上拉部分结构的电压拉动能力。
由于第一晶体管的电压拉动能力大于第二反相器中电压上拉部分结构的电压拉动能力，从而可以保证在进行写操作时，即使出现受控开关故障，意外导致第二反相器中电压上拉部分结构与工作电源之间接通的情况，第一晶体管在和第二反相器中电压上拉部分结构的“fighting”中也能“打赢”，从而保证数据能够正常写入第二反相器中的数据存储点中。
进一步地，所述第二反相器中电压上拉部分结构的电压拉动能力小于等于所述第二反相器中电压下拉部分结构的电压拉动能力。
进一步地，所述第一反相器中电压上拉部分结构的电压拉动能力小于等于所述第一反相器中电压下拉部分结构的电压拉动能力。
应理解，在锁存器中，在进行写操作时，反相器的电压上拉部分会阻碍数据0的写入，而反相器的电压下拉部分则有利于数据0的写入，因此设置反相器中电压上拉部分结构的电压拉动能力小于等于反相器中电压下拉部分结构的电压拉动能力，也便于数据写入。
进一步地，所述存储单元还包括：第二晶体管，源极与所述第一反相器的第二数据存储点连接；字线，与所述第二晶体管的栅极连接，用于在进行读操作或进行写操作时，控制所述第二晶体管导通；位线，与所述第二晶体管的漏极连接。
进一步地，所述第一反相器中电压下拉部分结构的电压拉动能力大于所述第二反相器中电压下拉部分结构的电压拉动能力。
由于第一反相器中电压下拉部分结构的电压拉动能力大于第二反相器中电压下拉部分结构的电压拉动能力，这就使得在进行读操作时，位线的电压可以很快的被下拉到0，快速实现读操作。同时由于第一反相器中电压下拉部分结构的电压拉动能力大于第二反相器中电压下拉部分结构的电压拉动能力，因此在进行写操作时，第一反相器中数据存储点的电压更容易倾向于0，所以也会相比于现有存储单元更容易写入0。
进一步地，所述第二晶体管的电压拉动能力大于所述第一反相器中电压上拉部分结构的电压拉动能力。
由于第二晶体管的电压拉动能力大于第一反相器中电压上拉部分结构的电压拉动能力，从而可以保证在进行写操作时，第二晶体管在和第一反相器中电压上拉部分结构的“fighting”中能“打赢”，从而保证数据能够正常写入第一反相器中的数据存储点中。
进一步地，所述存储单元还包括：第二晶体管，源极与所述第一反相器的第二数据存储点连接；字线，与所述第二晶体管的栅极连接，用于在进行读操作或进行写操作时，控制所述第二晶体管导通；位线，与所述第二晶体管的漏极连接；其中，所述第二晶体管的电压拉动能力大于所述第一晶体管的电压拉动能力。
由于第二晶体管的电压拉动能力大于第一晶体管的电压拉动能力，这就使得进行读操作时，可以快速将位线下拉到0，实现对于数据的快速读取。
进一步地，所述存储单元还包括：第二晶体管，源极与所述第一反相器的第二数据存储点连接；字线，与所述第二晶体管的栅极连接，用于在进行读操作或进行写操作时，控制所述第二晶体管导通；位线，与所述第二晶体管的漏极连接；其中，所述第二晶体管和所述第一反相器中电压下拉部分结构的总的电压拉动能力，大于所述第一晶体管和所述第二反相器中电压下拉部分结构的总的电压拉动能力。
由于第二晶体管和第一反相器中电压下拉部分结构的总的电压拉动能力，大于第一晶体管和所述第二反相器中电压下拉部分结构的总的电压拉动能力，这就使得进行读操作时，可以快速将位线下拉到0，实现对于数据的快速读取，而在进行写操作时，第一反相器中数据存储点的电压更容易倾向于0，所以也会相比于现有存储单元更容易写入0。
本申请实施例中还提供了一种存储单元，包括：
锁存器，具有首尾相接的第一反相器和第二反相器；
第一晶体管，源极与所述第二反相器的第一数据存储点连接；
写位线，与所述第一晶体管的漏极连接，用于在进行读操作时，断开所述写位线与所述第一数据存储点之间的连接；
位线，通过第二晶体管与所述第一反相器的第二数据存储点连接，用于在进行读操作时，从所述第二数据存储点读出数据。
在上述实现方式中，在进行读操作时，第一晶体管断开，读操作均通过第一反相器所连接的位线来实现，进而可以在进行读操作时，减少第一反相器的数据存储点处受到的第二反相器处的数据的影响，降低读操作时的噪声干扰，使得读数据时，第一反相器的数据存储点处的电压的上抬更为轻微，提高了电路稳定性，降低了第一反相器的数据存储点处的电压出现翻转，造成数据错误的风险。
进一步地，所述写位线，用于在进行写操作时输出逻辑电平；所述第一晶体管还用于在进行写操作时连通所述写位线与所述第一数据存储点，以将所述写位线输出的逻辑电平写入所述第一数据存储点。
进一步地，所述第一晶体管为NMOS管；所述存储单元还包括：写字线，与所述第一晶体管的栅极连接，用于在进行写操作时输出逻辑高电平，在进行读操作时输出逻辑低电平或不输出逻辑电平。
进一步地，所述第一晶体管的电压拉动能力大于所述第二反相器中电压上拉部分结构的电压拉动能力。
进一步地，所述第二反相器中电压上拉部分结构的电压拉动能力小于等于所述第二反相器中电压下拉部分结构的电压拉动能力。
进一步地，所述第一反相器中电压上拉部分结构的电压拉动能力小于等于所述第一反相器中电压下拉部分结构的电压拉动能力。
进一步地，所述第一反相器中电压下拉部分结构的电压拉动能力大于所述第二反相器中电压下拉部分结构的电压拉动能力。
进一步地，所述第二晶体管的电压拉动能力大于所述第一反相器中电压上拉部分结构的电压拉动能力。
进一步地，所述第二晶体管的电压拉动能力大于所述第一晶体管的电压拉动能力。
进一步地，所述第二晶体管和所述第一反相器中电压下拉部分结构的总的电压拉动能力，大于所述第一晶体管和所述第二反相器中电压下拉部分结构的总的电压拉动能力。
本申请实施例中还提供了一种存储单元，包括：
锁存器，具有首尾相接的第一反相器和第二反相器；所述第一反相器中电压下拉部分结构的电压拉动能力大于所述第二反相器中电压下拉部分结构的电压拉动能力；
位线，与所述第一反相器的第二数据存储点连接，用于在进行读操作时，从所述第二数据存储点读出数据，在进行写操作时，向所述第二数据存储点写入数据；
写位线，与所述第二反相器的第一数据存储点连接。
在上述实现方式中，由于第一反相器中电压下拉部分结构的电压拉动能力大于第二反相器中电压下拉部分结构的电压拉动能力，这就使得在进行读操作时，位线的电压可以很快的被下拉到0，快速实现读操作。同时由于第一反相器中电压下拉部分结构的电压拉动能力大于第二反相器中电压下拉部分结构的电压拉动能力，因此在进行写操作时，第一反相器中数据存储点的电压更容易倾向于0，所以也会相比于现有存储单元更容易写入0。
进一步地，所述第一反相器中电压上拉部分结构的电压拉动能力小于等于所述第一反相器中电压下拉部分结构的电压拉动能力。
进一步地，所述存储单元还包括：第二晶体管，源极与所述第一反相器的第二数据存储点连接；漏极与所述位线连接；字线，与所述第二晶体管的栅极连接，用于在进行读操作或进行写操作时，控制所述第二晶体管导通。
进一步地，所述第二晶体管的电压拉动能力大于所述第一反相器中电压上拉部分结构的电压拉动能力。
进一步地，所述存储单元还包括：第一晶体管，漏极与所述写位线连接，源极与所述第二反相器的第一数据存储点连接。
进一步地，所述第二晶体管的电压拉动能力大于所述第一晶体管的电压拉动能力。
进一步地，所述第二晶体管和所述第一反相器中电压下拉部分结构的总的电压拉动能力，大于所述第一晶体管和所述第二反相器中电压下拉部分结构的总的电压拉动能力。
本申请实施例中还提供了一种随机静态存储器，包括前述任一种的存储单元。
本申请实施例中还提供了一种寄存器堆，包括前述任一种的存储单元。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为现有的一种存储单元的示意图；
图2为图1所示电路的读操作时的波形图；
图3为图1所示电路的写操作时的波形图；
图4为本申请实施例提供的一种存储单元的主要结构示意图；
图5至图11为本申请实施例提供的几种可行的存储单元的结构示意图；
图12为本申请实施例提供的一种同时具有非对称设计、设置受控开关以及设置对第一晶体管的关断控制的存储单元的结构示意图；
图13为图12所示电路的读操作时的波形图；
图14为图12所示电路的写操作时的波形图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述。
实施例一：
为提升存储单元的性能，本申请实施例中提供了一种存储单元，其具有锁存器，锁存器具有首尾相接的第一反相器和第二反相器。此外存储单元还具有受控开关，受控开关设置于第二反相器中电压上拉部分结构与工作电源之间，用于在进行写操作时断开电压上拉部分结构与工作电源之间的连接。
这样，使得在对第二反相器中的数据存储点进行写操作时，第二反相器中电压上拉部分结构的数据拉动能力得以极大的削弱，从而使得数据可以更容易地写入第二反相器中的数据存储点处，从而在一定程度上提高了存储单元的性能。
示例性的，可参见图4至图8所示的存储单元结构，图4至图8示出了本申请实施例中可行的几种存储单元结构。
应理解，在存储单元中，第一反相器和第二反相器的数据存储点会分别通过晶体管接入位线和字线，从而实现对于数据的读操作和写操作，参见图4至图12所示。
此外，反相器可以具有电压上拉部分结构和电压下拉部分结构两个部分，比如参见图1、图4至图12所示的，晶体管PU和PU_X即分别为两个反相器中的电压上拉部分结构，会和工作电源连接，而PD和PD_X即分别为两个反相器中的电压下拉部分结构，会和电路公共接地端连接。
应理解，对于电压上拉部分结构和电压下拉部分结构可以仅由一个晶体管实现，但是也可以由多个晶体管实现，只要其能与另一部分的晶体管实现反相器即可，在本申请实施例中不做限制。
在本申请实施例中，为实现对于受控开关的控制，使得其在进行写操作时能够断开电压上拉部分结构与工作电源之间的连接，可以设置写字线WWL，并设置写字线WWL在进行写操作时输出逻辑高电平，在进行读操作时输出逻辑低电平或不输出逻辑电平，从而使得受控开关在接收到写字线WWL输出的逻辑低电平时，导通电压上拉部分结构与工作电源之间的连接，在接收到写字线WWL输出的逻辑高电平时，断开电压上拉部分结构与工作电源之间的连接。
在本申请实施例中，受控开关可以采用晶体管来实现，从而通过在栅极接入该写字线WWL从而实现前述开关控制。本申请实施例中记晶体管实现的受控开关为WPU。
但需要理解的是，本申请实施例中受控开关也可以采用其余受控导通的器件实现，此时只需对相应的控制信号进行适应性改动即可。比如，可以通过三极管实现，由于三极管是电流控制元件，因此可以通过设置相应的电流控制信号即可实现读操作时导通电压上拉部分结构与工作电源之间的连接，写操作时断开电压上拉部分结构与工作电源之间的连接的控制。
在本申请实施例中，记第二反相器连接的晶体管为第一晶体管PG_X，第一晶体管PG_X的源极与第二反相器的第一数据存储点QB连接，漏极与位线连接，用于在进行写操作时连通位线与第一数据存储点QB，以将位线输出的逻辑电平写入第一数据存储点QB。
为了提高存储单元的读操作性能，可以配置第二反相器所连接的位线为写位线WBL，仅在写操作时使用。并设置第一晶体管PG_X在进行读操作时，断开写位线WBL与第一数据存储点QB之间的连接。从而可以在进行读操作时，减少第一反相器的数据存储点处受到的第二反相器处的数据的影响，降低读操作时的噪声干扰，使得读数据时，第一反相器的数据存储点处的电压的上抬更为轻微，提高了电路稳定性，降低了第一反相器的数据存储点处的电压出现翻转，造成数据错误的风险。
为了实现对于第一晶体管PG_X的通断控制，可参见图6所示，可以将第一晶体管PG_X的栅极与写字线WWL连通。
应理解，本申请实施例中由于写字线WWL是在进行写操作时输出逻辑高电平，在进行读操作时输出逻辑低电平或不输出逻辑电平，因此第一晶体管PG_X需要配置为NMOS管。如若写字线WWL是在进行写操作时输出逻辑低电平或不输出电平，在进行读操作时输出逻辑高电平，则第一晶体管PG_X需要配置为PMOS管。
在本申请实施例中，为了提高存储单元的性能，可以采用非对称设计理念，通过提升部分晶体管的数据拉动能力来提高存储单元的性能。
为便于描述，参见图4至图12所示，记与第一反相器连接的第二数据存储点Q连接的晶体管为第二晶体管PG。字线WL与第二晶体管PG的栅极连接，用于在进行读操作或进行写操作时，控制第二晶体管PG导通，而位线BL与第二晶体管PG的漏极连接，从而用于实现到第二数据存储点Q的读操作或写操作。
本申请实施例中可采用的非对称设计，可以包括以下非对称设计中的一种或多种：
1、可以配置第一晶体管PG_X的电压拉动能力大于第二反相器中电压上拉部分结构的电压拉动能力。
这样，由于第一晶体管PG_X的电压拉动能力大于第二反相器中电压上拉部分结构的电压拉动能力，从而可以保证在进行写操作时，即使出现受控开关故障，意外导致第二反相器中电压上拉部分结构与工作电源之间接通的情况，第一晶体管PG_X在和第二反相器中电压上拉部分结构的“fighting”中也能“打赢”，从而保证数据能够正常写入第二反相器中的数据存储点中。
2、可以配置第二晶体管PG的电压拉动能力大于第一反相器中电压上拉部分结构的电压拉动能力。
类似的，由于第二晶体管PG的电压拉动能力大于第一反相器中电压上拉部分结构的电压拉动能力，从而可以保证在进行写操作时，第二晶体管PG在和第一反相器中电压上拉部分结构的“fighting”中能“打赢”，从而保证数据能够正常写入第一反相器中的数据存储点中。
3、可以配置第一反相器中电压上拉部分结构的电压拉动能力小于等于第一反相器中电压下拉部分结构的电压拉动能力。
4、可以配置第二反相器中电压上拉部分结构的电压拉动能力小于等于第二反相器中电压下拉部分结构的电压拉动能力。
应理解，在锁存器中，在进行写操作时，反相器的电压上拉部分会阻碍数据0的写入，而反相器的电压下拉部分则有利于数据0的写入，因此通过设置反相器中电压上拉部分结构的电压拉动能力小于等于反相器中电压下拉部分结构的电压拉动能力，也便于数据写入。
5、可以配置第一反相器中电压下拉部分结构的电压拉动能力大于第二反相器中电压下拉部分结构的电压拉动能力。
可以参见图8所示的电路结构，由于第一反相器中PD的电压拉动能力大于第二反相器中PD_X的电压拉动能力，这就使得在进行读操作时，位线BL的电压可以很快的被下拉到0，快速实现读操作。同时由于第一反相器中PD的电压拉动能力大于第二反相器中PD_X的电压拉动能力，因此在进行写操作时，第一反相器中数据存储点Q的电压更容易倾向于0，所以也会相比于图1所示的现有存储单元更容易写入0。
6、可以配置第二晶体管PG的电压拉动能力大于第一晶体管PG_X的电压拉动能力。
可以参见图8所示的电路结构，由于第二晶体管PG的电压拉动能力大于第一反相器中PU的电压拉动能力，从而可以保证在进行写操作时，第二晶体管PG在和第一反相器中PU的“fighting”中能“打赢”，从而保证数据能够正常写入第一反相器中的数据存储点中。
7、可以配置第二晶体管PG和第一反相器中电压下拉部分结构的总的电压拉动能力，大于第一晶体管PG_X和第二反相器中电压下拉部分结构的总的电压拉动能力。
在第二晶体管PG和第一反相器中电压下拉部分结构的总的电压拉动能力，大于第一晶体管PG_X和第二反相器中电压下拉部分结构的总的电压拉动能力时，第一反相器一侧的数据拉动能力就较第二反相器一侧强，这就使得进行读操作时，可以快速将位线BL下拉到0，实现对于数据的快速读取，而在进行写操作时，第一反相器中数据存储点的电压更容易倾向于0，所以也会相比于现有存储单元更容易写入0。
需要说明的是，本申请实施例中，由于反相器中电压上拉部分结构和电压下拉部分结构都是由晶体管构成，因此本申请实施例中电压上拉部分结构和电压下拉部分结构的电压拉动能力，可以理解为是晶体管的电压拉动能力。
而晶体管的电压拉动能力与晶体管的尺寸正相关，因此可以通过选用不同晶体管尺寸的方式实现前述电压拉动能力的非对称配置。
本申请实施例的方案通过受控开关来实现对于存储单元的锁存器中第二反相器与工作电源之间的连接，从而可以在进行写操作时，断开第二反相器中电压上拉部分结构与工作电源之间的连接。这样，使得在对第二反相器中的数据存储点进行写操作时，第二反相器中电压上拉部分结构的数据拉动能力得以极大的削弱，从而使得数据可以更容易地写入第二反相器中的数据存储点处，从而在一定程度上提高了存储单元的性能。
进一步地，本申请实施例中可以通过设置专门用于进行写操作的写字线WWL和写位线WBL来实现对于第一晶体管PG_X的控制，使得在读数据时，第一晶体管PG_X被关断，得以减少第一反相器的数据存储点处受到的第二反相器处的数据的影响，降低读操作时的噪声干扰，使得读数据时，第一反相器的数据存储点处的电压的上抬更为轻微，提高了电路稳定性，降低了第一反相器的数据存储点处的电压出现翻转，造成数据错误的风险。
此外，通过本申请实施例中的非对称设计，可以提高读操作或写操作的速度和可靠性。此外，由于设置了专用于进行写操作的写字线WWL，实现了字线WL的区分管控，使得本申请实施例中可以实现对于第一晶体管PG_X以及受控开关的可靠性控制，从而可以有效保证存储器的读写速度和抗干扰能力。
实施例二：
实施例一是基于设置受控开关的方式实现的对于存储单元的性能的提升，本实施例下面介绍基于对第一晶体管PG_X的关断控制实现对于存储单元的性能的提升的可行实施方式。
参见图9所示，存储单元的锁存器，具有首尾相接的第一反相器和第二反相器。而第一晶体管PG_X的源极与第二反相器的第一数据存储点QB连接，写位线WBL与第一晶体管PG_X的漏极连接，用于在进行读操作时，断开写位线WBL与第一数据存储点QB之间的连接，而位线BL通过第二晶体管PG与第一反相器的第二数据存储点Q连接，用于在进行读操作时，从第二数据存储点Q读出数据。
这样，在进行读操作时，第一晶体管PG_X断开，读操作均通过第一反相器所连接的位线BL来实现，进而可以在进行读操作时，减少第一反相器的数据存储点处受到的第二反相器处的数据的影响，降低读操作时的噪声干扰，使得读数据时，第一反相器的数据存储点处的电压的上抬更为轻微，提高了电路稳定性，降低了第一反相器的数据存储点处的电压出现翻转，造成数据错误的风险。
应理解，为了实现对于第一晶体管PG_X的控制，本申请实施例中可以采用单独的写字线WWL与第一晶体管PG_X的栅极连接。写字线WWL如实施例一中所述，可以配置为在进行写操作时输出逻辑高电平，在进行读操作时输出逻辑低电平或不输出逻辑电平。
还应理解，在本申请实施例中，写位线WBL在进行写操作时会输出逻辑电平，从而第一晶体管PG_X在进行写操作时连通写位线WBL与第一数据存储点QB，以将写位线WBL输出的逻辑电平写入第一数据存储点QB。
应理解，本申请实施例中同样可以结合非对称设计的思路，采用以下非对称设计中的一种或多种来结合对第一晶体管PG_X的关断控制，以进一步提升存储单元的性能：
1、可以配置第一晶体管PG_X的电压拉动能力大于第二反相器中电压上拉部分结构的电压拉动能力。
2、可以配置第二晶体管PG的电压拉动能力大于第一反相器中电压上拉部分结构的电压拉动能力。
3、可以配置第一反相器中电压上拉部分结构的电压拉动能力小于等于第一反相器中电压下拉部分结构的电压拉动能力。
4、可以配置第二反相器中电压上拉部分结构的电压拉动能力小于等于第二反相器中电压下拉部分结构的电压拉动能力。
5、可以配置第一反相器中电压下拉部分结构的电压拉动能力大于第二反相器中电压下拉部分结构的电压拉动能力。
6、可以配置第二晶体管PG的电压拉动能力大于第一晶体管PG_X的电压拉动能力。
7、可以配置第二晶体管PG和第一反相器中电压下拉部分结构的总的电压拉动能力，大于第一晶体管PG_X和第二反相器中电压下拉部分结构的总的电压拉动能力。
相关效果可参见实施例一的描述，在此不再赘述。
应理解，本申请实施例中也可以结合设置受控开关的方式来进一步提升存储单元的性能。
可参见图6、图7、图9和图10所示，可以在第二反相器中电压上拉部分结构与工作电源之间，设置受控开关，用于在进行写操作时断开第二反相器中电压上拉部分结构与工作电源之间的连接。
且，该受控开关可以采用晶体管，栅极与写字线WWL连接，实现相应控制。应理解，若配置的写字线WWL在进行写操作时输出逻辑高电平，在进行读操作时输出逻辑低电平或不输出逻辑电平，则受控开关可以选用PMOS管。
当然，应理解，本申请实施例中，受控开关也可以采用独立于写字线WWL外的其余控制信号进行控制，只要能实现在写操作时，断开第二反相器中电压上拉部分结构与工作电源之间的连接即可。
实施例三：
本实施例基于非对称设计的思想，介绍对于存储单元的性能的提升的方案。
可参见图11所示，存储单元的锁存器具有首尾相接的第一反相器和第二反相器，而一个位线BLBL与第一反相器的第二数据存储点Q连接，用于在进行读操作时，从第二数据存储点Q读出数据，在进行写操作时，向第二数据存储点Q写入数据。而另一个位线BL与第二反相器的第一数据存储点QB连接。
在本申请实施例中，另一个位线BL可以是写位线WBL，通过第一晶体管PG_X与第二反相器的第一数据存储点QB连接。而位线BL通过第二晶体管PG与第一反相器的第二数据存储点Q连接。
其中，第一晶体管PG_X和第二晶体管PG可以通过一个字线WL连接，如图11所示，但也可以通过不同字线WL连接，从而实现不同的控制功能，比如图10所示。
在本申请实施例中，可以采用以下非对称设计中的一种或多种提升存储单元的性能：
1、可以配置第一晶体管PG_X的电压拉动能力大于第二反相器中电压上拉部分结构的电压拉动能力。
2、可以配置第二晶体管PG的电压拉动能力大于第一反相器中电压上拉部分结构的电压拉动能力。
3、可以配置第一反相器中电压上拉部分结构的电压拉动能力小于等于第一反相器中电压下拉部分结构的电压拉动能力。
4、可以配置第二反相器中电压上拉部分结构的电压拉动能力小于等于第二反相器中电压下拉部分结构的电压拉动能力。
5、可以配置第一反相器中电压下拉部分结构的电压拉动能力大于第二反相器中电压下拉部分结构的电压拉动能力。
6、可以配置第二晶体管PG的电压拉动能力大于第一晶体管PG_X的电压拉动能力。
7、可以配置第二晶体管PG和第一反相器中电压下拉部分结构的总的电压拉动能力，大于第一晶体管PG_X和第二反相器中电压下拉部分结构的总的电压拉动能力。
相关有益效果可参见实施例的描述，在此不再赘述。
需要说明的是，图8、图10和图11中设置的各晶体管的尺寸仅为本申请实施例中所示例的一种可行的尺寸，工程师也可以根据实际布设需要，选定其余尺寸的晶体管来实现本申请实施例中的非对称设计。
在本实施例中，可以结合对第一晶体管PG_X的关断控制来提升存储单元的性能。
可参见图10所示，可以配置写字线WWL在进行写操作时输出逻辑高电平，在进行读操作时输出逻辑低电平或不输出逻辑电平，并配置第一晶体管PG_X为NMOS管，从而使得在进行读操作时，第一晶体管PG_X得以关断，而在进行写操作时，第一晶体管PG_X得以导通。
类似的，可以配置写字线WWL在进行写操作时输出逻辑低电平，在进行读操作时输出逻辑高电平，并配置第一晶体管PG_X为PMOS管，从而实现相应的控制。
此外，在本实施例中，也可以结合设置受控开关的方式来进一步提升存储单元的性能。
可参见图8和图12所示，可以在第二反相器中电压上拉部分结构与工作电源之间，设置受控开关WPU，用于在进行写操作时断开第二反相器中电压上拉部分结构与工作电源之间的连接。
且，该受控开关可以采用晶体管，栅极与写字线WWL连接，实现相应控制。应理解，若配置的写字线WWL在进行写操作时输出逻辑高电平，在进行读操作时输出逻辑低电平或不输出逻辑电平，则受控开关可以选用PMOS管。若配置的写字线WWL在进行写操作时输出逻辑低电平，在进行读操作时输出逻辑高电平，则受控开关可以选用NMOS管。
当然，应理解，本申请实施例中，受控开关也可以采用独立于写字线WWL外的其余控制信号进行控制，只要能实现在写操作时，断开第二反相器中电压上拉部分结构与工作电源之间的连接即可。
应当理解的是，本申请实施例中，基于对第一晶体管PG_X的关断控制实现对于存储单元的性能的提升，基于非对称设计的思路实现对于存储单元的性能的提升，以及基于设置受控开关的方式来提升存储单元的性能的三种方案可以任意组合，实现对于存储单元的性能的提升。
还应当理解的是，本申请实施例中所示例的图5至图12仅为本申请实施例中所示例出的几种可行的存储单元电路结构，但不应仅认为本申请实施例中仅可根据这些电路结构实现。事实上基于本申请实施例中所描述的原理实现的存储单元均应纳入本申请的方案范围内。
实施例四：
本实施例以图12所示的结构对本申请实施的方案进行示例说明。
图12中的数字为所采用的对应位置的MOS管的尺寸，反映了相应MOS管的电压拉动能力的强弱。
图中：
WL：是字线，不管读操作还是写操作，都会打开，输出逻辑高电平。
WWL：是写字线，仅在写的时候打开，输出逻辑高电平。
BL：是位线，读写都会用到，读时从BL读出数据，写时从BL或WBL写入数据。
WBL：是写位线，仅在写时会使用，做写入数据用。
做读操作时，WL＝1使能打开PG管，WWL＝0保持关闭，并使得WPU管子打开。此时假设Q＝0，QB＝1，由于WPG的关断，使得WBL的信号不能干扰到QB点的数据，故此时Q和QB点的数据比图1的结构稳定得多(图1的结构会受到BL及WBL的干扰)。由于本申请的非对称设计，电压拉动能力PG＝PD>WPG＝PD_X，这就使得BL会很快的被下拉到0。
参见图13所示，图13为读时刻的波形图。可以明显发现，BL可快速被下拉到逻辑0，这就可用于单端放大器的设计。同时，得益于非对称设计，PD电压拉动能力相对PD_X来说更强，及QB＝1并不受WBL的干扰，Q＝0下拉BL时，受到的干扰会较图1的结构而言小的多，Q点的上抬幅度更小，使得读数据时电路稳定性更好。
而在写操作时，参见图14所示，图14为写时刻的波形图。
写操作具有两种情况：
1)BL＝0，WBL＝1，将0写入Q点。相比较于图1所示的传统设计，PD的电压拉动能力是4，而PD_X的电压拉动能力是2，这一非对称设计使得Q点较图1所示的结构而言，更容易倾向于0，所以也会比图1所示的结构更容易写入0。
2)BL＝1，WBL＝0，将0写入QB点。相比较于图1所示的传统设计，WBL需要和PU_X“fighting”，而由于写操作时WWL＝1，WPU关断，PU_X失去了供电，从避免了“fighting”(可以认为PU_X的拉动能力清零了)，所以WBL的0值就能非常容易地写入QB点。
通过本实施例的存储单元，得益于PG和PD电压拉动能力的增强，使得本实施例的存储单元更有利于读数据。而得益于本实施例的非对称设计以及读数据时WPG的关断，使得本实施例的存储单元更有利于抗读数据时的噪声。而得益于本实施例的PD电压拉动能力的增强和WPU的关断，使得本实施例的存储单元更容易写入数据。同时，由于读写时WL和WWL的区分控制，也有效保证了存储单元的读写速度和抗干扰能力。
实施例五：
本申请实施例中还提供了一种随机静态存储器以及一种寄存器堆(registerfile)，该随机静态存储器和register file可以采用前述实施例中描述的任一种存储单元来实现。
此外，本申请实施例中所描述的存储单元还可以应用于单端口读设计，和双端口读设计，具有较好的数据读取效果。
应该理解到，以上所描述的实施例仅仅是示意性的。
在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。
在本文中，多个是指两个或两个以上。
以上所述仅为本申请的实施例而已，并不用于限制本申请的保护范围，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (32)

1.一种存储单元，其特征在于，包括：
锁存器，包括首尾相接的第一反相器和第二反相器；
受控开关，设置于所述第二反相器中电压上拉部分结构与工作电源之间，用于在进行写操作时断开所述电压上拉部分结构与所述工作电源之间的连接。
2.如权利要求1所述的存储单元，其特征在于，所述存储单元还包括：
写字线，与所述受控开关连接，用于在进行写操作时输出逻辑高电平，在进行读操作时输出逻辑低电平或不输出逻辑电平；
所述受控开关，用于在接收到所述写字线输出的逻辑低电平时，导通所述电压上拉部分结构与所述工作电源之间的连接，在接收到所述写字线输出的逻辑高电平时，断开所述电压上拉部分结构与所述工作电源之间的连接。
3.如权利要求2所述的存储单元，其特征在于，所述受控开关为晶体管，所述写字线与所述晶体管的栅极连接。
4.如权利要求1所述的存储单元，其特征在于，所述存储单元还包括：
写位线，用于在进行写操作时输出逻辑电平；
第一晶体管，源极与所述第二反相器的第一数据存储点连接，漏极与所述写位线连接，用于在进行写操作时连通所述写位线与所述第一数据存储点，以将所述写位线输出的逻辑电平写入所述第一数据存储点。
5.如权利要求4所述的存储单元，其特征在于，所述第一晶体管还用于，在进行读操作时，断开所述写位线与所述第一数据存储点之间的连接。
6.如权利要求4所述的存储单元，其特征在于，所述第一晶体管的电压拉动能力大于所述第二反相器中电压上拉部分结构的电压拉动能力。
7.如权利要求1所述的存储单元，其特征在于，所述第二反相器中电压上拉部分结构的电压拉动能力小于等于所述第二反相器中电压下拉部分结构的电压拉动能力。
8.如权利要求1所述的存储单元，其特征在于，所述第一反相器中电压上拉部分结构的电压拉动能力小于等于所述第一反相器中电压下拉部分结构的电压拉动能力。
9.如权利要求1-8任一项所述的存储单元，其特征在于，所述存储单元还包括：
第二晶体管，源极与所述第一反相器的第二数据存储点连接；
字线，与所述第二晶体管的栅极连接，用于在进行读操作或进行写操作时，控制所述第二晶体管导通；
位线，与所述第二晶体管的漏极连接。
10.如权利要求9所述的存储单元，其特征在于，所述第一反相器中电压下拉部分结构的电压拉动能力大于所述第二反相器中电压下拉部分结构的电压拉动能力。
11.如权利要求9所述的存储单元，其特征在于，所述第二晶体管的电压拉动能力大于所述第一反相器中电压上拉部分结构的电压拉动能力。
12.如权利要求4-6任一项所述的存储单元，其特征在于，所述存储单元还包括：
第二晶体管，源极与所述第一反相器的第二数据存储点连接；
字线，与所述第二晶体管的栅极连接，用于在进行读操作或进行写操作时，控制所述第二晶体管导通；
位线，与所述第二晶体管的漏极连接；其中，
所述第二晶体管的电压拉动能力大于所述第一晶体管的电压拉动能力。
13.如权利要求4-6任一项所述的存储单元，其特征在于，所述存储单元还包括：
第二晶体管，源极与所述第一反相器的第二数据存储点连接；
字线，与所述第二晶体管的栅极连接，用于在进行读操作或进行写操作时，控制所述第二晶体管导通；
位线，与所述第二晶体管的漏极连接；其中，
所述第二晶体管和所述第一反相器中电压下拉部分结构的总的电压拉动能力，大于所述第一晶体管和所述第二反相器中电压下拉部分结构的总的电压拉动能力。
14.一种存储单元，其特征在于，包括：
锁存器，具有首尾相接的第一反相器和第二反相器；
第一晶体管，源极与所述第二反相器的第一数据存储点连接；
写位线，与所述第一晶体管的漏极连接，用于在进行读操作时，断开所述写位线与所述第一数据存储点之间的连接；
位线，通过第二晶体管与所述第一反相器的第二数据存储点连接，用于在进行读操作时，从所述第二数据存储点读出数据。
15.如权利要求14所述的存储单元，其特征在于，
所述写位线，还用于在进行写操作时输出逻辑电平；
所述第一晶体管还用于在进行写操作时连通所述写位线与所述第一数据存储点，以将所述写位线输出的逻辑电平写入所述第一数据存储点。
16.如权利要求14所述的存储单元，其特征在于，所述第一晶体管为NMOS管；所述存储单元还包括：
写字线，与所述第一晶体管的栅极连接，用于在进行写操作时输出逻辑高电平，在进行读操作时输出逻辑低电平或不输出逻辑电平。
17.如权利要求14所述的存储单元，其特征在于，所述第一晶体管的电压拉动能力大于所述第二反相器中电压上拉部分结构的电压拉动能力。
18.如权利要求14所述的存储单元，其特征在于，所述第二反相器中电压上拉部分结构的电压拉动能力小于等于所述第二反相器中电压下拉部分结构的电压拉动能力。
19.如权利要求14所述的存储单元，其特征在于，所述第一反相器中电压上拉部分结构的电压拉动能力小于等于所述第一反相器中电压下拉部分结构的电压拉动能力。
20.如权利要求14-19任一项所述的存储单元，其特征在于，所述第一反相器中电压下拉部分结构的电压拉动能力大于所述第二反相器中电压下拉部分结构的电压拉动能力。
21.如权利要求14-19任一项所述的存储单元，其特征在于，所述第二晶体管的电压拉动能力大于所述第一反相器中电压上拉部分结构的电压拉动能力。
22.如权利要求14-19任一项所述的存储单元，其特征在于，所述第二晶体管的电压拉动能力大于所述第一晶体管的电压拉动能力。
23.如权利要求14-19任一项所述的存储单元，其特征在于，所述第二晶体管和所述第一反相器中电压下拉部分结构的总的电压拉动能力，大于所述第一晶体管和所述第二反相器中电压下拉部分结构的总的电压拉动能力。
24.一种存储单元，其特征在于，包括：
锁存器，具有首尾相接的第一反相器和第二反相器；所述第一反相器中电压下拉部分结构的电压拉动能力大于所述第二反相器中电压下拉部分结构的电压拉动能力；
位线，与所述第一反相器的第二数据存储点连接，用于在进行读操作时，从所述第二数据存储点读出数据，在进行写操作时，向所述第二数据存储点写入数据；
写位线，与所述第二反相器的第一数据存储点连接。
25.如权利要求24所述的存储单元，其特征在于，所述第一反相器中电压上拉部分结构的电压拉动能力小于等于所述第一反相器中电压下拉部分结构的电压拉动能力。
26.如权利要求24所述的存储单元，其特征在于，所述存储单元还包括：
第二晶体管，源极与所述第一反相器的第二数据存储点连接；漏极与所述位线连接；
字线，与所述第二晶体管的栅极连接，用于在进行读操作或进行写操作时，控制所述第二晶体管导通。
27.如权利要求26所述的存储单元，其特征在于，所述第二晶体管的电压拉动能力大于所述第一反相器中电压上拉部分结构的电压拉动能力。
28.如权利要求26所述的存储单元，其特征在于，所述存储单元还包括：
第一晶体管，漏极与所述写位线连接，源极与所述第二反相器的第一数据存储点连接。
29.如权利要求28所述的存储单元，其特征在于，所述第二晶体管的电压拉动能力大于所述第一晶体管的电压拉动能力。
30.如权利要求28所述的存储单元，其特征在于，所述第二晶体管和所述第一反相器中电压下拉部分结构的总的电压拉动能力，大于所述第一晶体管和所述第二反相器中电压下拉部分结构的总的电压拉动能力。
31.一种随机静态存储器，其特征在于，包括如权利要求1-30任一项所述的存储单元。
32.一种寄存器堆，其特征在于，包括如权利要求1-30任一项所述的存储单元。
CN202010846578.4A 2020-08-20 2020-08-20 存储单元、随机静态存储器及寄存器堆 Pending CN111951849A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010846578.4A CN111951849A (zh) 2020-08-20 2020-08-20 存储单元、随机静态存储器及寄存器堆

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010846578.4A CN111951849A (zh) 2020-08-20 2020-08-20 存储单元、随机静态存储器及寄存器堆

Publications (1)

Publication Number Publication Date
CN111951849A true CN111951849A (zh) 2020-11-17

Family

ID=73358740

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010846578.4A Pending CN111951849A (zh) 2020-08-20 2020-08-20 存储单元、随机静态存储器及寄存器堆

Country Status (1)

Country Link
CN (1) CN111951849A (zh)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6198656B1 (en) * 1999-12-23 2001-03-06 Intel Corporation Asymmetric memory cell for single-ended sensing
US20080144362A1 (en) * 2006-03-29 2008-06-19 International Business Machines Corporation Asymmetrical memory cells and memories using the cells
CN102163455A (zh) * 2011-01-28 2011-08-24 中国航天科技集团公司第九研究院第七七一研究所 一种高可靠静态存储单元及其应用方法
CN102467961A (zh) * 2010-11-09 2012-05-23 香港科技大学 静态随机访问存储器及其控制方法
CN103077741A (zh) * 2012-12-31 2013-05-01 东南大学 一种低电压工作的sram的存储单元电路
CN104067345A (zh) * 2012-01-23 2014-09-24 高通股份有限公司 经改善低电压写入速度位单元
CN106098094A (zh) * 2015-04-29 2016-11-09 台湾积体电路制造股份有限公司 存储器件
US9627042B2 (en) * 2013-12-30 2017-04-18 The Regents Of The University Of Michigan Static random access memory cell having improved write margin for use in ultra-low power application

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6198656B1 (en) * 1999-12-23 2001-03-06 Intel Corporation Asymmetric memory cell for single-ended sensing
US20080144362A1 (en) * 2006-03-29 2008-06-19 International Business Machines Corporation Asymmetrical memory cells and memories using the cells
CN102467961A (zh) * 2010-11-09 2012-05-23 香港科技大学 静态随机访问存储器及其控制方法
CN102163455A (zh) * 2011-01-28 2011-08-24 中国航天科技集团公司第九研究院第七七一研究所 一种高可靠静态存储单元及其应用方法
CN104067345A (zh) * 2012-01-23 2014-09-24 高通股份有限公司 经改善低电压写入速度位单元
CN103077741A (zh) * 2012-12-31 2013-05-01 东南大学 一种低电压工作的sram的存储单元电路
US9627042B2 (en) * 2013-12-30 2017-04-18 The Regents Of The University Of Michigan Static random access memory cell having improved write margin for use in ultra-low power application
CN106098094A (zh) * 2015-04-29 2016-11-09 台湾积体电路制造股份有限公司 存储器件

Similar Documents

Publication Publication Date Title
US7324368B2 (en) Integrated circuit memory with write assist
US7986571B2 (en) Low power, single-ended sensing in a multi-port SRAM using pre-discharged bit lines
US8164971B2 (en) Dual power rail word line driver and dual power rail word line driver array
US8451652B2 (en) Write assist static random access memory cell
US8345504B2 (en) Data-aware dynamic supply random access memory
US7706174B2 (en) Static random access memory
JP2003022677A (ja) Ｓｒａｍセルにおける書込み動作のための方法および装置
US7248508B1 (en) Data retention in a semiconductor memory
US20140204656A1 (en) Low voltage dual supply memory cell with two word lines and activation circuitry
US8144523B2 (en) Semiconductor storage device
US20030189221A1 (en) Semiconductor memory
US7242626B2 (en) Method and apparatus for low voltage write in a static random access memory
US5229964A (en) Read circuit for large-scale dynamic random access memory
CN109935260B (zh) 一种利用多次复用策略的平均7t1r单元电路
CN112687308A (zh) 低功耗静态随机存储器单元以及存储器
US10878894B2 (en) Memory device having low bitline voltage swing in read port and method for reading memory cell
KR20160093456A (ko) 반도체 메모리 장치
KR20200021053A (ko) 비트 셀에 기록하기 위한 회로 및 방법
CN111951849A (zh) 存储单元、随机静态存储器及寄存器堆
US20120057399A1 (en) Asymmetric virtual-ground single-ended sram and system thereof
US10867665B1 (en) Reset before write architecture and method
Pelella et al. A 8Kb domino read SRAM with hit logic and parity checker
US11289154B2 (en) Circuit and method of writing to a bit cell
KR20190033961A (ko) 초저전압 메모리 장치 및 그 동작 방법
US20220199152A1 (en) Burst-mode memory with column multiplexer

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information
CB02 Change of applicant information

Address after: 300450 Tianjin Binhai New Area Huayuan Industrial Zone Haitai West Road 18 North 2-204 Industrial Incubation-3-8

Applicant after: Haiguang Information Technology Co., Ltd

Address before: Room 511, yindao business building, 32 Yuetan South Street, Xicheng District, Beijing

Applicant before: HAIGUANG INFORMATION TECHNOLOGY Co.,Ltd.