CN106098094A - 存储器件 - Google Patents

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Abstract

本发明提供了一种存储器件，包括第一反相器、与第一反相器交叉耦合的第二反相器、访问单元和开关单元。将访问单元配置为根据由第一字线和第二字线提供的信号，使第一反相器的输出端放电并且对第二反相器的输出端充电。将开关单元配置为根据由第一字线提供的信号，使电源与第一反相器和第二反相器断开。

Description

存储器件
技术领域
本发明一般涉及半导体技术领域，更具体地，涉及存储器件。
背景技术
静态随机存取存储器(SRAM)是使用双稳态锁存电路来存储每一个比特位的存储器。术语“静态”随机存取存储器与必须周期性地刷新的“动态”随机存取存储器(DRAM)不同。SRAM呈现数据剩磁，但是在传统意义上(当存储器断电时数据最终会丢失)，其仍然是易失性的。
然而，由于SRAM的晶体管中的性能不同，所以SRAM的写操作会失败。另一方面，由于SRAM的晶体管中生成的偏压(bias)，从而SRAM中的一个存储器单元翻转(flip)，SRAM的读操作会失败。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种存储器件，包括：第一反相器；第二反相器，与所述第一反相器交叉耦合；访问单元，被配置为根据由第一字线和第二字线提供的信号，使所述第一反相器的输出端放电并且对所述第二反相器的输出端充电；以及开关单元，被配置为根据由所述第一字线提供的信号，使电源与所述第一反相器和所述第二反相器断开。
在该存储器件中，所述第一字线和所述第二字线提供的信号的相位相反。
在该存储器件中，所述访问单元包括：第一传输门，被配置为由所述第一字线和所述第二字线提供的信号进行控制，以响应于由第一位线提供的信号使所述第一反相器的输出端放电；以及第二传输门，被配置为由所述第一字线和所述第二字线提供的信号进行控制，以响应于由第二位线提供的信号对所述第二反相器的输出端充电。
在该存储器件中，所述第一传输门包括：输入端，耦合至所述第一位线；输出端，耦合至所述第一反相器的输出端；第一控制端，耦合至所述第一字线；和第二控制端，耦合至所述第二字线；其中，所述第二传输门包括：输入端，耦合至所述第二反相器的输出端；输出端，耦合至所述第二位线；第一控制端，耦合至所述第一字线；以及第二控制端，耦合至所述第二字线。
在该存储器件中，所述开关单元包括：第一晶体管，被配置为由所述第一字线提供的信号进行控制，以使所述电源与所述第一反相器断开；以及第二晶体管，被配置为由所述第一字线提供的信号进行控制，以使所述电源与所述第二反相器断开。
在该存储器件中，所述第一晶体管包括：第一端，被配置为耦合至所述电源；第二端，耦合至所述第一反相器；和控制端，耦合至所述第一字线；其中，所述第二晶体管包括：第一端，被配置为耦合至所述电源；第二端，耦合至所述第二反相器；以及控制端，耦合至所述第一字线。
该存储器件还包括：读单元，被配置为根据由第三字线和所述第一反相器的输出端提供的信号，使位线放电。
在该存储器件中，所述访问单元被配置为在写操作期间，使所述第一反相器的输出端放电并且使所述第二反相器的输出端充电；所述开关单元被配置为在所述写操作期间，使所述电源与所述第一反相器和所述第二反相器断开；并且所述读单元被配置为在读操作期间，使所述位线放电。
在该存储器件中，所述读单元包括：第一晶体管，包括：第一端；第二端，耦合至所述位线；和控制端，耦合至所述第三字线；以及第二晶体管，包括：第一端，耦合至所述第一晶体管的第一端；第二端，被配置为耦合至接地电压；和控制端，耦合至所述第一反相器的输出端。
根据本发明的另一方面，提供了一种存储器件，包括：第一反相器；第二反相器，与所述第一反相器交叉耦合；第一晶体管，耦合至第一位线；第二晶体管，耦合至第二位线；第一开关单元，被配置为响应于由所述第一位线通过所述第一晶体管提供的信号，使所述第一反相器的输出端放电；以及响应于由所述第二位线通过所述第二晶体管提供的信号，对所述第二反相器的输出端充电；第二开关单元，被配置为根据由数据线提供的信号，使电源与所述第一反相器和所述第二反相器断开；以及第三开关单元，被配置为根据由所述第一反相器的输出端提供的信号，使所述第二晶体管连接至参考电压。
在该存储器件中，所述第一开关单元包括：第三晶体管，被配置为由选择线提供的信号进行控制，以使所述第一晶体管与所述第一反相器的输出端连接，并且响应于由所述第一位线通过所述第一晶体管提供的信号使所述第一反相器的输出端放电；以及第四晶体管，被配置为由所述选择线提供的信号进行控制，以使所述第二晶体管与所述第二反相器的输出端连接，并且响应于由所述第二位线通过所述第二晶体管提供的信号对所述第二反相器的输出端充电。
在该存储器件中，所述第三晶体管包括：第一端，耦合至所述第一晶体管；第二端，耦合至所述第一反相器的输出端；和控制端，耦合至所述选择线；其中，所述第四晶体管包括：第一端，耦合至所述第二反相器的输出端；第二端，耦合至所述第二晶体管；以及控制端，耦合至所述选择线。
在该存储器件中，所述第二开关单元包括：第五晶体管，被配置为由所述数据线的第一数据线提供的信号进行控制，以使所述电源与所述第一反相器断开；以及第六晶体管，被配置为由所述数据线的第二数据线提供的信号进行控制，以使所述电源与所述第二反相器断开。
在该存储器件中，所述第五晶体管包括：第一端，被配置为耦合至所述电源；第二端，耦合至所述第一反相器；和控制端，耦合至所述第一数据线；其中，所述第六晶体管包括：第一端，被配置为耦合至所述电源；第二端，耦合至所述第二反相器；以及控制端，耦合至所述第二数据线。
在该存储器件中，所述第二开关单元还包括：平衡器，被配置为根据字线提供的信号，平衡所述第五晶体管与所述第六晶体管的电压。
在该存储器件中，所述第二开关单元还包括：第七晶体管，被配置为由字线提供的信号进行控制，以使所述电源与所述第一反相器断开；以及第八晶体管，被配置为由所述字线提供的信号进行控制，以使所述电源与所述第二反相器断开。
在该存储器件中，所述第七晶体管包括：第一端，被配置为耦合至所述电源；第二端，耦合至所述第一反相器；和控制端，耦合至所述字线；其中，所述第八晶体管包括：第一端，被配置为耦合至所述电源；第二端，耦合至所述第二反相器；以及控制端，耦合至所述字线。
在该存储器件中，所述第三开关单元包括：第七晶体管，包括：第一端，耦合至所述第一晶体管；第二端，被配置为耦合至接地电压；和控制端，耦合至所述第二反相器的输出端；以及第八晶体管，包括：第一端，耦合至所述第二晶体管；第二端，被配置为耦合至所述参考电压；和控制端，耦合至所述第一反相器的输出端。
根据本发明的又一方面，提供了一种方法，包括：在写操作期间，根据由第一字线提供的信号，使存储器件中的第一反相器的输出端放电，并且根据由第二字线提供的信号，对所述存储器件中的第二反相器的输出端充电，其中，所述第二反相器与所述第一反相器交叉耦合；以及在所述写操作期间，根据由所述第一字线提供的信号，使电源与所述第一反相器和所述第二反相器断开。
在该方法中，所述方法还包括：在读操作期间，根据由第三字线和所述第一反相器的输出端提供的信号，使位线放电。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各方面。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1是根据一些实施例的静态随机存取存储器(SRAM)的原理图。
图2是根据一些实施例的用于控制如图1所示的SRAM的方法的流程图。
图3是根据一些实施例的如图1所示的SRAM的原理图。
图4是根据一些实施例的用于控制如图3所示的SRAM的方法的流程图。
图5是根据一些实施例的SRAM的原理图。
图6是根据一些实施例的用于控制如图5所示的SRAM的方法的流程图。
图7是根据一些实施例的如图5所示的SRAM的原理图。
图8是根据一些实施例的用于控制如图7所示的SRAM的方法的流程图。
图9是根据一些实施例的如图5所示的SRAM的原理图。
具体实施方式
以下公开内容提供了多种不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在各个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身并不表示所讨论的实施例和/或配置之间的关系。
本说明书中使用的术语在本领域中以及在使用每一个术语的特定上下文环境中通常具有其普通含义。本说明书中使用的实例包括本文所讨论的任何术语的实例，仅是示例性的，并且绝不是限制本发明的或任何示例性术语的范围和意义。同样，本发明不限于本说明书中给出的各个实施例。
应当理解，尽管本文可以使用术语“第一”、“第二”等以描述各个元件，但是这些元件不应被这些术语限制。这些术语用于将一个元件与另一个元件区别开。例如，在不背离实施例的范围的情况下，可以将第一元件称为第二元件，并且类似地，可以将第二元件称为第一元件。如本文所使用的，术语“和/或”包括一个或多个相关所列条目的任何一个和全部组合。
如本文所使用的，术语“包含”、“包括”、“具有”、“含有”、“涉及”等应该被理解为开放式的，即，表示包括但不限于。
在整个说明书中提及的“一个实施例”或“实施例”表示结合该实施例所描述的特别的部件、结构、实施方式或特征包括在本发明的至少一个实施例中。因此，在整个说明书的多个地方使用的短语“在一个实施例中”或“在实施例中”不是必须涉及相同的实施例。此外，特别的部件、结构、实施方式或特征可以在一个或多个实施例中以任何合适的方式结合。
图1是根据一些实施例的静态随机存取存储器(SRAM)的原理图。
如图1示例性地示出的，SRAM 100包括互补金属氧化物半导体(CMOS)反相器C1、CMOS反相器C2、访问单元110和开关单元120。CMOS反相器C1包括p型金属氧化物半导体(PMOS)晶体管P1和N型金属氧化物半导体(NMOS)晶体管N1。PMOS晶体管P1和NMOS晶体管N1中的每一个都包括第一端、第二端和控制端。PMOS晶体管P1的第二端在指示CMOS反相器C1的输出端的节点S1处耦合至NMOS晶体管N1的第一端。
另外，CMOS反相器C2包括PMOS晶体管P2和NMOS晶体管N2。PMOS晶体管P2和NMOS晶体管N2中的每一个都包括第一端、第二端和控制端。PMOS晶体管P2的第二端在指示CMOS反相器C2的输出端的节点S2处耦合至NMOS晶体管N2的第一端。CMOS反相器C2与CMOS反相器C1交叉耦合。访问单元110耦合至字线WWL、字线WWLB、节点S1和节点S2。开关单元120耦合至电源电压VDD、字线WWL、PMOS晶体管P1的第一端和PMOS晶体管P2的第一端。
在一些实施例中，SRAM 100还包括读单元130。读单元130耦合至字线RWL、位线RBL、CMOS反相器C1的输出端。
图2是根据一些实施例的用于控制如图1所示的SRAM的方法的流程图。如图所示，参考方法200描述图1中的SRAM 100的操作。
在操作210中，在写操作期间，根据字线WWL和字线WWLB提供的信号，访问单元110使节点S1放电而对节点S2充电。下文中，访问单元110对节点S2充电表示通过访问单元110将节点S2处的电压成功上拉至位线WBLB上的电压(如，电源电压VDD)。结果，防止写操作期间的写恢复失败。
在操作220中，在写操作期间，根据字线WWL提供的信号，将开关单元120配置为使电源电压VDD与PMOS晶体管P1的第一端和PMOS晶体管P2的第一端断开。由于电源电压VDD与PMOS晶体管P1的第一端和PMOS晶体管P2的第一端断开，所以电源电压VDD不会通过PMOS晶体管P1影响节点S1。因此，开关单元120防止写失败。
在操作230中，在读操作期间，根据字线WWL提供的信号，将开关单元120配置为使电源电压VDD与PMOS晶体管P1的第一端和PMOS晶体管P2的第一端连接。
在操作240中，在读操作期间，根据字线RWL和节点S1提供的信号，将读单元130配置为使位线RBL放电。下文中，读单元130使位线RBL放电表示通过读单元130将位线RBL的电压成功下拉至接地电压。由于读单元130用于作为独立的读端口，所以独立地执行读操作并且读操作不会受到SRAM 100的其他部分的影响。因此，通过感测放大器(未示出)检测位线RBL提供的信号，并且防止读干扰问题。
在其他方法中，在写“0”操作期间，访问单元110使节点S1放电；与此同时，PMOS晶体管P1导通，并且电源电压VDD通过PMOS晶体管P1影响节点S1，从而导致写连接失败。另一方面，如果PMOS晶体管P2太弱，则不能将节点S2成功上拉至电源电压VDD，从而导致写恢复失败。在读操作期间，访问单元110通过节点S1和NMOS晶体管N1使位线WBL放电至接地电压，并且存储在节点S1中的电压上升至△V。存储在节点S1中的电压△V使得CMOS反相器C2翻转并且导致读干扰问题。
与以上所述的方法相比，如图2中的方法所述，通过访问单元110将节点S2处的电压成功上拉至电源电压VDD。结果，防止写操作期间的写恢复失败。另一方面，如图2中的方法所述，在写操作期间，开关单元120将电源电压VDD与PMOS晶体管P1的第一端断开；并且因此，电源电压VDD不会通过PMOS晶体管P1影响节点S1。因此，开关单元120防止写连接失败。另外，由于操作读单元130用于作为独立的读端口，所以防止了读干扰问题。
图3是根据一些实施例的如图1所示的SRAM的原理图。如图3示例性地示出，访问单元110包括CMOS传输门112和CMOS传输门114。CMOS传输门112包括输入端112A、输出端112B、控制端112C和控制端112D。输入端112A耦合至位线WBL，输出端112B耦合至节点S1，控制端112C耦合至字线WWL，并且控制端112D耦合至字线WWLB。CMOS传输门114包括输入端114A、输出端114B、控制端114C和控制端114D。输入端114A耦合至节点S2，输出端114B耦合至位线WBLB，控制端114C耦合至字线WWL，并且控制端114D耦合至字线WWLB。
在一些实施例中，开关单元120包括晶体管P5和晶体管P6。晶体管P5、P6中的每一个都包括第一端、第二端和控制端。晶体管P5的第一端耦合至电源电压VDD。晶体管P5的第二端耦合至PMOS晶体管P1的第一端。晶体管P5的控制端耦合至字线WWL和访问单元110的CMOS传输门112。晶体管P6的第一端耦合至电源电压VDD。晶体管P6的第二端耦合至PMOS晶体管P2的第一端。晶体管P6的控制端耦合至字线WWL和访问单元110的CMOS传输门114。
在一些实施例中，读单元130包括晶体管N5和晶体管N6。晶体管N5、N6中的每一个都包括第一端、第二端和控制端。晶体管N5的第二端耦合至位线RBL。晶体管N5的控制端耦合至字线RWL。晶体管N6的第一端耦合至晶体管N5的第一端。晶体管N6的第二端耦合至接地电压。晶体管N6的控制端耦合至节点S1。
在一些实施例中，PMOS晶体管P1的控制端耦合至NMOS晶体管N1的控制端。PMOS晶体管P2的控制端耦合至NMOS晶体管N2的控制端。节点S1耦合至PMOS晶体管P2和第二NMOS晶体管N2的控制端。节点S2耦合至PMOS晶体管P1和NMOS晶体管N1的控制端。
图4是根据一些实施例的用于控制如图3所示的SRAM的方法的流程图。如图所示，参考方法400描述图3中的SRAM 100A的操作。
在操作410中，在写操作期间，将CMOS传输门112配置为由字线WWL和字线WWLB提供的信号进行控制，以响应于位线WBL提供的信号来使节点S1放电。此后，CMOS传输门112使节点S1放电表示通过CMOS传输门112将节点S1处的电压成功下拉至位线WBL上的电压(如，参考电压)。在一些实施例中，字线WWL和字线WWLB所提供的信号是相反的。
在操作420中，在写操作期间，将CMOS传输门114配置为由字线WWL和字线WWLB提供的信号进行控制，以响应于位线WBLB提供的信号来对节点S2充电。此后，CMOS传输门114对节点S2充电表示通过CMOS传输门114将节点S2处的电压成功上拉至位线WBLB上的电压(如，电源电压VDD)。由于位线WBLB通过CMOS传输门114对节点S2充电，所以将存储在节点S2中的电压成功上拉至电源电压VDD，以防止写恢复失败。
在操作430中，在写操作期间，将晶体管P5配置为由字线WWL提供的信号进行控制，以使电源电压VDD与CMOS反相器C1断开。由于电源电压VDD与CMOS反相器C1断开，所以断开PMOS晶体管P1与CMOS传输门112之间的电流路径，以防止写连接失败。
在操作440中，在写操作期间，将晶体管P6配置为由字线WWL提供的信号进行控制，以使电源电压VDD与CMOS反相器C2断开。
在操作450中，在读操作期间，根据字线RWL提供的信号使晶体管N5导通，并且根据存储在节点S1中的信号使晶体管N6导通，以使位线RBL放电。晶体管N5、N6使位线RBL放电表示通过晶体管N5、N6将位线RBL的电压成功下拉至接地电压。由于包括晶体管N5、N6的读单元130用于作为独立的读端口，所以独立地执行读操作并且读操作不会受到SRAM 100A的其他部分的影响。因此，可以防止读操作期间的读干扰问题。
与以上所述的方法相比，如图4中的方法所述，通过CMOS传输门114将节点S2处的电压成功上拉至电源电压VDD。结果，防止写操作期间的写恢复失败。另一方面，如图4中的方法所述，在写操作期间，晶体管P5将电源电压VDD与PMOS晶体管P1的第一端断开；因此，电源电压VDD不会通过PMOS晶体管P1影响节点S1。因此，晶体管P5防止写连接失败。另外，由于包括晶体管N5、N6的读单元130用于作为独立的读端口，所以防止了读干扰问题。
图5是根据一些实施例的SRAM的原理图。如图5示例性地示出的，SRAM 500包括CMOS反相器C1、CMOS反相器C2、晶体管N3、晶体管N4、开关单元510、开关单元520和开关单元530。CMOS反相器C1包括PMOS晶体管P1和NMOS晶体管N1。PMOS晶体管P1和NMOS晶体管N1中的每一个都包括第一端、第二端和控制端。PMOS晶体管P1的第二端在指示CMOS反相器C1的输出端的节点S1处耦合至NMOS晶体管N1的第一端。CMOS反相器C2与CMOS反相器C1交叉耦合。
另外，CMOS反相器C2包括PMOS晶体管P2和NMOS晶体管N2。PMOS晶体管P2和NMOS晶体管N2中的每一个都包括第一端、第二端和控制端。PMOS晶体管P2的第二端在指示CMOS反相器C2的输出端的节点S2处耦合至NMOS晶体管N2的第一端。晶体管N3、N4中的每一个都包括第一端、第二端和控制端。晶体管N3的第一端耦合至位线BL。晶体管N3的控制端耦合至字线WL。晶体管N4的第二端耦合至位线BLB。晶体管N4的控制端耦合至字线WL。
此外，开关单元510耦合至晶体管N3的第二端、晶体管N4的第一端、节点S1、节点S2和选择线SEL。开关单元520耦合至电源电压VDD、PMOS晶体管P1和PMOS晶体管P2的第一端以及数据线D、DB。开关单元530耦合至晶体管N3的第二端、节点S1和节点S2。
图6是根据一些实施例的用于控制如图5所示的SRAM的方法的流程图。如图所示，参考方法600描述图5中的SRAM 500的操作。
在操作610中，在写操作期间，将开关单元510配置为：响应于由位线BLB通过晶体管N4提供的信号，使CMOS反相器C2的节点S放电；以及响应于由位线BL通过晶体管N3提供的信号，对节点S1充电。下文中，开关单元510对节点S1充电表示通过开关单元510将节点S1处的电压成功上拉至位线BL上的电压(如，电源电压VDD)。结果，防止写操作期间的写恢复失败。
在操作620中，在写操作期间，将开关单元520配置为：根据由数据线D提供的信号使电源电压VDD与COMS反相器C2断开。由于电源电压VDD与CMOS反相器C2断开，所以电源电压VDD不会通过PMOS晶体管P2影响节点S2。因此，开关单元520防止写失败。
在操作630中，在读操作期间，将开关单元530配置为：根据由节点S2提供的信号使晶体管N3连接至参考电压(如，接地电压)。
图7是根据一些实施例的如图5所示的SRAM的原理图。如图7示例性地示出，开关单元510包括晶体管N5和晶体管N6。晶体管N5、N6中的每一个都包括第一端、第二端和控制端。晶体管N5的第一端耦合至晶体管N3的第二端。晶体管N5的第二端耦合至节点S1。晶体管N5的控制端耦合至选择线SEL。晶体管N6的第一端耦合至节点S2。晶体管N6的第二端耦合至晶体管N4的第一端。晶体管N6的控制端耦合至选择线SEL。
在一些实施例中，开关单元530包括晶体管N7和晶体管N8。晶体管N7、N8中的每一个都包括第一端、第二端和控制端。晶体管N7的第一端耦合至晶体管N3的第二端。晶体管N7的第二端耦合至接地电压。晶体管N7的控制端耦合至节点S2。晶体管N8的第一端耦合至晶体管N4的第一端。晶体管N8的第二端耦合至接地电压。晶体管N8的控制端耦合至节点S1。
在一些实施例中，开关单元520包括晶体管P3和晶体管P4。晶体管P3、P4中的每一个都包括第一端、第二端和控制端。晶体管P3、P4的第一端耦合至电源电压VDD。晶体管P3的第二端耦合至PMOS晶体管P1的第一端。晶体管P3的控制端耦合至数据线DB。晶体管P4的第二端耦合至PMOS晶体管P2的第一端。晶体管P4的控制端耦合至第二数据线D。
在一些实施例中，开关单元520还包括晶体管P5，该晶体管用作平衡器。晶体管P5耦合至PMOS晶体管P1和PMOS晶体管P2的第一端。
图8是根据一些实施例的用于控制如图7所示的SRAM的方法的流程图。如图所示，参考方法800描述图7中的SRAM 500A的操作。
在操作810中，在写周期期间，将晶体管N6配置为由选择线SEL提供的信号进行控制，以使晶体管N4与节点S2连接并且响应于由位线BLB通过晶体管N4提供的信号来使节点S2放电。下文中，晶体管N6使节点S2放电表示通过晶体管N6将节点S2的电压成功下拉至接地电压。
在操作820中，在写周期期间，将晶体管N5配置为由选择线SEL提供的信号进行控制，以使晶体管N3与节点S1连接并且响应于由位线BL通过晶体管N3提供的信号来对节点S1充电。此外，晶体管N5对节点S1充电表示通过晶体管N5将节点S1处的电压成功上拉至位线BL上的电压(如，电源电压VDD)。可以将图7的多个SRAM 500A布置为阵列，并且可以通过由选择线SEL提供的信号来选择阵列的列中的一个SRAM500A，使得可以实现阵列交错(interleaving)设计。
在操作830中，在写周期期间，将晶体管P4配置为由数据线D提供的信号进行控制，以使电源电压VDD与CMOS反相器C2断开。由于电源电压VDD与CMOS反相器C2断开，所以断开CMOS反相器C2的PMOS晶体管P2与晶体管N4之间的电流路径，以防止写连接失败。
在操作840中，在读周期期间，根据由选择线SEL提供的信号使晶体管N5截止，以用于使晶体管N3的第二端与节点S1断开，并且根据节点S2提供的信号使晶体管N7导通，以用于使位线BL放电。此后，晶体管N7使位线BL放电表示通过晶体管N7将位线BL的电压成功下拉至接地电压。
图9是根据一些实施例的如图5所示的SRAM的原理图。与图7中的SRAM 500A相比，图9的SRAM 500B中的开关单元520包括晶体管P3至P6。晶体管P3至P6中的每一个都包括第一端、第二端和控制端。晶体管P3至P6的第一端耦合至电源电压VDD。晶体管P3、P5的第二端耦合至PMOS晶体管P1的第一端。晶体管P4、P6的第二端耦合至PMOS晶体管P2的第一端。晶体管P3的控制端耦合至第一数据线DB。晶体管P4的控制端耦合至第二数据线D。晶体管P5、P6的控制端耦合至字线WL。
还公开了一种存储器件，包括第一反相器、第二反相器、访问单元和开关单元。第二反相器与第一反相器交叉耦合。将访问单元配置为：根据由第一字线和第二字线提供的信号，使第一反相器的输出端放电并且对第二反相器的输出端充电。将开关单元配置为：根据由第一字线提供的信号，使电源与第一反相器和第二反相器断开。
还公开了一种存储器件，包括第一反相器、第二反相器、第一晶体管、第二晶体管、第一开关单元、第二开关单元和第三开关单元。第二反相器与第一反相器交叉耦合。第一晶体管耦合至第一位线。第二晶体管耦合至第二位线。将第一开关单元配置为：响应于由第一位线通过第一晶体管提供的信号，使第一反相器的输出端放电；以及响应于由第二位线通过第二晶体管提供的信号，对第二反相器的输出端充电。将第二开关单元配置为：根据由数据线提供的信号，使电源与第一反相器和第二反相器断开。将第三开关单元配置为：根据由第一反相器的输出端提供的信号，使第二晶体管与参考电压连接。
还公开了一种包括如下操作的方法。在写操作期间，根据由第一字线提供的信号，使存储器件中的第一反相器的输出端放电，并且根据由第二字线提供的信号，对存储器件中的第二反相器的输出端充电，其中第二反相器与第一反相器交叉耦合。在写操作期间，根据由第一字线提供的信号，使电源与第一反相器和第二反相器断开。
上面论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实现与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域的技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、更换以及改变。

Claims (10)

1.一种存储器件，包括：
第一反相器；
第二反相器，与所述第一反相器交叉耦合；
访问单元，被配置为根据由第一字线和第二字线提供的信号，使所述第一反相器的输出端放电并且对所述第二反相器的输出端充电；以及
开关单元，被配置为根据由所述第一字线提供的信号，使电源与所述第一反相器和所述第二反相器断开。
2.根据权利要求1所述的存储器件，其中，所述第一字线和所述第二字线提供的信号的相位相反。
3.根据权利要求1所述的存储器件，其中，所述访问单元包括：
第一传输门，被配置为由所述第一字线和所述第二字线提供的信号进行控制，以响应于由第一位线提供的信号使所述第一反相器的输出端放电；以及
第二传输门，被配置为由所述第一字线和所述第二字线提供的信号进行控制，以响应于由第二位线提供的信号对所述第二反相器的输出端充电。
4.根据权利要求3所述的存储器件，其中，
所述第一传输门包括：
输入端，耦合至所述第一位线；
输出端，耦合至所述第一反相器的输出端；
第一控制端，耦合至所述第一字线；和
第二控制端，耦合至所述第二字线；
其中，所述第二传输门包括：
输入端，耦合至所述第二反相器的输出端；
输出端，耦合至所述第二位线；
第一控制端，耦合至所述第一字线；以及
第二控制端，耦合至所述第二字线。
5.根据权利要求1所述的存储器件，其中，所述开关单元包括：
第一晶体管，被配置为由所述第一字线提供的信号进行控制，以使所述电源与所述第一反相器断开；以及
第二晶体管，被配置为由所述第一字线提供的信号进行控制，以使所述电源与所述第二反相器断开。
6.根据权利要求5所述的存储器件，其中，
所述第一晶体管包括：
第一端，被配置为耦合至所述电源；
第二端，耦合至所述第一反相器；和
控制端，耦合至所述第一字线；
其中，所述第二晶体管包括：
第一端，被配置为耦合至所述电源；
第二端，耦合至所述第二反相器；以及
控制端，耦合至所述第一字线。
7.根据权利要求1所述的存储器件，还包括：
读单元，被配置为根据由第三字线和所述第一反相器的输出端提供的信号，使位线放电。
8.根据权利要求7所述的存储器件，其中，所述访问单元被配置为在写操作期间，使所述第一反相器的输出端放电并且使所述第二反相器的输出端充电；所述开关单元被配置为在所述写操作期间，使所述电源与所述第一反相器和所述第二反相器断开；并且所述读单元被配置为在读操作期间，使所述位线放电。
9.一种存储器件，包括：
第一反相器；
第二反相器，与所述第一反相器交叉耦合；
第一晶体管，耦合至第一位线；
第二晶体管，耦合至第二位线；
第一开关单元，被配置为响应于由所述第一位线通过所述第一晶体管提供的信号，使所述第一反相器的输出端放电；以及响应于由所述第二位线通过所述第二晶体管提供的信号，对所述第二反相器的输出端充电；
第二开关单元，被配置为根据由数据线提供的信号，使电源与所述第一反相器和所述第二反相器断开；以及
第三开关单元，被配置为根据由所述第一反相器的输出端提供的信号，使所述第二晶体管连接至参考电压。
10.一种方法，包括：
在写操作期间，根据由第一字线提供的信号，使存储器件中的第一反相器的输出端放电，并且根据由第二字线提供的信号，对所述存储器件中的第二反相器的输出端充电，其中，所述第二反相器与所述第一反相器交叉耦合；以及
在所述写操作期间，根据由所述第一字线提供的信号，使电源与所述第一反相器和所述第二反相器断开。
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