KR20160128885A - 메모리 디바이스 - Google Patents

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KR20160128885A
KR20160128885A KR1020150160922A KR20150160922A KR20160128885A KR 20160128885 A KR20160128885 A KR 20160128885A KR 1020150160922 A KR1020150160922 A KR 1020150160922A KR 20150160922 A KR20150160922 A KR 20150160922A KR 20160128885 A KR20160128885 A KR 20160128885A
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히데히로 후지와라
헝젠 리아오
옌휴이 첸
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

메모리 디바이스는 제 1 인버터, 제 1 인버터와 교차 결합된 제 2 인버터, 액세싱 유닛, 및 스위칭 유닛을 포함한다. 액세싱 유닛은 제 1 워드 라인 및 제 2 워드 라인에 의해 제공된 신호들에 따라, 제 2 인버터의 출력을 충전시키고 제 1 인버터의 출력을 방전시키도록 구성된다. 스위칭 유닛은 제 1 워드 라인에 의해 제공된 신호에 따라, 제 1 인버터 및 제 2 인버터로부터 전원을 차단시키도록 구성된다.

Description

메모리 디바이스{MEMORY DEVICE}
스태틱 랜덤 액세스 메모리(Static random access memory; SRAM)는 각각의 비트를 저장하는 쌍안정 래치 회로를 사용하는 메모리의 일종이다. 용어 "스태틱" 랜덤 액세스 메모리는 주기적으로 리프레시되어야 하는 "다이나믹" 랜덤 액세스 메모리(dynamic random access memory; DRAM)와는 상이하다. SRAM은 잔류 데이터(data remanence)를 나타내지만, 메모리에 전원이 공급되지 않는 경우, 결국 데이터가 손실되는 종래의 의미에서 여전히 휘발성이다.
그러나, SRAM의 트랜지스터들 간의 능력 차이로 인해, SRAM의 기입 동작은 실패할 수 있다. 반면에, SRAM의 트랜지스터들 간에 발생되어, 그것 때문에, SRAM의 메모리 셀들 중 하나를 플립시키는 바이어스로 인해, SRAM의 판독 동작이 실패할 수 있다.
제 1 인버터, 제 2 인버터, 액세싱 유닛, 및 스위칭 유닛을 포함하는 메모리 디바이스가 개시된다. 제 2 인버터는 제 1 인버터와 교차 결합된다. 액세싱 유닛은 제 1 워드 라인 및 제 2 워드 라인에 의해 제공된 신호들에 따라 제 2 인버터의 출력을 충전시키고 제 1 인버터의 출력을 방전시키도록 구성된다. 스위칭 유닛은 제 1 워드 라인에 의해 제공된 신호에 따라 제 1 인버터 및 제 2 인버터로부터 전원을 차단시키도록 구성된다.
제 1 인버터, 제 2 인버터, 제 1 트랜지스터, 제 2 트랜지스터, 제 1 스위칭 유닛, 제 2 스위칭 유닛, 및 제 3 스위칭 유닛을 포함하는 메모리 디바이스가 또한 개시된다. 제 2 인버터는 제 1 인버터와 교차 결합된다. 제 1 트랜지스터는 제 1 비트 라인에 결합된다. 제 2 트랜지스터는 제 2 비트 라인에 결합된다. 제 1 스위칭 유닛은 제 1 트랜지스터를 통해 제 1 비트 라인에 의해 제공된 신호에 응답하여, 제 1 인버터의 출력을 방전시키고, 제 2 트랜지스터를 통해 제 2 비트 라인에 의해 제공된 신호에 응답하여, 제 2 인버터의 출력을 충전시키도록 구성된다. 제 2 스위칭 유닛은 데이터 라인들에 의해 제공된 신호들에 따라 제 1 인버터 및 제 2 인버터로부터 전원을 차단시키도록 구성된다. 제 3 스위칭 유닛은 제 1 인버터의 출력에 의해 제공된 신호에 따라 기준 전압에 제 2 트랜지스터를 연결시키도록 구성된다.
이하의 동작을 포함하는 방법이 또한 개시된다. 기입 동작 동안, 메모리 디바이스의 제 1 인버터의 출력이 제 1 워드 라인에 의해 제공된 신호에 따라 방전되고, 메모리 디바이스의 제 2 인버터의 출력이 제 2 워드 라인에 의해 제공된 신호에 따라 충전되며, 제 2 인버터는 제 1 인버터와 교차 결합된다. 기입 동작 동안, 전원은 제 1 워드 라인에 의해 제공된 신호에 따라 제 1 인버터 및 제 2 인버터로부터 차단된다.
본 발명개시의 양태들는 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 일부 실시예들에 따라, 스태틱 랜덤 액세스 메모리(SRAM)의 개략도이다.
도 2는 일부 실시예들에 따라, 도 1에 예시된 바와 같은 SRAM을 제어하기 위한 방법의 흐름도이다.
도 3은 일부 실시예들에 따라, 도 1에 예시된 바와 같은 SRAM의 개략도이다.
도 4는 일부 실시예들에 따라, 도 3에 예시된 바와 같은 SRAM을 제어하기 위한 방법의 흐름도이다.
도 5는 일부 실시예들에 따라, SRAM의 개략도이다.
도 6은 일부 실시예들에 따라, 도 5에 예시된 바와 같은 SRAM을 제어하기 위한 방법의 흐름도이다.
도 7은 일부 실시예들에 따라, 도 5에 예시된 바와 같은 SRAM의 개략도이다.
도 8은 일부 실시예들에 따라, 도 7에 예시된 바와 같은 SRAM을 제어하기 위한 방법의 흐름도이다.
도 9는 일부 실시예들에 따라, 도 5에 예시된 바와 같은 SRAM의 개략도이다.
다음의 발명개시는 제공된 주제의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들, 또는 예들을 제공한다. 컴포넌트 및 배치의 특정한 예들은 본 발명개시를 단순화하기 위해 이하에 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은, 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처들이 형성되는 실시예들을 또한 포함할 수 있다. 게다가, 본 발명개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략함과 명료함을 위한 것으로, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하지 않는다.
본 명세서에서 이용되는 용어는 일반적으로 각각의 용어가 이용되는 특정 문맥에서 그리고 당업계에서 그들의 통상의 의미를 갖는다. 본원에 논의된 임의의 용어의 예들을 비롯한, 본 명세서에서 예들의 이용은 단지 예시이며, 어떠한 방식으로든 본 발명개시 또는 임의의 예시된 용어의 범위 및 의미를 제한하지 않는다. 마찬가지로, 본 발명개시는 본 명세서에 주어진 다양한 실시예들로 제한되지 않는다.
용어 "제 1", "제 2" 등이 다양한 요소들을 기술하기 위해 본원에 이용될 수 있지만, 이러한 요소들은 이러한 용어들에 의해 제한되어서는 안 된다는 것이 이해될 것이다. 이러한 용어들은 하나의 요소를 다른 것과 구별하기 위해 이용된다. 예를 들어, 실시예들의 범위로부터 벗어나지 않고, 제 1 요소는 제 2 요소로 일컬어질 수 있고, 마찬가지로, 제 2 요소는 제 1 요소로 일컬어질 수 있다. 본원에서 이용되는 바와 같이, 용어 "및/또는"은 관련된 열거 항목들 중 하나 이상의 임의의 것 또는 모든 가능한 조합들을 포함한다.
본원에 이용되는 바와 같이, 용어 "구성하는", "포함하는", "구비하는", "함유하는", "수반하는" 등은 확장 가능한 것, 즉, 포함하지만 이것으로 제한되는 것은 아님을 의미하는 것으로 이해될 것이다.
본 명세서 전반에 걸쳐 "일 실시예" 또는 "실시예"에 대한 참조는 그 실시예와 함께 기술된 특정한 피처, 구조물, 구현, 또는 특성이 본 발명개시의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 장소에서 "일 실시예에서" 또는 "실시예에서" 구절의 이용은 반드시 모두 동일한 실시예를 나타내는 것은 아니다. 더욱이, 특정한 피처, 구조물, 구현, 또는 특성은 하나 이상의 실시예들에서 임의의 적합한 방식으로 조합될 수 있다.
도 1은 일부 실시예들에 따라, 스태틱 랜덤 액세스 메모리(SRAM)의 개략도이다.
도 1에 예시적으로 도시된 바와 같이, SRAM(100)은 상보성 금속 산화물 반도체(complementary metal oxide semiconductor; CMOS) 인버터(C1), CMOS 인버터(C2), 액세싱 유닛(110), 및 스위칭 유닛(120)을 포함한다. CMOS 인버터(C1)는 p형 금속 산화물 반도체(P-type metal oxide semiconductor; PMOS) 트랜지스터(P1) 및 N형 금속 산화물 반도체(N-type metal oxide semiconductor; NMOS) 트랜지스터(N1)를 포함한다. PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1) 각각은 제 1 단자, 제 2 단자, 및 제어 단자를 포함한다. PMOS 트랜지스터(P1)의 제 2 단자는 CMOS 인버터(C1)의 출력을 나타내는 노드(S1)에서 NMOS 트랜지스터(N1)의 제 1 단자에 결합된다.
게다가, CMOS 인버터(C2)는 PMOS 트랜지스터(P2) 및 NMOS 트랜지스터(N2)를 포함한다. PMOS 트랜지스터(P2) 및 NMOS 트랜지스터(N2) 각각은 제 1 단자, 제 2 단자, 및 제어 단자를 포함한다. PMOS 트랜지스터(P2)의 제 2 단자는 CMOS 인버터(C2)의 출력을 나타내는 노드(S2)에서 NMOS 트랜지스터(N2)의 제 1 단자에 결합된다. CMOS 인버터(C2)는 CMOS 인버터(C1)와 교차 결합된다. 액세싱 유닛(110)은 워드 라인(WWL), 워드 라인(WWLB), 노드(S1), 및 노드(S2)에 결합된다. 스위칭 유닛(120)은 전원 전압(VDD), 워드 라인(WWL), PMOS 트랜지스터(P1)의 제 1 단자, 및 PMOS 트랜지스터(P2)의 제 1 단자에 결합된다.
일부 실시예들에서, SRAM(100)은 판독 유닛(130)을 더 포함한다. 판독 유닛(130)은 워드 라인(RWL), 비트 라인(RBL), 및 CMOS 인버터(C1)의 출력에 결합된다.
도 2는 일부 실시예들에 따라, 도 1에 예시된 바와 같은 SRAM을 제어하기 위한 방법의 흐름도이다. 예시를 위해, 도 1의 SRAM(100)의 동작은 방법(200)을 참조하여 기술된다.
동작(210)에서, 액세싱 유닛(110)은 기입 동작 동안, 워드 라인(WWL) 및 워드 라인(WWLB)에 의해 제공된 신호들에 따라, 노드(S1)를 방전시키고 노드(S2)를 충전시킨다. 이하에, 노드(S2)를 충전시키는 액세싱 유닛(110)은, 노드(S2)에서의 전압이 액세싱 유닛(110)을 통해 비트 라인(WBLB) 상의 전압[예컨대, 전원 전압(VDD)]으로 성공적으로 풀업된다는 것을 나타낸다. 그 결과, 기입 동작 동안의 기입 회복 실패가 방지된다.
동작(220)에서, 스위칭 유닛(120)은 기입 동작 동안, 워드 라인(WWL)에 의해 제공된 신호에 따라, PMOS 트랜지스터(P1)의 제 1 단자 및 PMOS 트랜지스터(P2)의 제 1 단자로부터 전원 전압(VDD)을 차단시키도록 구성된다. 전원 전압(VDD)이 PMOS 트랜지스터(P1)의 제 1 단자 및 PMOS 트랜지스터(P2)의 제 1 단자로부터 차단되기 때문에, 전원 전압(VDD)은 PMOS 트랜지스터(P1)를 통해 노드(S1)에 영향을 미치지 않는다. 따라서, 스위칭 유닛(120)은 기입 실패를 방지한다.
동작(230)에서, 스위칭 유닛(120)은 판독 동작 동안, 워드 라인(WWL)에 의해 제공된 신호에 따라, PMOS 트랜지스터(P1)의 제 1 단자 및 PMOS 트랜지스터(P2)의 제 1 단자에 전원 전압(VDD)을 연결시키도록 구성된다.
동작(240)에서, 판독 유닛(130)은 판독 동작 동안, 워드 라인(RWL) 및 노드(S1)에 의해 제공된 신호에 따라, 비트 라인(RBL)을 방전시키도록 구성된다. 이하에, 비트 라인(RBL)을 방전시키는 판독 유닛(130)은, 비트 라인(RBL)의 전압이 판독 유닛(130)을 통해 접지로 성공적으로 풀다운된다는 것을 나타낸다. 판독 유닛(130)이 독립적인 판독 포트로서 동작되기 때문에, 판독 동작은 독립적으로 실행되고, SRAM(100)의 다른 포트에 의해 영향을 받지 않을 것이다. 그러므로, 비트 라인(RBL)에 의해 제공된 신호는 감지 증폭기(도시되지 않음)에 의해 검출되고, 판독 방해 문제가 방지된다.
다른 방식에서, "0" 기입 동작 동안, 액세싱 유닛(110)은 노드(S1)을 방전시키고, 그 동안에, PMOS 트랜지스터(P1)는 턴온되고, 전원 전압(VDD)은 PMOS 트랜지스터(P1)를 통해 노드(S1)에 영향을 미치며, 이는 기입 연결 실패를 일으킬 것이다. 한편, PMOS 트랜지스터(P2)가 너무 약하면, 노드(S2)는 전원 전압(VDD)으로 성공적으로 풀업되지 않고, 이는 기입 회복 실패를 일으킬 것이다. 판독 동작 동안, 액세싱 유닛(110)은 노드(S1) 및 NMOS 트랜지스터(N1)를 통해 비트 라인(WBL)을 접지로 방전시키고, 노드(S1)에 저장된 전압은 △V 만큼 상승한다. 노드(S1)에 저장된 전압(△V)은 CMOS 인버터(C2)가 플립되도록 야기하고, 판독 방해 문제로 이어진다.
앞서 기술된 방식과 비교하면, 노드(S2)에서의 전압은 도 2의 방법에서 기술된 바와 같이, 액세싱 유닛(110)을 통해 전원 전압(VDD)으로 성공적으로 풀업된다. 그 결과, 기입 동작 동안의 기입 회복 실패는 방지된다. 한편, 스위칭 유닛(120)은 도 2의 방법에서 기술된 바와 같이, 기입 동작 동안 PMOS 트랜지스터(P1)의 제 1 단자로부터 전원 전압(VDD)을 차단시키므로, 전원 전압(VDD)은 PMOS 트랜지스터(P1)를 통해 노드(S1)에 영향을 미치지 않는다. 따라서, 스위칭 유닛(120)은 기입 연결 실패를 방지한다. 게다가, 판독 유닛(130)이 독립적인 판독 포트로서 동작되기 때문에, 판독 방해 문제는 방지된다.
도 3은 일부 실시예들에 따라, 도 1에 예시된 바와 같은 SRAM의 개략도이다. 도 3에 예시적으로 도시된 바와 같이, 액세싱 유닛(110)은 CMOS 전송 게이트(112) 및 CMOS 전송 게이트(114)를 포함한다. CMOS 전송 게이트(112)는 입력단(112A), 출력단(112B), 제어 단자(112C), 및 제어 단자(112D)를 포함한다. 입력단(112A)은 비트 라인(WBL)에 결합되고, 출력단(112B)은 노드(S1)에 결합되고, 제어 단자(112C)는 워드 라인(WWL)에 결합되며, 제어 단자(112D)는 워드 라인(WWLB)에 결합된다. CMOS 전송 게이트(114)는 입력단(114A), 출력단(114B), 제어 단자(114C), 및 제어 단자(114D)를 포함한다. 입력단(114A)은 노드(S2)에 결합되고, 출력단(114B)은 비트 라인(WBLB)에 결합되고, 제어 단자(114C)는 워드 라인(WWL)에 결합되며, 제어 단자(114D)는 워드 라인(WWLB)에 결합된다.
일부 실시예들에서, 스위칭 유닛(120)은 트랜지스터(P5) 및 트랜지스터(P6)를 포함한다. 트랜지스터들(P5, P6) 각각은 제 1 단자, 제 2 단자 및 제어 단자를 포함한다. 트랜지스터(P5)의 제 1 단자는 전원 전압(VDD)에 결합된다. 트랜지스터(P5)의 제 2 단자는 PMOS 트랜지스터(P1)의 제 1 단자에 결합된다. 트랜지스터(P5)의 제어 단자는 액세싱 유닛(110)의 CMOS 전송 게이트(112) 및 워드 라인(WWL)에 결합된다. 트랜지스터(P6)의 제 1 단자는 전원 전압(VDD)에 결합된다. 트랜지스터(P6)의 제 2 단자는 PMOS 트랜지스터(P2)의 제 1 단자에 결합된다. 트랜지스터(P6)의 제어 단자는 액세싱 유닛(110)의 CMOS 전송 게이트(114) 및 워드 라인(WWL)에 결합된다.
일부 실시예들에서, 판독 유닛(130)은 트랜지스터(N5) 및 트랜지스터(N6)를 포함한다. 트랜지스터들(N5, N6) 각각은 제 1 단자, 제 2 단자 및 제어 단자를 포함한다. 트랜지스터(N5)의 제 2 단자는 비트 라인(RBL)에 결합된다. 트랜지스터(N5)의 제어 단자는 워드 라인(RWL)에 결합된다. 트랜지스터(N6)의 제 1 단자는 트랜지스터(N5)의 제 1 단자에 결합된다. 트랜지스터(N6)의 제 2 단자는 접지에 결합된다. 트랜지스터(N6)의 제어 단자는 노드(S1)에 결합된다.
일부 실시예들에서, PMOS 트랜지스터(P1)의 제어 단자는 NMOS 트랜지스터(N1)의 제어 단자에 결합된다. PMOS 트랜지스터(P2)의 제어 단자는 NMOS 트랜지스터(N2)의 제어 단자에 결합된다. 노드(S1)는 NMOS 트랜지스터(N2)의 제어 단자 및 PMOS 트랜지스터(P2)의 제어 단자에 결합된다. 노드(S2)는 NMOS 트랜지스터(N1)의 제어 단자 및 PMOS 트랜지스터(P1)의 제어 단자에 결합된다.
도 4는 일부 실시예들에 따라, 도 3에 예시된 바와 같은 SRAM을 제어하기 위한 방법의 흐름도이다. 예시를 위해, 도 3의 SRAM(100A)의 동작은 방법(400)을 참조하여 기술된다.
동작(410)에서, 기입 동작 동안, CMOS 전송 게이트(112)는 비트 라인(WBL)에 의해 제공된 신호에 응답하여, 노드(S1)를 방전시키기 위해, 워드 라인(WWLB) 및 워드 라인(WWL)에 의해 제공된 신호들로 제어되도록 구성된다. 이하에, 노드(S1)를 방전시키는 CMOS 전송 게이트(112)는, 노드(S1)에서의 전압이 CMOS 전송 게이트(112)를 통해 비트 라인(WBL) 상의 전압(예컨대, 기준 전압)으로 성공적으로 풀다운된다는 것을 나타낸다. 일부 실시예들에서, 워드 라인(WWLB) 및 워드 라인(WWL)에 의해 제공된 신호들은 반대이다.
동작(420)에서, 기입 동작 동안, CMOS 전송 게이트(114)는 비트 라인(WBLB)에 의해 제공된 신호에 응답하여, 노드(S2)를 충전시키기 위해, 워드 라인(WWLB) 및 워드 라인(WWL)에 의해 제공된 신호들로 제어되도록 구성된다. 이하에, 노드(S2)를 충전시키는 CMOS 전송 게이트(114)는, 노드(S2)에서의 전압이 CMOS 전송 게이트(114)를 통해 비트 라인(WBLB) 상의 전압[예컨대, 전원 전압(VDD)]으로 성공적으로 풀업된다는 것을 나타낸다. 노드(S2)가 CMOS 전송 게이트(114)를 통해 비트 라인(WBLB)에 의해 충전되기 때문에, 노드(S2)에 저장된 전압은 기입 회복 실패를 방지하기 위해서 전원 전압(VDD)으로 성공적으로 풀업된다.
동작(430)에서, 기입 동작 동안, 트랜지스터(P5)는 CMOS 인버터(C1)로부터 전원 전압(VDD)을 차단시키기 위해서, 워드 라인(WWL)에 의해 제공된 신호로 제어되도록 구성된다. 전원 전압(VDD)이 CMOS 인버터(C1)로부터 차단되기 때문에, PMOS 트랜지스터(P1)와 CMOS 전송 게이트(112) 사이의 전류 경로가 차단되어 기입 연결 실패를 방지한다.
동작(440)에서, 기입 동작 동안, 트랜지스터(P6)는 CMOS 인버터(C2)로부터 전원 전압(VDD)을 차단시키기 위해서, 워드 라인(WWL)에 의해 제공된 신호로 제어되도록 구성된다.
동작(450)에서, 판독 동작 동안, 비트 라인(RBL)을 방전시키기 위해서, 트랜지스터(N5)는 워드 라인(RWL)에 의해 제공된 신호에 따라 턴온되고, 트랜지스터(N6)는 노드(S1)에 저장된 신호에 따라 턴온된다. 비트 라인(RBL)을 방전시키는 트랜지스터들(N5, N6)은, 비트 라인(RBL)의 전압이 트랜지스터들(N5, N6)을 통해 접지로 성공적으로 풀다운된다는 것을 나타낸다. 트랜지스터들(N5, N6)을 포함하는 판독 유닛(130)이 독립 판독 포트로서 동작되기 때문에, 판독 동작은 독립적으로 실행될 수 있고, SRAM(100A)의 다른 포트에 의해 영향을 받지 않을 것이다. 그러므로, 판독 동작 동안의 판독 방해 문제는 방지될 수 있다.
앞서 기술된 방식과 비교하면, 노드(S2)에서의 전압은 도 4의 방법에 기술된 바와 같이 CMOS 전송 게이트(114)를 통해 전원 전압(VDD)으로 성공적으로 풀업된다. 그 결과, 기입 동작 동안의 기입 회복 실패는 방지된다. 한편, 트랜지스터(P5)는 도 4의 방법에 기술된 바와 같이 기입 동작 동안 PMOS 트랜지스터(P1)의 제 1 단자로부터 전원 전압(VDD)을 차단시키므로, 전원 전압(VDD)은 PMOS 트랜지스터(P1)를 통해 노드(S1)에 영향을 미치지 않는다. 따라서, 트랜지스터(P5)는 기입 연결 실패를 방지한다. 게다가, 트랜지스터들(N5, N6)을 포함하는 판독 유닛(130)은 독립적 판독 포트로서 동작되기 때문에, 판독 방해 문제는 방지된다.
도 5는 일부 실시예들에 따라, SRAM의 개략도이다. 도 5에 예시적으로 도시된 바와 같이, SRAM(500)은 CMOS 인버터(C1), CMOS 인버터(C2), 트랜지스터(N3), 트랜지스터(N4), 스위칭 유닛(510), 스위칭 유닛(520), 및 스위칭 유닛(530)을 포함한다. CMOS 인버터(C1)는 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)를 포함한다. PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1) 각각은 제 1 단자, 제 2 단자, 및 제어 단자를 포함한다. PMOS 트랜지스터(P1)의 제 2 단자는 CMOS 인버터(C1)의 출력을 나타내는 노드(S1)에서 NMOS 트랜지스터(N1)의 제 1 단자에 결합된다. CMOS 인버터(C2)는 CMOS 인버터(C1)와 교차 결합된다.
또한, CMOS 인버터(C2)는 PMOS 트랜지스터(P2) 및 NMOS 트랜지스터(N2)를 포함한다. PMOS 트랜지스터(P2) 및 NMOS 트랜지스터(N2) 각각은 제 1 단자, 제 2 단자, 및 제어 단자를 포함한다. PMOS 트랜지스터(P2)의 제 2 단자는 CMOS 인버터(C2)의 출력을 나타내는 노드(S2)에서 NMOS 트랜지스터(N2)의 제 1 단자에 결합된다. 트랜지스터들(N3, N4) 각각은 제 1 단자, 제 2 단자, 및 제어 단자를 포함한다. 트랜지스터(N3)의 제 1 단자는 비트 라인(BL)에 결합된다. 트랜지스터(N3)의 제어 단자는 워드 라인(WL)에 결합된다. 트랜지스터(N4)의 제 2 단자는 비트 라인(BLB)에 결합된다. 트랜지스터(N4)의 제어 단자는 워드 라인(WL)에 결합된다.
게다가, 스위칭 유닛(510)은 트랜지스터(N3)의 제 2 단자, 트랜지스터(N4)의 제 1 단자, 노드(S1), 노드(S2), 및 선택 라인(SEL)에 결합된다. 스위칭 유닛(520)은 전원 전압(VDD), PMOS 트랜지스터(P1)의 제 1 단자, PMOS 트랜지스터(P2)의 제 1 단자, 및 데이터 라인들(D, DB)에 결합된다. 스위칭 유닛(530)은 트랜지스터(N3)의 제 2 단자, 노드(S1) 및 노드(S2)에 결합된다.
도 6은 일부 실시예들에 따라, 도 5에 예시된 바와 같은 SRAM을 제어하기 위한 방법의 흐름도이다. 예시를 위해, 도 5의 SRAM(500)의 동작은 방법(600)을 참조하여 기술된다.
동작(610)에서, 기입 동작 동안, 스위칭 유닛(510)은 트랜지스터(N3)를 통해 비트 라인(BL)에 의해 제공된 신호에 응답하여, 노드(S1)를 충전시키고, 트랜지스터(N4)를 통해 비트 라인(BLB)에 의해 제공된 신호에 응답하여, CMOS 트랜지스터(C2)의 노드(S2)를 방전시키도록 구성된다. 이하에, 노드(S1)를 충전시키는 스위칭 유닛(510)은, 노드(S1)에서의 전압이 스위칭 유닛(510)을 통해 비트 라인(BL) 상의 전압[예컨대, 전원 전압(VDD)]으로 성공적으로 풀업된다는 것을 나타낸다. 그 결과, 기입 동작 동안의 기입 회복 실패는 방지된다.
동작(620)에서, 기입 동작 동안, 스위칭 유닛(520)은 데이터 라인(D)에 의해 제공된 신호에 따라 CMOS 인버터(C2)로부터 전원 전압(VDD)을 차단시키도록 구성된다. 전원 전압(VDD)은 CMOS 인버터(C2)로부터 차단되기 때문에, 전원 전압(VDD)은 PMOS 트랜지스터(P2)를 통해 노드(S2)에 영향을 미치지 않는다. 따라서, 스위칭 유닛(520)은 기입 실패를 방지한다.
동작(630)에서, 판독 동작 동안, 스위칭 유닛(530)은 노드(S2)에 의해 제공된 신호에 따라 트랜지스터(N3)를 기준 전압(예컨대, 접지)에 연결시키도록 구성된다.
도 7은 일부 실시예들에 따라, 도 5에 예시된 바와 같은 SRAM의 개략도이다. 도 7에 예시적으로 도시된 바와 같이, 스위칭 유닛(510)은 트랜지스터(N5) 및 트랜지스터(N6)를 포함한다. 트랜지스터들(N5, N6) 각각은 제 1 단자, 제 2 단자, 및 제어 단자를 포함한다. 트랜지스터(N5)의 제 1 단자는 트랜지스터(N3)의 제 2 단자에 결합된다. 트랜지스터(N5)의 제 2 단자는 노드(S1)에 결합된다. 트랜지스터(N5)의 제어 단자는 선택 라인(SEL)에 결합된다. 트랜지스터(N6)의 제 1 단자는 노드(S2)에 결합된다. 트랜지스터(N6)의 제 2 단자는 트랜지스터(N4)의 제 1 단자에 결합된다. 트랜지스터(N6)의 제어 단자는 선택 라인(SEL)에 결합된다.
일부 실시예들에서, 스위칭 유닛(530)은 트랜지스터(N7) 및 트랜지스터(N8)를 포함한다. 트랜지스터들(N7, N8) 각각은 제 1 단자, 제 2 단자, 및 제어 단자를 포함한다. 트랜지스터(N7)의 제 1 단자는 트랜지스터(N3)의 제 2 단자에 결합된다. 트랜지스터(N7)의 제 2 단자는 접지에 결합된다. 트랜지스터(N7)의 제어 단자는 노드(S2)에 결합된다. 트랜지스터(N8)의 제 1 단자는 트랜지스터(N4)의 제 1 단자에 결합된다. 트랜지스터(N8)의 제 2 단자는 접지에 결합된다. 트랜지스터(N8)의 제어 단자는 노드(S1)에 결합된다.
일부 실시예들에서, 스위칭 유닛(520)은 트랜지스터(P3) 및 트랜지스터(P4)를 포함한다. 트랜지스터들(P3, P4) 각각은 제 1 단자, 제 2 단자, 및 제어 단자를 포함한다. 트랜지스터들(P3, P4)의 제 1 단자들은 전원 전압(VDD)에 결합된다. 트랜지스터(P3)의 제 2 단자는 PMOS 트랜지스터(P1)의 제 1 단자에 결합된다. 트랜지스터(P3)의 제어 단자는 데이터 라인(DB)에 결합된다. 트랜지스터(P4)의 제 2 단자는 PMOS 트랜지스터(P2)의 제 1 단자에 결합된다. 트랜지스터(P4)의 제어 단자는 제 2 데이터 라인(D)에 결합된다.
일부 실시예들에서, 스위칭 유닛(520)은 등화기(equalizer)로서 동작되는 트랜지스터(P5)를 더 포하한다. 트랜지스터(P5)는 PMOS 트랜지스터(P1)의 제 1 단자 및 PMOS 트랜지스터(P2)의 제 1 단자에 결합된다.
도 8은 일부 실시예들에 따라, 도 7에 예시된 바와 같은 SRAM을 제어하기 위한 방법의 흐름도이다. 예시를 위해, 도 7의 SRAM(500A)의 동작은 방법(800)을 참조하여 기술된다.
동작(810)에서, 기입 동작 동안, 트랜지스터(N6)는 트랜지스터(N4)를 통해 비트 라인(BLB)에 의해 제공된 신호에 응답하여, 노드(S2)를 방전시키고 노드(S2)와 트랜지스터(N4)를 연결시키기 위해서, 선택 라인(SEL)에 의해 제공된 신호로 제어되도록 구성된다. 이하에, 노드(S2)를 방전시키는 트랜지스터(N6)는, 노드(S2)의 전압이 트랜지스터(N6)를 통해 접지로 성공적으로 풀업된다는 것을 나타낸다.
동작(820)에서, 기입 동작 동안, 트랜지스터(N5)는 트랜지스터(N3)를 통해 비트 라인(BL)에 의해 제공된 신호에 응답하여, 노드(S1)를 충전시키고 노드(S1)와 트랜지스터(N3)를 연결시키기 위해서, 선택 라인(SEL)에 의해 제공된 신호로 제어되도록 구성된다. 이하에, 노드(S1)를 충전시키는 트랜지스터(N5)는, 노드(S1)에서의 전압이 트랜지스터(N5)를 통해 비트 라인(BL) 상의 전압[예컨대, 전원 전압(VDD)]으로 성공적으로 풀업된다는 것을 나타낸다. 도 7의 복수의 SRAM들(500A)이 어레이로서 배치될 수 있고, 어레이의 컬럼에 있는 SRAM들(500A) 중 하나가 선택 라인(SEL)으로부터 제공된 신호에 의해 선택되어, 어레이 인터리빙 설계가 달성될 수 있다.
동작(830)에서, 기입 동작 동안, 트랜지스터(P4)는 CMOS 인버터(C2)로부터 전원 전압(VDD)을 차단시키기 위해서, 데이터 라인(D)에 의해 제공된 신호로 제어되도록 구성된다. 전원 전압(VDD)이 CMOS 인버터(C2)로부터 차단되기 때문에, 트랜지스터(N4)와 CMOS 인버터(C2)의 PMOS 트랜지스터(P2) 사이의 전류 경로가 차단되어 기입 연결 실패를 방지한다.
동작(840)에서, 판독 동작 동안, 트랜지스터(N5)는 트랜지스터(N3)의 제 2 단자 및 노드(S1)를 차단시키기 위해 선택 라인(SEL)에 의해 제공된 신호에 따라 턴오프되고, 트랜지스터(N7)는 비트 라인(BL)을 방전시키기 위해 노드(S2)에 제공된 신호에 따라 턴온된다. 이하에, 비트 라인(BL)을 방전시키는 트랜지스터(N7)는, 비트 라인(BL)의 전압이 트랜지스터(N7)를 통해 접지로 성공적으로 풀다운된다는 것을 나타낸다.
도 9는 일부 실시예들에 따라, 도 5에 예시된 바와 같은 SRAM의 개략도이다. 도 7의 SRAM(500A)과 비교하면, 도 9의 SRAM(500B)의 스위칭 유닛(520)은 트랜지스터들(P3 내지 P6)을 포함한다. 트랜지스터들(P3 내지 P6) 각각은 제 1 단자, 제 2 단자, 및 제어 단자를 포함한다. 트랜지스터들(P3 내지 P6)의 제 1 단자들은 전원 전압(VDD)에 결합된다. 트랜지스터들(P3, P5)의 제 2 단자들은 PMOS 트랜지스터(P1)의 제 1 단자에 결합된다. 트랜지스터들(P4, P6)의 제 2 단자들은 PMOS 트랜지스터(P2)의 제 1 단자에 결합된다. 트랜지스터(P3)의 제어 단자는 제 1 데이터 라인(DB)에 결합된다. 트랜지스터(P4)의 제어 단자는 제 2 데이터 라인(D)에 결합된다. 트랜지스터들(P5, P6)의 제어 단자들은 워드 라인(WL)에 결합된다.
제 1 인버터, 제 2 인버터, 액세싱 유닛, 및 스위칭 유닛을 포함하는 메모리 디바이스가 개시된다. 제 2 인버터는 제 1 인버터와 교차 결합된다. 액세싱 유닛은 제 1 워드 라인 및 제 2 워드 라인에 의해 제공된 신호들에 따라 제 2 인버터의 출력을 충전시키고 제 1 인버터의 출력을 방전시키도록 구성된다. 스위칭 유닛은 제 1 워드 라인에 의해 제공된 신호에 따라 제 1 인버터 및 제 2 인버터로부터 전원을 차단시키도록 구성된다.
제 1 인버터, 제 2 인버터, 제 1 트랜지스터, 제 2 트랜지스터, 제 1 스위칭 유닛, 제 2 스위칭 유닛, 및 제 3 스위칭 유닛을 포함하는 메모리 디바이스가 또한 개시된다. 제 2 인버터는 제 1 인버터와 교차 결합된다. 제 1 트랜지스터는 제 1 비트 라인에 결합된다. 제 2 트랜지스터는 제 2 비트 라인에 결합된다. 제 1 스위칭 유닛은 제 1 트랜지스터를 통해 제 1 비트 라인에 의해 제공된 신호에 응답하여, 제 1 인버터의 출력을 방전시키고, 제 2 트랜지스터를 통해 제 2 비트 라인에 의해 제공된 신호에 응답하여, 제 2 인버터의 출력을 충전시키도록 구성된다. 제 2 스위칭 유닛은 데이터 라인들에 의해 제공된 신호들에 따라 제 1 인버터 및 제 2 인버터로부터 전원을 차단시키도록 구성된다. 제 3 스위칭 유닛은 제 1 인버터의 출력에 의해 제공된 신호에 따라 기준 전압에 제 2 트랜지스터를 연결시키도록 구성된다.
이하의 동작을 포함하는 방법이 또한 개시된다. 기입 동작 동안, 메모리 디바이스의 제 1 인버터의 출력이 제 1 워드 라인에 의해 제공된 신호에 따라 방전되고, 메모리 디바이스의 제 2 인버터의 출력이 제 2 워드 라인에 의해 제공된 신호에 따라 충전되며, 제 2 인버터는 제 1 인버터와 교차 결합된다. 기입 동작 동안, 전원은 제 1 워드 라인에 의해 제공된 신호에 따라 제 1 인버터 및 제 2 인버터로부터 차단된다.
당업자가 본 발명개시의 양태들을 더욱 잘 이해할 수 있도록 앞서 말한 것은 여러 실시예들의 특징들을 설명하였다. 당업자는 본 명세서에 도입된 실시예들의 동일한 이점들을 달성 및/또는 동일한 목적을 수행하는 구조 및 다른 공정을 설계 또는 수정하기 위한 기본으로서 본 바렴ㅇ개시를 용이하게 이용할 수 있음을 이해해야 한다. 당업자는 또한, 등가 구조물이 본 발명개시의 사상과 범위로부터 벗어나지 않도록 실현해야 하며, 본 발명개시의 사상과 범위로부터 벗어나지 않고 여기에서 다양한 변경, 대체 및 변화를 행할 수 있다.

Claims (10)

  1. 메모리 디바이스에 있어서,
    제 1 인버터;
    상기 제 1 인버터와 교차 결합된 제 2 인버터;
    제 1 워드 라인 및 제 2 워드 라인에 의해 제공된 신호들에 따라, 상기 제 1 인버터의 출력을 방전시키고 상기 제 2 인버터의 출력을 충전시키도록 구성된 액세싱 유닛; 및
    상기 제 1 워드 라인에 의해 제공된 신호에 따라, 상기 제 1 인버터 및 상기 제 2 인버터로부터 전원을 차단시키도록 구성된 스위칭 유닛
    을 포함하는 메모리 디바이스.
  2. 제 1 항에 있어서, 상기 제 1 워드 라인 및 상기 제 2 워드 라인에 의해 제공된 신호들의 위상은 반대인 것인, 메모리 디바이스.
  3. 제 1 항에 있어서, 상기 액세싱 유닛은,
    제 1 비트 라인에 의해 제공된 신호에 응답하여, 상기 제 1 인버터의 출력을 방전시키기 위해서, 상기 제 1 워드 라인 및 상기 제 2 워드 라인에 의해 제공된 신호들로 제어되도록 구성된 제 1 전송 게이트; 및
    제 2 비트 라인에 의해 제공된 신호에 응답하여, 상기 제 2 인버터의 출력을 충젼시키기 위해서, 상기 제 1 워드 라인 및 상기 제 2 워드 라인에 의해 제공된 신호들로 제어되도록 구성된 제 2 전송 게이트
    를 포함하는 것인, 메모리 디바이스.
  4. 제 1 항에 있어서, 상기 스위칭 유닛은,
    상기 제 1 인버터로부터 상기 전원을 차단시키기 위해서, 상기 제 1 워드 라인에 의해 제공된 신호로 제어되도록 구성된 제 1 트랜지스터; 및
    상기 제 2 인버터로부터 상기 전원을 차단시키기 위해서, 상기 제 1 워드 라인에 의해 제공된 신호로 제어되도록 구성된 제 2 트랜지스터
    를 포함하는 것인, 메모리 디바이스.
  5. 제 1 항에 있어서,
    상기 제 1 인버터의 출력 및 제 3 워드 라인에 의해 제공된 신호들에 따라 비트 라인을 방전시키도록 구성된 판독 유닛
    을 더 포함하는 메모리 디바이스.
  6. 메모리 디바이스에 있어서,
    제 1 인버터;
    상기 제 1 인버터와 교차 결합된 제 2 인버터;
    제 1 비트 라인에 결합된 제 1 트랜지스터;
    제 2 비트 라인에 결합된 제 2 트랜지스터;
    상기 제 1 트랜지스터를 통해 상기 제 1 비트 라인에 의해 제공된 신호에 응답하여, 상기 제 1 인버터의 출력을 방전시키고, 상기 제 2 트랜지스터를 통해 상기 제 2 비트 라인에 의해 제공된 신호에 응답하여, 상기 제 2 인버터의 출력을 충전시키도록 구성된 제 1 스위칭 유닛;
    데이터 라인들에 의해 제공된 신호들에 따라 상기 제 1 인버터 및 상기 제 2 인버터로부터 전원을 차단시키도록 구성된 제 2 스위칭 유닛; 및
    상기 제 1 인버터의 출력에 의해 제공된 신호에 따라 기준 전압에 상기 제 2 트랜지스터를 연결시키도록 구성된 제 3 스위칭 유닛
    을 포함하는 메모리 디바이스.
  7. 제 6 항에 있어서, 상기 제 1 스위칭 유닛은,
    상기 제 1 트랜지스터를 통해 상기 제 1 비트 라인에 의해 제공된 신호에 응답하여, 상기 제 1 인버터의 출력과 상기 제 1 트랜지스터를 연결시키고 상기 제 1 인버터의 출력을 방전시키기 위해서, 선택 라인에 의해 제공된 신호로 제어되도록 구성된 제 3 트랜지스터; 및
    상기 제 2 트랜지스터를 통해 상기 제 2 비트 라인에 의해 제공된 신호에 응답하여, 상기 제 2 인버터의 출력과 상기 제 2 트랜지스터를 연결시키고 상기 제 2 인버터의 출력을 충전시키기 위해서, 상기 선택 라인에 의해 제공된 신호로 제어되도록 구성된 제 4 트랜지스터
    를 포함하는 것인, 메모리 디바이스.
  8. 제 7 항에 있어서,
    상기 제 3 트랜지스터는,
    상기 제 1 트랜지스터에 결합된 제 1 단자;
    상기 제 1 인버터의 출력에 결합된 제 2 단자; 및
    상기 선택 라인에 결합된 제어 단자
    를 포함하고,
    상기 제 4 트랜지스터는,
    상기 제 2 인버터의 출력에 결합된 제 1 단자;
    상기 제 2 트랜지스터에 결합된 제 2 단자; 및
    상기 선택 라인에 결합된 제어 단자
    를 포함하는 것인, 메모리 디바이스.
  9. 제 7 항에 있어서, 상기 제 2 스위칭 유닛은,
    상기 제 1 인버터로부터 상기 전원을 차단시키기 위해서, 상기 데이터 라인들 중 제 1 데이터 라인에 의해 제공된 신호로 제어되도록 구성된 제 5 트랜지스터; 및
    상기 제 2 인버터로부터 상기 전원을 차단시키기 위해서, 상기 데이터 라인들 중 제 2 데이터 라인에 의해 제공된 신호로 제어되도록 구성된 제 6 트랜지스터
    를 포함하는 것인, 메모리 디바이스.
  10. 방법에 있어서,
    기입 동작 동안, 제 1 워드 라인에 의해 제공된 신호에 따라, 메모리 디바이스의 제 1 인버터의 출력을 방전시키는 단계, 및 제 2 워드 라인에 의해 제공된 신호에 따라, 상기 메모리 디바이스의 제 2 인버터 - 상기 제 2 인버터는 상기 제 1 인버터와 교차 결합됨 - 의 출력이 충전시키는 단계; 및
    상기 기입 동작 동안, 상기 제 1 워드 라인에 의해 제공된 신호에 따라, 상기 제 1 인버터 및 상기 제 2 인버터로부터 전원을 차단시키는 단계
    를 포함하는 방법.
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US10096361B2 (en) * 2015-08-13 2018-10-09 Arm Ltd. Method, system and device for non-volatile memory device operation
US9514814B1 (en) 2015-08-13 2016-12-06 Arm Ltd. Memory write driver, method and system
CN109509494B (zh) * 2017-09-15 2021-05-25 展讯通信（上海）有限公司 用于唤醒sram存储阵列的电路及sram
WO2020142743A1 (en) * 2019-01-05 2020-07-09 Synopsys, Inc. Enhanced read sensing margin and minimized vdd for sram cell arrays
CN111951849A (zh) * 2020-08-20 2020-11-17 海光信息技术有限公司 存储单元、随机静态存储器及寄存器堆

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2885607B2 (ja) * 1993-05-17 1999-04-26 日本電気アイシーマイコンシステム株式会社 半導体メモリ
US5571038A (en) * 1995-08-15 1996-11-05 Halling; Richard Model airplane flight simulator
US6873565B1 (en) * 2003-10-10 2005-03-29 Hewlett-Packard Development Company, L.P. Dual-ported read SRAM cell with improved soft error immunity
US8659936B2 (en) * 2010-07-06 2014-02-25 Faraday Technology Corp. Low power static random access memory
CN102774865B (zh) * 2011-05-09 2015-05-20 纳尔科公司 表面活性剂组合用作三水合氧化铝脱水助剂的协同效应
CN102394102B (zh) * 2011-11-30 2013-09-04 无锡芯响电子科技有限公司 一种采用虚拟地结构实现的近阈值电源电压sram单元
US8693236B2 (en) * 2011-12-09 2014-04-08 Gsi Technology, Inc. Systems and methods of sectioned bit line memory arrays, including hierarchical and/or other features
CN103700395B (zh) * 2012-09-28 2016-12-21 国际商业机器公司 存储器单元
TWI484488B (zh) * 2013-01-15 2015-05-11 Univ Nat Chiao Tung 具有共享位元線之１０個電晶體之二對埠靜態隨機存取記憶體
US20150043270A1 (en) * 2013-08-08 2015-02-12 Lsi Corporation Memory cell having built-in write assist
KR102172869B1 (ko) * 2014-08-11 2020-11-03 삼성전자주식회사 기준 전압 발생기를 포함하는 메모리 장치

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