TWI578321B - 記憶體巨集與記憶體的驅動方法 - Google Patents

記憶體巨集與記憶體的驅動方法 Download PDF

Info

Publication number
TWI578321B
TWI578321B TW104117664A TW104117664A TWI578321B TW I578321 B TWI578321 B TW I578321B TW 104117664 A TW104117664 A TW 104117664A TW 104117664 A TW104117664 A TW 104117664A TW I578321 B TWI578321 B TW I578321B
Authority
TW
Taiwan
Prior art keywords
voltage
memory
transistor
rows
voltage value
Prior art date
Application number
TW104117664A
Other languages
English (en)
Other versions
TW201606775A (zh
Inventor
柯塔奇 阿圖
麥克 歐尼爾 寇馬克
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201606775A publication Critical patent/TW201606775A/zh
Application granted granted Critical
Publication of TWI578321B publication Critical patent/TWI578321B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches

Description

記憶體巨集與記憶體的驅動方法
本案係關於一種積體電路，且特別是關於一種記憶體結構。
於一些技術中，由於記憶體單元可使用較先進的技術節點(technology nodes)來製造，記憶體單元的供應電壓可操作於相較於先前技術節點而言較低的值。因此，記憶體單元的讀取可靠度將受到關注。
本案之一態樣提供一種記憶體巨集。記憶體巨集包含多個行與多個切換電路。多個行中之一行具有多個電壓供應節點，且上述多個電壓供應節點對應至所述行中的多個記憶體單元。多個切換電路中之一切換電路對應至所述行，並用以選擇性地提供第一電壓源的第一電壓值或第二電壓源的第二電壓值至多個電壓供應節點。第一電壓值與第二電壓值之間相差一預定電壓值。
本案之一態樣提供一種驅動方法。驅動方法包含下列步驟：根據記憶體巨集中的選擇電路選擇性地選出多 行，並提供一第一電壓值至在多行中進行寫入操作之一行。提供第二電壓值至多行中之其他行。其中第二電壓值與第一電壓值不同。
本案之一態樣提供一種記憶體巨集。記憶體巨集包含驅動電路、多個行以及多個切換電路。驅動電路用以接收自第一電壓源所傳送的第一電壓，並提供多個控制信號至記憶體巨集中的多個記憶體單元。多行中之一行具有對應至所述行中多個記憶體單元的多個電壓供應節點。多個切換電路中之一切換電路對應至所述行，並用以選擇性地提供第一電壓值或第二電壓源的第二電壓值至多個電壓供應節點。
100‧‧‧記憶體單元
WL‧‧‧字元線
BL‧‧‧位元線
BLB‧‧‧位元線
VSSI‧‧‧供應電壓
VDDI‧‧‧供應電壓
P1‧‧‧電晶體
P2‧‧‧電晶體
N1‧‧‧電晶體
N2‧‧‧電晶體
N3‧‧‧電晶體
N4‧‧‧電晶體
ND‧‧‧節點
NDB‧‧‧節點
200‧‧‧記憶體巨集
210‧‧‧字元線驅動器
210-1‧‧‧驅動器
210-N‧‧‧驅動器
PVDD‧‧‧週邊供應電壓
VSS‧‧‧電壓
C[1-1]‧‧‧行
C[2-1]‧‧‧行
C[1-2]‧‧‧行
C[2-2]‧‧‧行
BL[1-1]‧‧‧位元線
BLB[1-1]‧‧‧位元線
BL[2-1]‧‧‧位元線
BLB[2-1]‧‧‧位元線
BL[1-2]‧‧‧位元線
BLB[1-2]‧‧‧位元線
BL[2-2]‧‧‧位元線
BLB[2-2]‧‧‧位元線
WL[1]‧‧‧字元線
WL[N]‧‧‧字元線
RB[1]‧‧‧信號
RB[2]‧‧‧信號
WB[1]‧‧‧信號
WB[2]‧‧‧信號
100[1-1,1]‧‧‧記憶體單元
100[1-1,N]‧‧‧記憶體單元
100[2-1,1]‧‧‧記憶體單元
100[2-1,N]‧‧‧記憶體單元
100[1-2,1]‧‧‧記憶體單元
100[1-2,N]‧‧‧記憶體單元
100[2-2,1]‧‧‧記憶體單元
100[2-2,N]‧‧‧記憶體單元
VDDI[1-1]‧‧‧電壓
VDDI[2-1]‧‧‧電壓
VDDI[1-2]‧‧‧電壓
VDDI[2-2]‧‧‧電壓
CVDD‧‧‧電壓
P[1-1,RB]‧‧‧電晶體
P[1-1,WB]‧‧‧電晶體
P[2-1,RB]‧‧‧電晶體
P[2-1,WB]‧‧‧電晶體
P[1-2,RB]‧‧‧電晶體
P[1-2,WB]‧‧‧電晶體
P[2-2,RB]‧‧‧電晶體
P[2-2,WB]‧‧‧電晶體
300‧‧‧多工器
YDEC‧‧‧選擇信號
DL[1]‧‧‧資料線
DLB[1]‧‧‧資料線
400‧‧‧波形
T10‧‧‧期間
T20‧‧‧期間
T30‧‧‧期間
T10_WL‧‧‧期間
T20_WL‧‧‧期間
NVDDI[1-1]‧‧‧節點
NVDDI[2-1]‧‧‧節點
〔第1圖〕為根據本揭示內容的一些實施例所繪示的記憶體單元100的示意圖；〔第2圖〕為根據本揭示內容的一些實施例所繪示的具有多個如第1圖所示的記憶體單元的記憶體巨集的示意圖；〔第3圖〕為根據本揭示內容之一些實施例所繪示的用於第2圖所示的記憶體巨集的選擇電路的示意圖；以及〔第4圖〕為根據本揭示內容之一些實施例所繪示的第2圖所示的記憶體巨集的操作波形圖。
以下將以圖式及詳細敘述清楚說明本揭示內容之精神，任何所屬技術領域中具有通常知識者在瞭解本揭示 內容之較佳實施例後，當可由本案所教示之技術，加以改變及修飾，其並不脫離本案之精神與範圍。
各個實施例可具有一個或多個組合的特徵或功效。於一些實施例中，記憶體巨集包含第一供應電壓與第二供應電壓，其中第一供應電壓可稱為單元供應電壓，且第二供應電壓可稱為週邊供應電壓。週邊供應電壓可用於多個週邊電路，其中週邊電路包含字元線驅動器。在記憶體巨集中的多個記憶體單元將視其操作而接收單元供應電壓或週邊供應電壓。單元供應電壓的電壓值比週邊供應電壓的電壓值高出一預定量。
於一些實施例中，在寫入操作下的記憶體單元造成耦接於同一字元線上的多個記憶體單元進行假讀(dummy read)的操作。於一些實施例中，在具有進行寫入操作下的記憶體單元中所對應的多行中的記憶體單元，將接收到週邊供應電壓。相反地，在具有進行假讀操作下的記體單元中所對應的多行中的記憶體單元，將接收到單元供應電壓。如此一來，相較於其他類似技術，週邊供應電壓與單元供應電壓的電壓值皆可降低。進一步地，主動功率與漏洩功率功率亦得以降低。
第1圖為根據本揭示內容的一些實施例所繪示的記憶體單元100的電路示意圖。
記憶體單元100包含兩個P型金屬氧化半導體(PMOS)電晶體P1與P2，以及四個N型金屬氧化半導體(NMOS)電晶體N1、N2、N3與N4。電晶體P1、電晶體P2、 電晶體N1與電晶體N2形成交叉閂鎖器(cross latch)或交叉耦接的反相器。電晶體P1與電晶體N1形成第一反相器，且電晶體P2與電晶體N2形成第二反相器。電晶體P1與電晶體N1兩者的汲極相互耦接並形成節點ND。電晶體P2與電晶體N2兩者的汲極相互耦接並形成節點NDB。電晶體P1與電晶體N1兩者的閘極相互耦接，並耦接至電晶體P2與電晶體N2兩者的汲極。電晶體P1與電晶體P2兩者的源極相互耦接至節點NVDDI(未繪示)，其中節點NVDDI上具有供應電壓VDDI。電晶體N1與電晶體N2兩者的源極相互耦接至節點NVSSI(未繪示)，其中節點NVSSI上具有供應電壓VSSI。
字元線WL耦接至記憶體單元100中的電晶體N3與電晶體N4中每一者的閘極。在記憶體陣列中，字元線WL耦接至一列中的多個記憶體單元100的電晶體N3與電晶體N4兩者的閘極。由於字元線WL上的信號可控制電晶體N3與電晶體N4來寫入在位元線BL與位元線BLB上的資料，或讀取相應節點ND與NDB上的資料，故字元線WL亦可稱為寫入控制線。
電晶體N3與電晶體N4中每一者可被稱為通道閘(pass gate)電晶體。電晶體N3與電晶體N4兩者的汲極與一對的位元線BL與位元線BLB分別耦接。在記憶體陣列中，位元線BL與位元線BLB耦接至一列中的多個記憶體單元100的電晶體N3與電晶體N4兩者的汲極。由於在位元線BL與位元線BLB上所記錄的資料將被寫入至相應節點ND與節點NDB上。或者，位元線BL與位元線BLB將自相應節 點ND與節點NDB上讀取資料。因此，位元線BL與位元線BLB中每一者可被稱為寫入資料線。
在記憶體單元100的寫入操作中，欲寫入至記憶體單元100的資料會施加在位元線BL與位元線BLB。字元線WL接著被啟動以開啟電晶體N3與電晶體N4。如此一來，在位元線BL與位元線BLB的資料將被傳遞並儲存於相應的節點ND與節點NDB。
例如，低邏輯值被寫入節點ND，且高邏輯值被寫入節點NDB。如此一來，相應的低邏輯值與高邏輯值將分別施加在位元線BL與位元線BLB，以傳遞至相應的節點ND與節點NDB。於一些實施例中，位元線BL與位元線BLB皆被預充電至高邏輯值。預充電為在寫入操作前先充電至高邏輯值的操作。然後，位元線BL被拉低至地或參考供應電壓VSS，以具有低邏輯值。在位元線BL與位元線BLB上的低邏輯值將被分別傳遞至節點ND與節點NDB。
在記憶體單元100的讀取操作中，字元線WL被啟動以導通電晶體N3與N4。如此一來，儲存於節點ND與節點NDB的資料將被傳遞至位元線BL與位元線BLB。在位元線BL與位元線BLB上的資料會經後續處理來表示儲存於節點ND與節點NDB上的資料。
舉例而言，了低邏輯值儲存節點ND，且了高邏輯值儲存在節點NDB。於一些實施例中，位元線BL與位元線BLB皆被預充電至高邏輯值。字元線WL被啟動以導通電晶體N3與電晶體N4。在節點ND上的低邏輯值導致位元線 BL被拉低至低邏輯值。相反地，位元線BLB仍保持在高邏輯值。等效看來，儲存於節點ND與節點NDB的資料已分別傳遞至位元線BL與位元線BLB。在位元線BL與位元線BLB上的低邏輯值與高邏輯值經由信號處理後，來讀出分別儲存於節點ND與節點NDB上的資料。
第2圖為根據本揭示內容的一些實施例所繪示的記憶體巨集200的示意圖。記憶體巨集200包含多個記憶體單元100，其中多個記憶體單元100設置於具有N列以及四行的陣列，上述四行分別標示為行C[1-1]、行C[2-1]、行C[1-2]、行C[2-2]。如後第3圖所示，行C[1-1]與行C[2-1]屬於耦接至多工器300的第一群組。同理，如後第3圖所說明，行C[1-2]與行C[2-2]屬於第二群組。上述四行僅為例示，不同數目的行的設置方式皆屬本揭示內容的範圍內。舉例來說，在一些實施例中，可設置兩個以上的群組，或在一群組中可設置更多的行。
每一條字元線WL[1]~WL[N]對應至第1圖所示的字元線WL與記憶體巨集200中的一列。N為整數，並用以表示記憶體巨集200包含了N列。字元線驅動器210提供多個信號至字元線WL[1]~WL[N]。字元線驅動器210包含多個驅動器210-1~210-N，其中多個驅動器210-1~210-N對應至記憶體巨集200的N列。多個驅動器210-1~210-N中每一者包含一對反相器。上述僅為例示，可用來替代一對反相器的其他電路以實施驅動器210-1~210-N的結構亦為本揭示內容的範圍。
於一些實施例中，在字元線驅動器210中的多個電路於節點NPVDD(未繪示)接收到週邊供應電壓PVDD，以作為供應電壓，並於節點NVSS(未繪示)接收電壓VSS，以作為參考供應電壓。字元線驅動器210可依序提供電壓PVDD至多條字元線WL[1]~WL[N]以作為高邏輯值對應的電壓值。
請參照第3圖，行C[1-1]與行C[2-1]可經由對應的位元線BL[1-1]、BLB[1-1]以及位元線BL[2-1]、BLB[2-1]而耦接到第3圖所示的多工器300。同樣的，行C[1-2]與行C[2-2]亦會耦接到第3圖所示的多工器300’(未繪示)。於一些實施例中，基於對應的多工器300與多工器300’，在行C[1-1]與行[1-2]中的多條位元線BL[1-1]、BLB[1-1]與位元線BL[1-2]、BLB[1-2]可同時被選擇，且在行C[2-1]與行[2-2]中的多條位元線BL[2-1]、BLB[2-1]與位元線BL[2-2]、BLB[2-2]可同時被選擇。
PMOS電晶體P[1-1,RB]與PMOS電晶體R[1-1,WB]為行C[1-1]的一部分。PMOS電晶體P[2-1,RB]與PMOS電晶體R[2-1,WB]為行C[2-1]的一部分。PMOS電晶體P[1-2,RB]與PMOS電晶體R[1-2,WB]為行C[1-2]的一部分。PMOS電晶體P[2-2,RB]與PMOS電晶體R[2-2,WB]為行C[2-2]的一部分。多對電晶體P[1-1,RB]與P[1-1,WB]、電晶體P[2-1,RB]與P[2-1,WB]、電晶體P[1-2,RB]與P[1-2,WB]與電晶體P[2-2,RB]與P[2-2,WB]的每一者皆稱為切換電路，此切換 電路用以切換電壓PVDD或電壓CVDD至記憶體巨集200中對應的行。上述僅為其例示，其他的切換電路亦為本揭示內容的範圍。
電晶體P[1-1,RB]與電晶體P[1-1,WB]兩者的汲極經由節點NVDDI[1-1](未標示)耦接至行C[1-1]的多個記憶體單元100[1-1,1]~100[1-1,N]的節點NVDDI，其中節點NVDDI[1-1]上具有電壓VDDI[1-1]。電晶體P[1-2,RB]與電晶體P[1-2,WB]兩者的汲極經由節點NDDI[1-2](未標示)耦接至行C[1-2]的多個記憶體單元100[1-2,1]~100[1-2,N]的節點NVDDI，其中節點NDDI[1-2]上具有電壓VDDI[1-2]。電晶體P[2-1,RB]與電晶體P[2-1,WB]兩者的汲極經由節點NVDDI[2-1](未標示)耦接至行C[2-1]的多個記憶體單元100[2-1,1]~100[2-1,N]的節點NVDDI，其中節點NVDDI[2-1]上具有電壓VDDI[2-1]。電晶體P[2-2,RB]與電晶體P[2-2,WB]兩者的汲極經由節點NVDDI[2-2](未標示)耦接至行C[2-2]的多個記憶體單元100[2-2,1]~100[2-2,N]的節點NVDDI，其中節點NVDDI[2-2]上具有電壓VDDI[2-2]。
電晶體P[1-1,RB]、電晶體P[1-2,RB]、電晶體P[2-1,RB]與電晶體P[2-2,RB]的所有源極皆耦接至節點NCVDD(未標示)，其中節點NCVDD具有電壓CVDD。電晶體P[1-1,WB]、電晶體P[1-2,WB]、電晶體P[2-1,WB] 與電晶體P[2-2,WB]的所有源極皆耦接至節點NPVDD(未標示)，其中節點NPVDD具有電壓PVDD。
電晶體P[1-1,RB]與電晶體P[1-2,RB]兩者的閘極用以接收信號RB[1]。電晶體P[1-1,WB]與電晶體P[1-2,WB]兩者的閘極用以接收信號WB[1]。電晶體P[2-1,RB]與電晶體P[2-2,RB]兩者的閘極用以接收信號RB[2]。電晶體P[2-1,WB]與電晶體P[2-2,WB]兩者的閘極用以接收信號WB[2]。信號RB[1]、信號WB[1]、信號RB[2]與信號WB[2]分別由相對應的信號源所提供。為了簡化說明，上述相應的信號源並未繪示。
信號RB[1]與信號WB[1]用以導通或關斷電晶體P[1-1,RB]與電晶體P[1-1,WB]。於一些實施例中，信號RB[1]與信號WB[1]為邏輯性互補。因此，當電晶體P[1-1,RB]為導通時，電晶體P[1-1,WB]為關斷，反之亦然。例如，當信號RB[1]為低邏輯值時，電晶體P[1-1,RB]為導通。於此同時，信號WB[1]為高邏輯值，且電晶體P[1-1,WB]為關斷。
電晶體P[1-1,RB]與電晶體P[1-1,WB]用以經由節點NVDDI[1-1]提供電壓CVDD或電壓PVDD至多個記憶體單元100[1-1,1]~100[1-1,N]的節點NVDDI。例如，當電晶體P[1-1,RB]為導通且電晶體P[1-1,WB]為關斷時，在電晶體P[1-1,RB]的源極上的電壓CVDD傳送到電晶體P[1-1,RB]的汲極，其中電晶體P[1-1,RB]的汲極即為節點NVDD[1-1]，且節點NVDD[1-1]耦接至多個記憶體單元 100[1-1,1]~100[1-1,N]的節點NVDDI。等效地，多個記憶體單元100[1-1,1]~100[1-1,N]的節點NVDDI中每一者具有電壓CVDD。
反之，當電晶體P[1-1,WB]為導通且電晶體P[1-1,RB]為關斷時，在電晶體P[1-1,WB]的源極上的電壓PVDD傳送到電晶體P[1-1,WB]的汲極，其中電晶體P[1-1,WB]的汲極即為節點NVDD[1-1]，且節點NVDD[1-1]耦接至多個記憶體單元100[1-1,1]~100[1-1,N]的節點NVDDI。等效地，多個記憶體單元100[1-1,1]~100[1-1,N]的節點NVDDI中每一者具有電壓PVDD。
於一些實施例中，電壓CVDD相較於電壓PVDD高出一預定電壓△V，例如約為50毫伏特(mV)。於一些實施例中，預定電壓△V可經由對選定一組的記憶體單元根據不同的變化因素進行模擬而取得，例如使用統計模型、蒙特卡羅(Monte Carlo)模擬以及預定良率等等。舉例來說，預定電壓△V的值(例如為50mV)，可基於六標準差(6σ)統計模型而選定，以使記憶體巨集200可達到約99.99%的良率。上述僅為例示，其他數目的標準差(σ)與/或良率皆可採用，並屬本揭示內容的範圍。於一些實施例中，電壓CVDD可稱為單元電壓，且電壓PVDD可為週邊電壓。
上述說明僅以行[1-1]作為例示進行說明，且上述相關操作可實施於記憶體巨集200的其他行。
第3圖為根據本揭示內容之一些實施例所繪示的具有多工器300的形式之選擇電路的示意圖。藉由選擇信號YDEC，多工器300可用以選擇行C[1-1]中的一對位元線BL[1-1]與位元線BLB[1-1]或行C[2-1]中的一對位元線BL[2-1]與位元線BLB[2-1]，以提供資料至對應的一對資料線DL[1]與資料線DLB[1]。
其他的選擇電路，例如為類似於多工器300的多工器300’(未繪示)可用以選擇行C[1-2]中的一對位元線BL[1-2]與位元線BLB[1-2]或行C[2-2]中的一對位元線BL[2-2]與位元線BLB[2-2]，以提供資料至對應的一對資料線DL[2](未繪示)與資料線DLB[1](未繪示)。
連接至對應的多工器300或多工器300’的兩行僅為例示，並稱之為二對一的多工操作。連接到多工器的不同數目的行為本揭示內容的範圍。換句話說，不同數目的多工操作亦為本揭示內容的範圍。例如，在三對一的多工操作結構中，記憶體巨集200可包含行C[3-1](未繪示)，其中行C[3-1]包含電晶體P[3-1,RB](未繪示)與電晶體P[3-1,WB](未繪示)，且上述電晶體P[3-1,RB]與電晶體P[3-1,WB]與行C[1-1]中的電晶體P[1-1,RB]與電晶體P[1-1,WB]具有類似的設置方式。再者，位元線BL[3-1](未繪示)與位元線BLB[3-1](未繪示)耦接至多工器300，其相關設置類似於位元線BL[1-1]與位元線BLB[1-1]耦接至多工器300的連接方式。等效地，多工器300可自三對位元線BL[1-1]與位元線BLB[1-1]、位元線BL[2-1]與位元線 BLB[2-1]以及位元線BL[3-1]與位元線BLB[3-1]中選擇出一對位元線，以提供資料至一對資料線DL[1]與資料線DLB[1]。
再者，在三對一多工操作的結構中，記憶體巨集200亦包含行C[3-2](未繪示)，其中行C[3-2]包含電晶體P[3-2,RB](未繪示)與電晶體P[3-2,WB](未繪示)，上述電晶體P[3-2,RB]與電晶體P[3-2,WB]與行C[1-2]中的電晶體P[1-2,RB]與電晶體P[1-2,WB]具有類似的設置方式。再者，位元線BL[3-2](未繪示)與位元線BLB[3-2](未繪示)耦接至多工器300’，其相關設置類似於位元線BL[1-12]與位元線BLB[1-2]耦接至多工器300’的連接方式。等效地，多工器300’可自三對位元線BL[1-2]與位元線BLB[1-2]、位元線BL[2-2]與位元線BLB[2-2]以及位元線BL[3-2]與位元線BLB[3-2]中選擇出一對位元線，以提供資料至一對資料線DL[2](未繪示)與資料線DLB[2](未繪示)。
上述僅以在第2圖所示的記憶體巨集200的兩個多工器300與多工器300’為例進行說明。不同數目的多工器為本揭示內容的範圍。多工器的數目可根據記憶體巨集200中的多工操作的結構以及行的數目而定。例如，當記憶體200包含64行，並具有四對一的多工操作結構，則可使用16(即64/4)個多工器。
於一些實施例中，在寫入操作下的記憶體單元導致耦接於同一字元線上的多個記憶體單元進行假讀的操 作。例如，整數i為1~N的數字。當記憶體單元100[1-1,i]正在執行寫入操作，字元線WL[i]在寫入操作時被啟動，導致了連接至字元線WL[i]上的多個記憶體單元(例如記憶體單元100[2-1,i]、記憶體單元100[1-2,i]與100[2-2,i])進行假讀的操作。
於一些實施例中，在同一行的多個記憶體單元中之一記憶體單元在進行寫入操作時，在同一行的多個記憶體單元設置以接收週邊電壓PVDD。再者，同一行的多個記憶體單元中之一記憶體單元在進行假讀操作時，在同一行的多個記憶體單元設置以接收電壓CVDD。於一些實施例中，CVDD=PVDD+△V。等效地，在同一行的多個記憶體單元中之一記憶體單元在進行假讀操作時，在同一行的多個記憶體單元接收到比週邊電壓PVDD的電壓值還高出△V的電壓值。如此一來，在記憶體單元上的干擾可被降低或得以避免，詳細理由如後所述。
第4圖為根據本揭示內容之一些實施例所繪示的波形400的波形圖。請一併參照第3圖所示的多工器300，波形400將以行C[1-1]與行C[2-1]的操作為例進行說明。關於其他行(例如行C[1-2]與行C[2-2])之操作與此處操作類似，故不重覆贅述。
舉例而言，在期間T10的期間T10_WL內，字元線WL[1]被啟動以具有高邏輯值，且在行C[1-1]中的記憶體單元100[1-1,1]進行寫入操作。由於字元線WL[1]為啟動且為耦接至行C[2-1]中的記憶體單元100[2-1,1]，記 憶體單元100[2-1,1]會進行假讀操作。等效地，記憶體單元100[1-1,1]進行寫入操作，而記憶體單元100[2-1,1]進行假讀操作。
參照第4圖中的信號，於期間T10內，信號RB[1-1]具有高邏輯值。因此，電晶體P[1-1,RB]為關斷，故為開路狀態而對節點NVDDI[1-1]不產生任何電氣效應。相反的，信號WB[1-1]具有低邏輯值，且電晶體P[1-1,WB]因此導通。如此一來，在電晶體P[1-1,WB]的源極上的電壓PVDD會傳送至節點NVDDI[1-1]，且節點NVDDI[1-1]耦接至行C[1-1]中的多個記憶體單元的節點NVDDI。因此，行C[1-1]中的多個記憶體單元的節點NVDDI接收到電壓PVDD。等效而言，記憶體單元100[1-1,1]的節點NVDDI接收到電壓PVDD。
參照行C[2-1]，於期間T10內，信號WB[2-1]具有高邏輯值。因此，電晶體P[2-1,WB]為關斷，故為開路狀態而對節點NVDDI[2-1]不產生任何電氣效應。相反的，信號RB[2-1]具有低邏輯值，且電晶體P[2-1,RB]因此導通。如此一來，在電晶體P[2-1,RB]的源極上的電壓CVDD傳送至節點NVDDI[2-1]，且節點NVDDI[2-1]耦接至行C[2-1]中的多個記憶體單元的節點NVDDI。因此，行C[2-1]中的多個記憶體單元的節點NVDDI接收到電壓CVDD。換句話說，記憶體單元100[2-1,1]的節點NVDDI接收到電壓CVDD。
於一些實施例中，耦接至與執行寫入操作的記憶體單元相同的字元線WL[1]上的多個記憶體單元進行假讀操作。於一些具有三對一以上的多工操作的實施例中，對應於行C[2-1]中的電晶體P[2-1,RB]與電晶體P[2-1,WB]的多個電晶體設置於具有執行假讀操作的記憶體單元的行中，並具有類似於行C[2-1]中的電晶體P[2-1,RB]與電晶體P[2-1,WB]的設置方式。因此，在具有執行假讀操作的記憶體單元的行中的多個記憶體單元的節點NVDDI將接收到電壓CVDD。例如，在三對一的多工操作的結構中具有行C[3-1](未繪示)、電晶體P[3-1,RB](未繪示)與電晶體P[3-1,WB](未繪示)經設置，以使在行C[3-1]中的多個記憶體單元的節點NVDDI接收到電壓CVDD。
在期間T20的期間T20_WL內，字元線WL[1]被啟動以具有高邏輯值，且在行C[2-1]中的記憶體單元100[2-1,1]將進行寫入操作。由於字元線WL[1]為啟動且為耦接至行C[1-1]中的記憶體單元100[1-1,1]，記憶體單元100[1-1,1]進行假讀操作。等效地，記憶體單元100[1-1,1]進行假讀操作，而記憶體單元100[2-1,1]將進行寫入操作。
參照第4圖中的信號，於期間T20內，信號RB[2-1]具有高邏輯值。因此，電晶體P[2-1,RB]為關斷，故為開路狀態而對節點NVDDI[2-1]不產生任何電氣效應。相反的，信號WB[2-1]具有低邏輯值，且電晶體P[2-1,WB]因此導通。如此一來，在電晶體P[2-1,WB]的 源極上的電壓PVDD傳送至節點NVDDI[2-1]。因此，電晶體P[2-1,WB]的節點NVDDI接收到電壓PVDD。
參照行C[1-1]，於期間T20內，信號WB[1-1]具有高邏輯值。因此，電晶體P[1-1,WB]為關斷，故為開路狀態而對節點NVDDI[1-1]不產生任何電氣效應。相反的，信號RB[1-1]具有低邏輯值，且電晶體P[1-1,RB]因此導通。如此一來，在電晶體P[1-1,RB]的源極上的電壓CVDD傳送至節點NVDDI[1-1]，且節點NVDDI[1-1]耦接至行C[1-1]中的多個記憶體單元的節點NVDDI。因此，行C[2-1]中的多個記憶體單元100[1-1,1]~100[1-1,N]的節點NVDDI接收到電壓CVDD。換句話說，記憶體單元100[2-1,1]的節點NVDDI接收到電壓CVDD。
於一些實施例中，耦接至與執行寫入操作的記憶體單元相同的字元線WL[1]上的多個記憶體單元進行假讀操作。於一些具有三對一以上的多工操作的實施例中，對應於行C[1-1]中的電晶體P[1-1,RB]與電晶體P[1-1,WB]的多個電晶體設置於具有執行假讀操作的記憶體單元的行中，並具有類似於行C[1-1]中的電晶體P[1-1,RB]與電晶體P[1-1,WB]的設置方式。因此，在具有執行假讀操作的記憶體單元的行中的多個記憶體單元的節點NVDDI接收到電壓CVDD。例如，在三對一的多工操作的結構中具有行C[3-1](未繪示)、電晶體P[3-1,RB](未繪示)與電晶體P[3-1,WB](未繪示)經設置，以使在行C[3-1]中的多個記憶體單元的節點NVDDI接收到電壓CVDD。
在期間T30內，當字元線WL[1]被施加而具有低邏輯值時，記憶體巨集200將進入待機模式(standby mode)。
在期間T30後，節點NVDD[1-1]與節點NVDD[2-1]將過渡至參考電壓VSS，且記憶體模組200將過渡至關機模式(shutdown mode)。
相較於其他類似技術，在本揭示內容中的各個實施例可具有明顯優點。例如，藉由記憶體巨集200的多個切換電路，記憶體巨集200可使用相對其他技術中都較低的電壓CVDD與電壓PVDD而完成相同操作。舉例而言，於一些類似技術中，電壓PVDD可設置更低，但電壓CVDD必須維持在一定的值，且不能低於電壓PVDD可降低的程度，不然會導致對應的記憶體巨集不能正常運作。相反的，於本揭示內容中的各個實施例，電壓CVDD與電壓PVDD皆可降低，且記憶體巨集200仍可正常工作。在另一例子中，於本揭示內容的各個實施例中，當記憶體巨集200中的多個記憶體單元100具有電壓CVDD時，記憶體巨集200的週邊電路(包含字元線驅動器210)具有電壓PVDD。字元線驅動器210進一步地提供電壓PVDD至字元線WL，以使字元線WL具有高邏輯值。反之，於一類似技術中，當字元線WL以電壓CVDD作為高邏輯值時，電壓CVDD不能夠降低，不然會導致對應的記憶體巨集不能正常運作。因此，在上述的類似技術中，即便當系統將記憶體巨集200操作於待機模式，此系統仍須使用相對較高的電壓CVDD。相反地，於本揭示內 容中的各個實施例，由於字元線驅動器210經由電壓PVDD所驅動，並電壓PVDD作為字元線WL的高邏輯值，故電壓PVDD與電壓CVDD皆可降低。如此一來，於本揭示內容中的各個實施例，當系統將記憶體巨集200操作於待機模式時，可使用相較於其他技術中更低的(待機)電流。換句話說，相較於其他技術，本揭示內容在待機模式下的漏電流得以降低。再者，相較於其他技術由於記憶體巨集200的電壓PVDD與電壓CVDD皆可降低，在電壓PVDD與電壓CVDD之間進行切換所產生的啟動電流亦得以降低。
於一些實施例中，在寫入操作下的記憶體單元導致同一行中的多個記憶體單元接收電壓PVDD。如此一來，相較於在寫入操作下接收電壓CVDD的類似技術中，本案可較易將資料寫入記憶體單元。
舉例來說，記憶體單元100在進行假讀操作。記憶體單元的節點VDDI處於電壓CVDD，字元線WL經啟動而具有電壓PVDD(即為高邏輯值)，節點ND儲存低邏輯值，而相應的節點NDB儲存高邏輯值，且位元線BL與位元線BLB經預充電至高邏輯值。由於位元線BL具有高邏輯值，節點ND將被拉至位元線BL上的高邏輯值。換句話說，在節點ND上的電壓將增加，而使節點ND上出現電壓驟變(voltage bump)。當電壓驟變相對高與/或記憶體單元的電壓VDD相對低時，在節點ND上的資料會反轉。也就是說，記憶體單元受到干擾。根據本揭示內容的各個實施例，字元線驅動器210提供電壓PVDD至對應的字元線WL，以作為 字元線WL的高邏輯值。由於電壓PVDD低於記憶體單元的節點VDDI上的電壓CVDD，記憶體單元的電晶體N3的導通電流Ion(未標示)小於字元線WL接收到電壓CVDD的情況。如此一來，在節點ND上的電壓驟變得以降低。等效地，造成記憶體單元出現干擾情況的機會得以降低與/或消除。綜上，相較於其他類似技術，本揭示內容的各個實施例的確具有一定功效。
於一些實施例中，記憶體巨集包含多個行與多個切換電路。多個行中之一行具有多個電壓供應節點，且上述多個電壓供應節點對應至所述行中的多個記憶體單元。多個切換電路中之一切換電路對應至所述行，並用以選擇性地提供第一電壓源的第一電壓值或第二電壓源的第二電壓值至多個電壓供應節點。第一電壓值與第二電壓值之間相差一預定電壓值。
於一些實施例係於提供一種驅動方法。根據記憶體巨集中的選擇電路選擇性地選出多行，並提供一第一電壓值至在多行中的進行寫入操作之一行。提供第二電壓值至多行中之其他行。其中第二電壓值與第一電壓值不同。
於一些實施例中，記憶體巨集包含驅動電路、多個行以及多個切換電路。驅動電路用以接收自第一電壓源所傳送的第一電壓，並提供多個控制信號至記憶體巨集中的多個記憶體單元。多行中之一行具有對應至所述行中多個記憶體單元的多個電壓供應節點。多個切換電路中之一切換電 路對應至所述行，並用以選擇性地提供第一電壓值或第二電壓源的第二電壓值至多個電壓供應節點。
雖然本案已以實施方式揭露如上，然其並非用以限定本案，任何熟習此技藝者，在不脫離本案之精神和範圍內，當可作各種之更動與潤飾，因此本案之保護範圍當視後附之申請專利範圍所界定者為準。例如，各個電晶體以具有特定摻雜型態的電晶體(例如：NMOS、PMOS)僅為例示。本揭示內容中的多個實施例並不以上述特定型態的電晶體為限。在上述內容中的各個信號的低邏輯值與高邏輯值亦為例示。本揭示內容中的多個實施例並不限於信號於在啟動或關閉時所具有的特定邏輯值。於各個實施例中，多個電晶體的操作與開關相同。用於替代開關的各種切換電路為各個實施例的範圍。於各個實施例中，電晶體的源極可設置為汲極，且汲極可設置為源極。
上述的說明包含了多個示例性的步驟，但上述多個步驟並不必要以說明所述的順序所執行。只要符合本揭示內容的多個實施例的精神和範圍，上述多個步驟可增減，或以其他步驟替代，或以不同順序執行。
200‧‧‧記憶體巨集
210‧‧‧字元線驅動器
210-1‧‧‧驅動器
210-N‧‧‧驅動器
PVDD‧‧‧週邊供應電壓
VSS‧‧‧電壓
C[1-1]‧‧‧行
C[2-1]‧‧‧行
C[1-2]‧‧‧行
C[2-2]‧‧‧行
BL[1-1]‧‧‧位元線
BLB[1-1]‧‧‧位元線
BL[2-1]‧‧‧位元線
BLB[2-1]‧‧‧位元線
BL[1-2]‧‧‧位元線
BLB[1-2]‧‧‧位元線
BL[2-2]‧‧‧位元線
BLB[2-2]‧‧‧位元線
WL[1]‧‧‧字元線
WL[N]‧‧‧字元線
RB[1]‧‧‧信號
RB[2]‧‧‧信號
WB[1]‧‧‧信號
WB[2]‧‧‧信號
100[1-1,1]‧‧‧記憶體單元
100[1-1,N]‧‧‧記憶體單元
100[2-1,1]‧‧‧記憶體單元
100[2-1,N]‧‧‧記憶體單元
100[1-2,1]‧‧‧記憶體單元
100[1-2,N]‧‧‧記憶體單元
100[2-2,1]‧‧‧記憶體單元
100[2-2,N]‧‧‧記憶體單元
VDDI[1-1]‧‧‧電壓
VDDI[2-1]‧‧‧電壓
VDDI[1-2]‧‧‧電壓
VDDI[2-2]‧‧‧電壓
P[1-1,RB]‧‧‧電晶體
P[1-1,WB]‧‧‧電晶體
P[2-1,RB]‧‧‧電晶體
P[2-1,WB]‧‧‧電晶體
P[1-2,RB]‧‧‧電晶體
P[1-2,WB]‧‧‧電晶體
P[2-2,RB]‧‧‧電晶體
P[2-2,WB]‧‧‧電晶體
CVDD‧‧‧電壓

Claims (10)

  1. 一種記憶體巨集，包含：複數行；複數個切換電路，其中，該些行中之一行包含複數個電壓供應節點，該些電壓供應節點對應於設置於該行中的複數個記憶體單元，該些切換電路中之一切換電路對應於該行，該切換電路用以選擇性地提供一第一電壓源的一第一電壓或一第二電壓源的一第二電壓至該些電壓供應節點，且該第一電壓的一第一電壓值低於該第二電壓的一第二電壓值一預定電壓值；以及複數條字元線，其中該些字元線中之一字元線對應至該記憶體巨集中的複數列中之一列，且該些條字元線用以接收該第一電壓，其中該第一電壓的該第一電壓值用以作為該些字元線上之一高邏輯值所對應的一電壓值。
  2. 如申請專利範圍第1項之記憶體巨集，其中該切換電路包含：一第一P型電晶體，具有一第一源極、一第一閘極與一第一汲極；以及一第二P型電晶體，具有一第二源極、一第二閘極與一第二汲極，其中該第一汲極與該第二汲極耦接至該些電壓供應節點，該第一閘極用以接收一第一控制信號，且該第二閘極用以接收一第二控制信號，該第一控制信號與該第二控制 信號為相異，且該第一控制信號與該第二控制信號彼此為邏輯性互補。
  3. 如申請專利範圍第1項之記憶體巨集，更包含：一驅動電路，用以提供複數個控制信號至該記憶體巨集中的該些記憶體單元，並耦接至該第一電壓源以接收該第一電壓。
  4. 如申請專利範圍第1項之記憶體巨集，更包含：一第一記憶體單元，設置於該些行中之一第一行，並用以在該第一記憶體單元進行一寫入操作時具有該第一電壓的該第一電壓值；以及一第二記憶體單元，設置於該些行中之一第二行，並用以在該第一記憶體單元進行該寫入操作時具有該第二電壓的該第二電壓值。
  5. 一種記憶體之驅動方法，包含：根據一記憶體巨集中的一選擇電路選擇性所選出的複數個行；提供具有一第一電壓值的一第一電壓至該些行中具有進行寫入操作的一第一記憶體單元之一行；提供該第一電壓至耦接到該第一記憶體單元的一字元線，其中該第一電壓的該第一電壓值用以作為該字元線上之一高邏輯值所對應的一電壓值；以及 提供具有一第二電壓值的一第二電壓至該些行中之其他行，其中該第一電壓值低於該第二電壓值。
  6. 如申請專利範圍第5項之驅動方法，其中該第一電壓值與該第二電壓值相差一預定電壓值，且該第一電壓值與該第二電壓值之間所相差的該預定電壓值可經由模擬計算。
  7. 如申請專利範圍第5項之驅動方法，其中提供該第一電壓至具有進行寫入操作的該第一記憶體單元之該行包含：導通一第一電晶體，並關斷一第二電晶體，其中第一電晶體與該第二電晶體耦接至在該行中的複數個記憶體單元中的複數個供應電壓節點，其中提供該第二電壓至該些行中之其他行包含：導通一第三電晶體，並關斷一第四電晶體，其中該第三電晶體與該第四電晶體耦接至該其他行中每一者的複數個記憶體單元的複數個供應電壓節點。
  8. 一種記憶體巨集，包含：一驅動電路，用以自一第一電壓源接收一第一電壓，並提供複數個控制信號至該記憶體巨集；複數個行；複數個切換電路，其中該些行中之一行具有複數個電壓供應節點，該些電壓供應節點對應至該行中的複數個記憶 體單元，該些切換電路中之一切換電路對應於該行，並用以選擇性地提供該第一電壓或一第二電壓源的一第二電壓至該些電壓供應節點，該第一電壓設置以具有一第一電壓值，該第二電壓設置以具有一第二電壓值，且該第一電壓值低於該第二電壓值；以及複數條字元線，其中該些字元線中之一字元線對應至該記憶體巨集中的複數列中之一列，且該些條字元線用以接收該第一電壓，其中該第一電壓的該第一電壓值用以作為該些字元線上之一高邏輯值所對應的一電壓值。
  9. 如申請專利範圍第8項所述之記憶體巨集，其中該切換電路包含：一第一P型電晶體，具有一第一源極、一第一閘極與一第一汲極；以及一第二P型電晶體，具有一第二源極、一第二閘極與一第二汲極，其中該第一汲極與該第二汲極耦接至該些電壓供應節點，該第一源極耦接至該第一電壓源，該第二源極耦接至該第二電壓源，該第一閘極用以接收一第一控制信號，該第二閘極用以接收一第二控制信號，該第一控制信號不同於該第二控制信號，且該第一控制信號與該第二控制信號彼此為邏輯性互補。
  10. 如申請專利範圍第8項之記憶體巨集，更包含： 一第一記憶體單元，設置於該些行中之一第一行，並用以在該第一記憶體單元進行一寫入操作時具有該第一電壓的該第一電壓值；以及一第二記憶體單元，設置於該些行中之一第二行，並用以在該第一記憶體單元進行該寫入操作時具有該第二電壓的該第二電壓值。
TW104117664A 2014-08-15 2015-06-01 記憶體巨集與記憶體的驅動方法 TWI578321B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US14/461,156 US9916874B2 (en) 2014-08-15 2014-08-15 Memory architecture having first and second voltages

Publications (2)

Publication Number Publication Date
TW201606775A TW201606775A (zh) 2016-02-16
TWI578321B true TWI578321B (zh) 2017-04-11

Family

ID=55302629

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104117664A TWI578321B (zh) 2014-08-15 2015-06-01 記憶體巨集與記憶體的驅動方法

Country Status (4)

Country Link
US (3) US9916874B2 (zh)
KR (1) KR101791728B1 (zh)
CN (1) CN105788622B (zh)
TW (1) TWI578321B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3077677B1 (fr) * 2018-02-06 2020-03-06 Stmicroelectronics (Rousset) Sas Procede de precharge d'une alimentation de circuit integre, et circuit integre correspondant
US10892008B2 (en) * 2018-06-15 2021-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Multi word line assertion
DE102019115978B4 (de) 2018-06-15 2022-03-31 Taiwan Semiconductor Manufacturing Co., Ltd. Aktivierung mehrerer wortleitungen

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7679948B2 (en) * 2008-06-05 2010-03-16 Sun Microsystems, Inc. Write and read assist circuit for SRAM with power recycling
US8159862B2 (en) * 2010-07-26 2012-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Recycling charges

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100313494B1 (ko) * 1998-05-07 2001-12-20 김영환 저전력정적램(sram)
US6724648B2 (en) * 2002-04-05 2004-04-20 Intel Corporation SRAM array with dynamic voltage for reducing active leakage power
US6654277B1 (en) * 2002-05-14 2003-11-25 International Business Machines Corp. SRAM with improved noise sensitivity
US6791864B2 (en) * 2003-01-06 2004-09-14 Texas Instruments Incorporated Column voltage control for write
US7020041B2 (en) * 2003-12-18 2006-03-28 Intel Corporation Method and apparatus to clamp SRAM supply voltage
JP4553185B2 (ja) * 2004-09-15 2010-09-29 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US7236408B2 (en) * 2005-07-19 2007-06-26 International Business Machines Corporation Electronic circuit having variable biasing
US7313032B2 (en) * 2005-11-29 2007-12-25 International Business Machines Corporation SRAM voltage control for improved operational margins
JP4865360B2 (ja) * 2006-03-01 2012-02-01 パナソニック株式会社 半導体記憶装置
US7468903B2 (en) * 2006-11-13 2008-12-23 Taiwan Semiconductor Manufacturing Co., Ltd. Circuits for improving read and write margins in multi-port SRAMS
JP5004102B2 (ja) * 2006-12-07 2012-08-22 独立行政法人産業技術総合研究所 Ｓｒａｍ装置
US7751229B2 (en) * 2006-12-28 2010-07-06 Stmicroelectronics S.A. SRAM memory device with improved write operation and method thereof
US7701755B2 (en) * 2007-01-02 2010-04-20 Taiwan Semiconductor Manufacturing Co., Ltd. Memory having improved power design
US7586806B2 (en) * 2007-08-27 2009-09-08 International Business Machines Corporation SRAM active write assist method for improved operational margins
US7613031B2 (en) * 2007-09-17 2009-11-03 Micron Technology, Inc. System, apparatus, and method to increase read and write stability of scaled SRAM memory cells
US7551508B2 (en) * 2007-11-16 2009-06-23 International Business Machines Corporation Energy efficient storage device using per-element selectable power supply voltages
US7643357B2 (en) * 2008-02-18 2010-01-05 International Business Machines Corporation System and method for integrating dynamic leakage reduction with write-assisted SRAM architecture
US7733687B2 (en) * 2008-02-20 2010-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. WAK devices in SRAM cells for improving VCCMIN
WO2010013449A1 (ja) 2008-08-01 2010-02-04 パナソニック株式会社 半導体記憶装置
US7903483B2 (en) * 2008-11-21 2011-03-08 Freescale Semiconductor, Inc. Integrated circuit having memory with configurable read/write operations and method therefor
US8243541B2 (en) * 2008-12-19 2012-08-14 Oracle America, Inc. Methods and apparatuses for improving reduced power operations in embedded memory arrays
US8315117B2 (en) * 2009-03-31 2012-11-20 Freescale Semiconductor, Inc. Integrated circuit memory having assisted access and method therefor
US8004907B2 (en) * 2009-06-05 2011-08-23 Freescale Semiconductor, Inc. SRAM with read and write assist
US8270241B2 (en) * 2010-02-16 2012-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Y-decode controlled dual rail memory
KR101152524B1 (ko) 2010-05-04 2012-06-01 경북대학교 산학협력단 Ｓｒａｍ
US8576611B2 (en) * 2010-07-08 2013-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. Memory with regulated ground nodes
US8305827B2 (en) * 2010-07-13 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Dual rail memory
TWI443807B (zh) * 2010-10-08 2014-07-01 Univ Nat Chiao Tung 可容忍閘極崩毀之功率閘結構
KR20120037187A (ko) 2010-10-11 2012-04-19 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
US9007815B2 (en) * 2012-01-27 2015-04-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for switching power in a dual rail memory
KR102088808B1 (ko) * 2013-04-19 2020-03-13 삼성전자주식회사 듀얼 파워 레일을 포함하는 시스템 온 칩 및 그것의 전압 공급 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7679948B2 (en) * 2008-06-05 2010-03-16 Sun Microsystems, Inc. Write and read assist circuit for SRAM with power recycling
US8159862B2 (en) * 2010-07-26 2012-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Recycling charges

Also Published As

Publication number Publication date
KR101791728B1 (ko) 2017-10-30
CN105788622B (zh) 2019-01-08
CN105788622A (zh) 2016-07-20
US9916874B2 (en) 2018-03-13
KR20160021006A (ko) 2016-02-24
US20160049182A1 (en) 2016-02-18
US10789994B2 (en) 2020-09-29
TW201606775A (zh) 2016-02-16
US20200051597A1 (en) 2020-02-13
US10468075B2 (en) 2019-11-05
US20180197582A1 (en) 2018-07-12

Similar Documents

Publication Publication Date Title
US9129707B2 (en) Dual port SRAM with dummy read recovery
US7839697B2 (en) Semiconductor memory device
US9142285B2 (en) Multi-port SRAM with shared write bit-line architecture and selective read path for low power operation
TWI485705B (zh) 具備列式讀取及／或寫入輔助電路之記憶體電路
US20070139997A1 (en) Semiconductor memory
JP6238431B2 (ja) ビット線プリチャージ電圧が低減されたｓｒａｍビットセル
US7301793B2 (en) Semiconductor memory device
CN105573456B (zh) 半导体装置
CN106997775B (zh) 半导体存储器及其操作方法
US20090016144A1 (en) Semiconductor memory device
US9318189B2 (en) Sense amplifier circuit
US10789994B2 (en) Memory architecture having first and second voltages
US20200005837A1 (en) Sram input/output
US8379435B2 (en) Smart well assisted SRAM read and write
US20130294149A1 (en) Reducing power in sram using supply voltage control
US7760537B2 (en) Programmable ROM
KR20160128885A (ko) 메모리 디바이스
JP2009070474A (ja) 半導体集積回路
US8743628B2 (en) Line driver circuits, methods, and apparatuses
US20140369112A1 (en) Semiconductor memory
US8363454B2 (en) SRAM bit cell
US20070076468A1 (en) Asymmetric six transistor SRAM random access memory cell
JP2019160930A (ja) コンフィグレーションメモリ回路
US8891287B2 (en) SRAM cell having a p-well bias
US20140071735A1 (en) Initializing dummy bits of an sram tracking circuit