KR102088808B1 - 듀얼 파워 레일을 포함하는 시스템 온 칩 및 그것의 전압 공급 방법 - Google Patents

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Abstract

본 발명에 따른 시스템 온 칩은, 적어도 하나의 메모리 셀과 상기 메모리 셀을 접근하기 위한 페리 회로를 포함하는 에스램, 상기 적어도 하나의 메모리 셀에 제공하기 위한 제 1 구동 전압을 생성하는 제 1 전원 회로, 그리고 상기 페리 회로에 제공하기 위한 제 2 구동 전압을 생성하는 제 2 전원 회로를 포함하되, 상기 에스램은 상기 제 1 구동 전압과 상기 제 2 구동 전압 중에서 더 높은 전압을 선택하여 상기 적어도 하나의 메모리 셀에 제공하는 오토 파워 스위치를 포함한다.

Description

듀얼 파워 레일을 포함하는 시스템 온 칩 및 그것의 전압 공급 방법{SYSTEM ON CHIP INCLUDING DUAL POWER RAIL AND VOLTAGE SUPPLY MEt0HD THEREOF}
본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로는 듀얼 파워 레일을 통해서 전원 전압을 제공받는 에스램을 포함하는 시스템 온 칩 및 그것의 전압 공급 방법에 관한 것이다.
최근, 스마트폰, 테이블릿 PC, 디지털 카메라, MP3 플레이어, PDA 등과 같은 모바일 기기의 이용이 폭발적으로 증가하고 있다. 이러한 모바일 기기에서도 멀티미디어의 구동 및 각종 데이터의 처리량이 증가하면서, 고속 프로세서의 채용이 확대되고 있다. 모바일 기기에는 다양한 응용 프로그램(Application program)들이 구동된다. 다양한 응용 프로그램들을 구동하기 위하여, 모바일 기기에는 워킹 메모리(예를 들면, DRAM), 비휘발성 메모리, 그리고 응용 프로세서(Application Processor: 이하, AP)와 같은 반도체 장치들이 사용된다.
응용 프로세서와 같은 반도체 장치들은 복수의 기능 블록(IP)들을 포함하는 시스템 온 칩(이하, SoC)으로 구성될 수 있다. 시스템 온 칩(SoC)에는 캐시 또는 버퍼 메모리의 용도로 사용되는 에스램(SRAM)이 포함된다. 에스램의 읽기 마진을 보장하기 위해서 셀 전원으로 제공되는 전압은 다른 제어 블록에 제공되는 전압보다 높게 제공될 수 있다. 이처럼 서로 다른 레벨의 전원 전압을 제공하기 위해서, IP로 구성되는 에스램에는 듀얼 파워 레일 방식이 적용될 수 있다.
모바일 기기를 위시한 반도체 장치에서 안정적인 전원의 제공은 동작의 신뢰성을 위한 필수적인 조건이다. 하지만, 외부의 잡음이나 공정 변화에 기인한 불안정성에 의하여 반도체 회로의 전원 전압은 불안정해질 수 있다. 전원 전압의 불안정은 에스램의 읽기 마진을 감소시키고 의도하지 않은 오동작을 유발시킬 수 있다.
본 발명의 목적은 시스템 온 칩(SoC)에 포함되는 에스램의 데이터 신뢰성을 높이기 위한 전원 회로 및 그것의 구동 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 시스템 온 칩은, 적어도 하나의 메모리 셀과 상기 메모리 셀을 접근하기 위한 페리 회로를 포함하는 에스램, 상기 적어도 하나의 메모리 셀에 제공하기 위한 제 1 구동 전압을 생성하는 제 1 전원 회로, 그리고 상기 페리 회로에 제공하기 위한 제 2 구동 전압을 생성하는 제 2 전원 회로를 포함하되, 상기 에스램은 상기 제 1 구동 전압과 상기 제 2 구동 전압 중에서 더 높은 전압을 선택하여 상기 적어도 하나의 메모리 셀에 제공하는 오토 파워 스위치를 포함한다.
상기 목적을 달성하기 위한 메모리 셀에 제공하기 위한 셀 구동 전압과, 상기 메모리 셀을 접근하기 위한 페리 회로에 제공하기 위한 페리 구동 전압을 개별적으로 공급받는 에스램의 전압 공급 방법은, 상기 에스램의 성능 모드를 검출하는 단계; 상기 셀 구동 전압과 상기 페리 구동 전압을 비교하는 단계; 그리고 상기 셀 구동 전압과 상기 페리 구동 전압 중에서 같거나 높은 전압을 상기 셀 어레이의 전원 전압으로 제공한다.
이상과 같은 본 발명의 실시 예에 따르면, 공정 변화나 기타의 잡음에 의한 전원의 불안정성에 기인하는 에스램의 데이터 신뢰성 저하를 획기적으로 차단할 수 있는 시스템 온 칩 및 그것의 제어 방법을 제공할 수 있다.
도 1은 본 발명의 실시 예에 따른 시스템 온 칩을 보여주는 블록도이다.
도 2는 도 1의 듀얼 파워 레일을 구체적으로 보여주는 블록도이다.
도 3은 본 발명의 실시 예에 따른 에스램의 구조를 보여주는 블록도이다.
도 4는 도 3의 오토 파워 스위치의 예시적인 구성을 보여주는 회로도이다.
도 5는 본 발명의 실시 예에 따른 오토 파워 스위치의 동작을 보여주는 파형도이다.
도 6은 본 발명의 셀 어레이와 페리 회로의 구조를 보여주는 회로도이다.
도 7은 도 6의 회로도에서 센싱 동작을 간략히 보여주는 타이밍도이다.
도 8은 본 발명의 실시 예에 따른 에스램의 오토 파워 스위칭 방법을 보여주는 순서도이다.
도 9는 본 발명에 따른 시스템 온 칩의 다른 실시 예를 보여주는 블록도이다.
도 10은 도 9의 오토 파워 스위치를 예시적으로 보여주는 회로도이다.
도 11은 도 9의 오토 파워 스위치의 파워 온 동작을 보여주는 순서도이다.
도 12는 본 발명의 또 다른 실시 예에 따른 시스템 온 칩을 보여주는 블록도이다.
도 13은 도 12의 오토 파워 스위치를 예시적으로 보여주는 회로도이다.
도 14는 본 발명의 실시 예에 따른 전자 장치를 보여주는 블록도이다.
도 15는 본 발명의 실시 예가 적용되는 휴대용 단말기를 나타내는 블록도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, 반도체 장치 또는 반도체 칩이 본 발명의 특징 및 기능을 설명하기 위한 단위의 예로서 사용될 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 1은 본 발명의 실시 예에 따른 시스템 온 칩(SoC)의 구성을 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 시스템 온 칩(100)은 제 1 전원 회로(110), 제 2 전원 회로(120), 파워 컨트롤러(130), 그리고 에스램(140)을 포함한다. 여기서, 제 1 전원 회로(110), 제 2 전원 회로(120), 파워 컨트롤러(130), 그리고 에스램(140) 각각은 시스템 온 칩(100)에 형성되는 IP(Intellectual Property)로 제공될 수 있다.
제 1 전원 회로(110)는 셀 구동 전압(VDDCE)을 생성한다. 셀 구동 전압(VDDCE)은 에스램(140)의 메모리 셀들을 구동하기 위한 전압으로 제공될 것이다. 제 1 전원 회로(110)는 시스템 온 칩(100)의 내부 전압 또는 외부에서 제공되는 전압을 사용하여 셀 구동 전압(VDDCE)을 생성한다. 예를 들면, 외부에서 제공되는 전원 전압의 레벨이 셀 구동 전압(VDDCE)보다 낮은 경우, 제 1 전원 회로(110)는 전하 펌프(Charge Pump)와 같은 승압 회로를 사용하여 셀 구동 전압(VDDCE)을 생성할 것이다. 반면, 외부에서 제공되는 전원 전압이 셀 구동 전압(VDDCE)보다 높은 경우에 제 1 전원 회로(110)는 다운 컨버팅(Down converting) 회로를 통해서 셀 구동 전압(VDDCE)을 생성할 것이다.
제 2 전원 회로(120)는 페리 구동 전압(VDDPE)을 생성한다. 페리 구동 전압(VDDPE)은 에스램(140)의 메모리 셀들을 제외한 제어 회로들을 구동하기 위한 전압으로 제공될 것이다. 제 2 전원 회로(120)는 파워 컨트롤러(130)로부터 제공되는 성능 모드(P_Mode)에 따라 레벨이 가변되는 페리 구동 전압(VDDPE)을 제공할 수 있다. 예를 들면, 제 2 전원 회로(120)는 성능 모드(P_Mode)가 고속 모드인 경우에는 상대적으로 높은 페리 구동 전압(VDDPE)을 생성할 수 있다. 반면, 성능 모드(P_Mode)가 저속 모드인 경우에 제 2 전원 회로(120)는 상대적으로 낮은 페리 구동 전압(VDDPE)을 생성할 수 있다.
파워 컨트롤러(130)는 성능 제어 신호(Performance CNTL)에 응답하여 성능 모드(P_Mode)를 생성한다. 성능 모드(P_Mode)는 각각 제 2 전원 회로(120) 및 에스램(140)에 제공될 수 있다. 시스템 온 칩(100)의 고속 동작이 요구되는 경우, 성능 제어 신호(Performance CNTL)를 통해서 고속 데이터 처리가 요청된다. 이러한 요청은 시스템 온 칩(100)의 외부에서 제공될 수도 있고, 내부적으로 생성될 수 있다. 예를 들면, 시스템 온 칩(100)에서 비디오 신호 처리가 수행되기 위해서는 고속의 데이터 처리가 요구된다. 이런 시스템 상황에서, 성능 제어 신호(Performance CNTL)가 고속 동작으로 입력될 수 있다. 반면, 시스템 온 칩(100)에서 오디오 신호 처리가 수행되는 경우에는 상대적으로 저속의 데이터 처리가 요구될 수 있다. 파워 컨트롤러(130)는 성능 제어 신호(Performance CNTL)에 따라서 성능 모드(P_Mode)를 생성하게 될 것이다. 성능 제어 신호(Performance CNTL)는 시스템 온 칩(100)의 다이나믹 전압-주파수 스케일링(Dynamic Voltage-Frequency Scaling: DVFS)을 위한 제어 신호일 수 있다.
에스램(140)은 시스템 온 칩(100)에 고속 스토리지 기능을 제공한다. 에스램(140)은 시스템 온 칩(100)에서 캐시 메모리(Cache Memory), 레지스터, 또는 버퍼 메모리로서 사용될 수 있다. 특히, 속도가 중요시되는 시스템일수록 에스램(140)의 사용 비중은 상대적으로 높아질 것이다. 최근에는 모바일 장치에 적용되는 시스템 온 칩(100)에서는 소모 전력을 줄이기 위해서 점차 동작 전압을 낮추는 추세이다. 시스템 온 칩(100)에 내장되는 에스램(140)의 구동 전압도 낮아지고 있다. 하지만, 공정 미세화에 따라 낮아지는 전압은 에스램(140)의 센싱 마진을 감소시키게 된다. 에스램(140)의 메모리 셀에 제공되는 셀 구동 전압(VDDCE)의 레벨은 충분한 센싱 마진을 위해 유지하고, 제어 로직들에 제공되는 페리 구동 전압(VDDPE)을 낮추는 전원 공급 방식이 사용된다. 에스램(140)에 제공되는 전원 전압을 분리하여 개별적으로 제공받는 이러한 방식을 듀얼 파워 레일(Dual Power Rail) 방식이라 한다. 본 발명의 에스램(140)은 듀얼 파워 레일 방식으로 전원을 공급받는다.
에스램(140)은 특정 레벨 이상의 셀 구동 전압(VDDCE) 조건에서 센싱 마진의 확보 및 데이터 신뢰성(Data Integrity)을 제공받을 수 있다. 더불어, 에스램(140)은 전력 소모를 줄이기 위해서 성능 모드(P_Mode)에 따라서 레벨이 가변되는 페리 구동 전압(VDDPE)을 사용하게 될 것이다. 하지만, 성능 모드(P_Mode)가 고속인 경우에는 부스팅된 페리 구동 전압(VDDPE)이 셀 구동 전압(VDDCE)보다 높아지는 상황이 생길 수 있다. 페리 구동 전압(VDDPE)의 과도한 상승에 따라, 상대적으로 낮아지는 셀 구동 전압(VDDCE)에 의해서 구동되는 메모리 셀의 센싱 마진이 감소할 수 있다. 그리고 페리 구동 전압(VDDPE)의 과도한 상승은 페리 회로(144)와 셀 어레이(146) 사이의 신호 지연크기를 매칭시킬 수 없게 한다. 이러한 현상들을 차단하기 위해서는 셀 어레이(146)에 제공되는 구동 전압은 항상 페리 회로(144)에 제공되는 전압보다 높거나 같아야 한다.
본 발명의 에스램(140)은 다양한 요인들에 의해서 발생할 수 있는 페리 구동 전압(VDDPE)의 과도한 상승에 의해서 야기되는 문제들을 차단할 수 있다. 예를 들면, 공정의 미세화에 의해서 야기되는 특성 변화, 듀얼 파워 레일의 저항치 편차, 혹은 온도나 노이즈와 같은 외부 간섭에 의한 페리 구동 전압(VDDPE)의 비정상적인 상승에도, 메모리 셀의 일정한 센싱 마진을 제공할 수 있다. 이러한 기능을 위해서 본 발명의 에스램(140)은 오토 파워 스위치(142), 페리 회로(144), 그리고 셀 어레이(146)를 포함한다.
오토 파워 스위치(142)는 성능 모드(P_Mode)에 따라서 활성화 또는 비활성화될 수 있다. 오토 파워 스위치(142)가 비활성화된 상태에서는 제 1 전원 회로(110)에서 제공되는 셀 구동 전압(VDDCE)은 셀 어레이(146)에 공급된다. 오토 파워 스위치(142)가 비활성화된 상태에서는 제 2 전원 회로(120)에서 제공되는 페리 구동 전압(VDDPE)은 페리 회로(144)에 전달될 것이다. 하지만, 페리 구동 전압(VDDPE)이 셀 구동 전압(VDDCE)의 레벨이 동일하게 제공되는 고성능 또는 고속 모드(High speed)에서 오토 파워 스위치(142)가 활성화될 수 있다. 오토 파워 스위치(142)가 활성화되면, 페리 구동 전압(VDDPE)과 셀 구동 전압(VDDCE)의 레벨이 비교된다. 그리고 비교 결과에 따라 오토 파워 스위치(142)는 페리 구동 전압(VDDPE)과 셀 구동 전압(VDDCE) 중에서 상대적으로 높은 레벨을 갖는 전압을 셀 어레이(146)에 공급하게 될 것이다.
이러한 오토 파워 스위치(142)의 기능에 따라 에스램(140)의 셀 어레이(146)에는 항상 페리 회로(144)보다 높거나 간은 레벨의 전압이 제공될 수 있다. 페리 회로(144)의 구동 전압이 셀 어레이(146)의 구동 전압보다 높아지는 경우 메모리 셀의 읽기 마진이 감소하게 되고 데이터 신뢰성이 현저하게 감소한다. 본 발명의 오토 파워 스위치(142)는 셀 어레이(146)의 구동 전압을 항상 주변의 회로들보다 높거나 같게 제공할 수 있다. 따라서, 본 발명의 기술을 적용하여 높은 데이터 신뢰성과 스피드 특성을 갖는 시스템 온 칩을 구현할 수 있다.
도 2는 도 1의 듀얼 파워 레일(Dual Power Rail)을 좀더 구체적으로 보여주는 블록도이다. 도 2를 참조하면, 전원 회로들(110, 120)과 에스램(140) 사이에는 셀 구동 전압(VDDCE)과 페리 구동 전압(VDDPE)을 전달하기 위한 듀얼 파워 레일(114, 124)이 형성된다.
전원 회로들(110, 120)은 에스램(140)에 제공될 구동 전압들(VDDCE, VDDPE)을 생성한다. 제 1 전원 회로(110)는 셀 구동 전압(VDDCE)을 생성한다. 제 1 전원 회로(110)로부터 생성되는 셀 구동 전압(VDDCE)은 제 1 파워 라인(114)을 통해서 에스램(140)에 제공된다. 제 1 전원 회로(110)는 성능 모드(P_Mode)에 관계없이 항상 동일한 레벨의 셀 구동 전압(VDDCE)을 생성할 것이다. 하지만, 제 1 전원 회로(110)는 공정 미세화로 인해서 타깃 전압 레벨보다 낮은 전압을 생성할 수도 있다.
제 2 전원 회로(120)는 페리 구동 전압(VDDPE)을 생성한다. 제 2 전원 회로(120)는 성능 모드(P_Mode)에 따라 레벨이 가변되는 페리 구동 전압(VDDPE)을 생성할 수 있다. 제 2 전원 회로(120)는 고전압 생성 회로(121, PMIC_H)와 저전압 생성 회로(122, PMIC_L)를 포함할 수 있다. 고전압 생성 회로(121)는 고속 모드에서 페리 회로(144)에 제공될 구동 전압을 생성하다. 저전압 생성 회로(122)는 저속 모드에서 페리 회로(144)에 제공될 구동 전압을 생성한다. 선택 스위치(123)는 성능 모드(P_Mode)에 따라 고전압 생성 회로(121)와 저전압 생성 회로(122)의 출력 중에서 어느 하나를 선택한다. 즉, 성능 모드(P_Mode)가 고속 모드에 대응하는 경우, 선택 스위치(123)는 고전압 생성 회로(121)의 출력 전압을 페리 구동 전압(VDDPE)으로 선택한다. 반면, 저속 모드에서 선택 스위치(123)는 저전압 생성 회로(122)의 출력 전압을 페리 구동 전압(VDDPE)으로 출력하게 될 것이다.
제 1 및 제 2 파워 레일(114, 124)은 에스램(140)에 구동 전압을 제공하는 듀얼 파워 레일(Dual Power Rail)을 구성한다. 제 1 파워 레일(114)은 제 1 전원 회로(110)로부터 생성되는 셀 구동 전압(VDDCE)을 에스램(140)에 전달한다. 제 2 파워 레일(124)은 제 2 전원 회로(120)로부터 생성되는 페리 구동 전압(VDDPE)을 에스램(140)에 전달한다.
듀얼 파워 레일(114, 124)은 시스템 온 칩(100)에 행 또는 열 방향으로 평행하게 연장되는 메탈층으로 형성될 수 있다. 제 1 파워 라인(114)을 형성하는 메탈층은 저항치(R1)를 갖도록 설계될 것이다. 그리고 제 2 파워 라인(124)을 형성하는 메탈층은 저항치(R2)를 갖도록 설계될 수 있다. 듀얼 파워 라인들(114, 124) 각각의 저항치들(R1, R2)은 동일한 값으로 설계될 수 있다. 또는, 저항치들(R1, R2)은 셀 구동 전압(VDDCE)과 페리 구동 전압(VDDPE)의 전달 특성을 최적화하기 위해서 다른 값으로 제공될 수 있다. 그러나, 공정 미세화 및 공정의 변화에 의해서 저항치들(R1, R2)은 설계시에 설정된 타깃 값과 일치하지 못할 수 있다. 이러한 저항치들(R1, R2)의 변화는 전압 강하의 불균일성을 야기시킬 수 있다.
다양한 요인들로 인해서, 에스램(140)에 전달되는 셀 구동 전압(VDDCE)과 페리 구동 전압(VDDPE)의 레벨은 의도하지 않은 값을 가질 수 있다. 예를 들면, 공정 변화에 의한 전원 회로들(110, 120)의 출력치 변화, 파워 레일들(114, 124)의 저항치들(R1, R2)의 변화, 구동 환경의 변화, 그리고 노이즈와 같은 간섭에 의해서 에스램(140)에 최적의 전원 전압이 제공되지 못할 수 있다.
도 3은 본 발명의 실시 예에 따른 에스램(SRAM)의 구조를 간략히 보여주는 블록도이다. 도 3을 참조하면, 에스램(140)은 오토 파워 스위치(142), 페리 회로(144), 그리고 셀 어레이(146)를 포함한다. 오토 파워 스위치(142)는 고속 모드에서 에스램(140)에 공급되는 셀 구동 전압(VDDCE)과 페리 구동 전압(VDDPE) 중에서 높은 구동 전압을 선택할 수 있다. 그리고 오토 파워 스위치(142)는 선택된 구동 전압을 셀 어레이(146)에 제공할 수 있다.
듀얼 파워 레일(114, 124)을 통해서 제공되는 셀 구동 전압(VDDCE)과 페리 구동 전압(VDDPE)은 성능 모드(P_Mode)에 따라서 동일하거나 다른 값으로 제공된다. 예를 들면, 고속 모드에는 페리 회로(144)를 고속으로 구동하기 위해서 높은 페리 구동 전압(VDDPE)이 제공될 것이다. 이때, 고속 모드에서의 페리 구동 전압(VDDPE_H)은 셀 구동 전압(VDDCE)과 동일한 레벨로 제공될 수 있다. 그러나, 공정 오차나 다양한 간섭에 의해서 페리 구동 전압(VDDPE_H)이 에스램(140)에 제공되는 셀 구동 전압(VDDCE)보다 높아지는 경우에는 메모리 셀의 읽기 마진이 급격히 감소할 수 있다.
하지만, 상술한 문제는 오토 파워 스위치(142)의 기능에 의해서 차단될 수 있다. 오토 파워 스위치(142)는 고속 모드에서 페리 구동 전압(VDDPE)과 셀 구동 전압(VDDCE) 중 더 높은 것을 셀 어레이(146)에 제공한다. 따라서, 페리 회로(144)의 구동 전압이 셀 어레이(146)의 구동 전압보다 높아지는 상황을 차단할 수 있다. 그리고 저속 모드에서는 오토 파워 스위치(142)는 셀 구동 전압(VDDCE)을 셀 어레이(146)에 고정적으로 제공할 수 있다.
도 4는 도 3의 오토 파워 스위치의 예시적인 구성을 보여주는 회로도이다. 도 4를 참조하면, 오토 파워 스위치(142)는 비교기(143), 인버터(INV), 그리고 PMOS 트랜지스터들(PM1, PM2)을 포함할 수 있다.
비교기(143)는 페리 구동 전압(VDDPE)과 셀 구동 전압(VDDCE)의 레벨을 비교한다. 특히, 비교기(143)는 성능 모드(P_Mode)에 따라 활성화 또는 비활성화될 수 있다. 예를 들면, 페리 구동 전압(VDDPE)의 레벨이 상승하는 고속 모드에서 비교기(143)가 활성화될 수 있다. 비교기(143)가 활성화되면, 페리 구동 전압(VDDPE)과 셀 구동 전압(VDDCE)의 비교 동작이 개시된다. 만일, 페리 구동 전압(VDDPE)이 셀 구동 전압(VDDCE)보다 높아지는 경우, 비교기(143)는 로우 레벨(Low)의 출력을 생성한다. 그러면, 제 1 PMOS 트랜지스터(PM1)가 턴온되고, 제 2 PMOS 트랜지스터(PM2)는 턴오프된다. 그러면, 상대적으로 높아진 페리 구동 전압(VDDPE)이 셀 전압(VDDC)으로 제공될 수 있다. 하지만, 페리 구동 전압(VDDPE)이 셀 구동 전압(VDDCE)보다 같거나 낮아지는 경우, 비교기(143)는 하이 레벨(High)의 출력을 생성한다. 그러면, 제 1 PMOS 트랜지스터(PM1)는 턴오프되고, 제 2 PMOS 트랜지스터(PM2)는 턴온된다. 그러면, 상대적으로 높은 셀 구동 전압(VDDCE)이 셀 전압(VDDC)으로 제공될 수 있다.
하지만, 저속의 성능 모드(P_Mode)에서 비교기(143)는 하이 레벨(High)의 고정 출력값으로 설정될 수 있다. 이 경우, 셀 구동 전압(VDDCE)이 셀 어레이(146)를 구동하기 위한 셀 전압(VDDC)으로 제공될 것이다.
이상에서는 성능 모드에 따라서, 듀얼 파워 레일을 통해서 제공되는 전압들(VDDPE, VDDCE) 중에서 높은 전압을 선택하는 오토 파워 스위치(142)의 구조가 예시적으로 설명되었다. 하지만, 여기서 성능 모드(P_Mode)의 변화는 시스템 온 칩(100, 도 1 참조)의 속도뿐 아니라 주파수의 변화를 동반함은 잘 이해될 것이다.
도 5는 본 발명의 실시 예에 따른 오토 파워 스위치의 동작을 간략히 보여주는 파형도이다. 도 5를 참조하면, 오토 파워 스위치(142)는 성능 모드(P_Mode)에 따라 셀 구동 전압(VDDCE)과 페리 구동 전압(VDDPE)을 비교한다. 그리고 비교 결과에 따라 셀 어레이(146)에 제공되는 셀 전압(VDDC)을 선택한다.
T0 시점과 T1 시점의 사이에는 성능 모드(P_Mode)가 저속 모드인 것으로 가정하기로 한다. 즉, 성능 모드(P_Mode)는 저속 모드에 대응하는 논리 'Low'값으로 제공되는 것으로 가정하기로 한다. 이때 비교기(143)는 하이 레벨(High)의 출력값으로 고정된다. 따라서, 레벨에 관계없이 페리 구동 전압(VDDPE)은 페리 회로(144)에, 셀 구동 전압(VDDCE)은 셀 어레이(146)에 제공된다. 이때의 페리 구동 전압(VDDPE)의 레벨(Vc)은 셀 구동 전압(Vc)보다 낮다. 셀 어레이(146)에 제공되는 셀 전압(VDDC)은 따라서 상대적으로 높은 레벨(Vc)로 제공될 것이다.
T1 시점에서, 성능 모드(P_Mode)는 고속 모드에 대응하는 논리 'High'로 천이한다. 그러면, 제 2 전원 회로(120)는 페리 구동 전압(VDDPE)을 증가된 레벨(V2)로 출력하게 될 것이다. 하지만, 증가된 페리 구동 전압(VDDPE)의 레벨(V2)은 셀 구동 전압(VDDCE)의 레벨과 동일한 값일 수 있다. 따라서, 비교기(143)가 활성화되더라도 셀 구동 전압(VDDCE)이 셀 어레이(146)에 제공될 것이다.
T2 시점에서, 공정 특성 또는 간섭에 의해서 페리 구동 전압(VDDPE)의 레벨이 레벨(V3)로 상승할 수 있다. 이때, 비교기(143)는 페리 구동 전압(VDDPE)의 레벨(V3)이 셀 구동 전압(VDDCE)의 레벨(Vc)보다 높아진 것을 검출할 것이다. 그러면 비교기(143)는 논리 'Low'를 출력하고, 제 1 PMOS 트랜지스터(PM1)를 턴온시킬 것이다. 이때, 셀 어레이(146)에는 페리 구동 전압(VDDPE)으로 제공되는 V3 레벨의 전압이 셀 전압(VDDC)으로 제공된다.
T3 시점에서, 페리 구동 전압(VDDPE)이 다시 레벨(V2)로 복귀된다. 그러면, 비교기(143)는 제 2 PMOS 트랜지스터(PM2)를 턴온시킬 것이다. 그러면 셀 구동 전압(VDDCE)의 레벨(Vc)이 셀 전압(VDDC)으로 스위칭 된다.
이상에서는 성능 모드(P_Mode)에 따라서, 그리고 페리 구동 전압(VDDPE)과 셀 구동 전압(VDDCE)의 레벨 차이에 따라 셀 어레이에 제공되는 셀 전압(VDDC)의 공급 방법이 타이밍도를 통해서 설명되었다. 본 발명의 오토 파워 스위치(142)에 의해서 페리 구동 전압(VDDPE)이 셀 구동 전압(VDDCE)보다 높아지더라도, 실질적으로 메모리 셀의 구동 전압은 높아진 페리 구동 전압(VDDPE)이 제공된다. 따라서, 어떤 경우든지 셀 어레이(146)에 공급되는 셀 전압(VDDC)은 페리 회로(144)에 제공되는 전압보다 동일하거나 그 이상으로 유지될 수 있다.
도 6은 본 발명의 셀 어레이와 페리 회로의 구조를 간략히 보여주는 회로도이다. 도 6을 참조하면, 본 발명의 에스램(140)은 센스 앰프(144a)와 메모리 셀(146a)을 포함할 수 있다. 센스 앰프(144a)는 페리 회로(144)의 예시에 해당하며, 메모리 셀(146a)은 셀 어레이(146)의 일부분에 해당한다.
메모리 셀(146a)은 4개의 트랜지스터로 구성된 1-포트 에스램 셀을 예로 들어 설명할 것이다. 메모리 셀(146a)은 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)로 이루어지는 제 1 인버터를 포함한다. 메모리 셀(146a)은 PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N2)로 구성되는 제 2 인버터를 포함한다. 제 1 인버터의 출력단은 제 2 인버터의 입력단에 연결되고, 제 2 인버터의 출력단은 제 1 인버터의 입력단에 연결된다. 그리고 메모리 셀(146a)은 패스 트랜지스터들(PT1, PT2)에 의해서 비트 라인과 워드 라인에 연결된다. 패스 트랜지스터들(PT1, PT2)의 게이트는 워드 라인(WL)에 연결된다. 워드 라인(WL)에 선택 전압이 인가되면, 패스 트랜지스터들(PT1, PT2)이 턴온되고, 제 1 인버터와 제 2 인버터로 구성되는 메모리 셀(146a)은 비트 라인 쌍(BL, BLB)에 연결된다.
특히, 본 발명의 메모리 셀(146a)은 오토 파워 스위치(142)로부터 스위칭된 셀 전압(VDDC)을 셀 전원으로 사용한다. 즉, PMOS 트랜지스터들(P1, P2) 각각의 공통 소스단에 오토 파워 스위치(142)로부터 선택된 전압이 제공된다. 따라서 메모리 셀(146a)은 저속 모드에서는 항상 상대적으로 높은 레벨의 셀 구동 전압(VDDCE)을 전원으로 공급받는다. 반면, 메모리 셀(146a)은 고속 모드에서는 셀 구동 전압(VDDCE)과 페리 구동 전압(VDDPE) 중에서 더 높은 어느 하나를 셀 전원으로 공급받을 수 있다.
센스 앰프(144a)는 비트 라인 쌍(BL, BLB)의 전압 변화를 감지하여 메모리 셀(146a)에 저장된 데이터를 센싱한다. 센스 앰프(144a)는 PMOS 트랜지스터들(P3, P4)과 NMOS 트랜지스터들(N3, N4)을 포함한다. 그리고 PMOS 트랜지스터(P3)의 드레인 또는 NMOS 트랜지스터(N3)의 드레인에는 센스 앰프(144a)의 출력단을 구성하는 인버터(INV)가 연결된다. PMOS 트랜지스터들(P3, P4)의 공통 게이트는 PMOS 트랜지스터(P3)의 드레인 또는 NMOS 트랜지스터(N3)의 드레인에 연결된다. 그리고 NMOS 트랜지스터들(N3, N4)의 공통 소스는 센스 앰프(144a)를 활성화하기 위한 선택 트랜지스터(N5)에 의해서 선택적으로 접지된다. 센스 앰프 인에이블 신호(SA_En)가 활성화되면, NMOS 트랜지스터들(N3, N4)의 공통 소스가 접지된다. 그러면, 센스 앰프(144a)의 동작이 가능하다.
여기서, 센스 앰프(144a)는 페리 구동 전압(VDDPE)을 전원으로 사용한다. 즉, PMOS 트랜지스터들(P3, P4)의 공통 소스에 페리 구동 전압(VDDPE)이 인가된다. 페리 구동 전압(VDDPE)은 제 2 전원 회로(120, 도 2 참조)에 의해서 성능 모드(P_Mode)에 따라 가변될 수 있다. 즉, 고속 모드에서는 페리 구동 전압(VDDPE)이 상승하여 센스 앰프(144a)의 센싱 속도가 높아진다. 반면, 저속 모드에서는 페리 구동 전압(VDDPE)이 상대적으로 낮아져, 고속 모드에 비해 비트 라인 쌍(BL, BLB)의 전압 변화를 고속으로 센싱하기 어렵다.
이상에서는 페리 회로(144)과 셀 어레이(146)의 예시적인 구조와 전원 전압의 인가 형태가 회로도를 통해서 설명되었다. 본 발명의 셀 전압(VDDC)은 오토 파워 스위치(142)에 의해서 고속 모드에서도 항상 페리 회로(144)에 제공되는 전압보다 높거나 같은 상태를 유지할 수 있다. 따라서, 본 발명의 에스램(140) 구조를 통해서 페리 구동 전압(VDDPE)이 상대적으로 높아져서 발생하는 센싱 마진의 감소를 차단할 수 있다.
도 7은 도 6의 회로도에서 센싱 동작을 간략히 보여주는 타이밍도이다. 도 7을 참조하면, 센싱 동작시 비트 라인 쌍(BL/BLB)은 페리 구동 전압(VDDPE)이 셀 구동 전압(VDDCE)보다 높아지더라도 항상 적정 수준 이상의 전위차를 제공할 수 있다.
t0 시점에서, 읽기 동작을 위해서 워드 라인(WL)이 하이 레벨(H)로 천이한다. 그러면, 패스 트랜지스터들(PT1, PT2)이 턴온된다. 패스 트랜지스터들(PT1, PT2)에 의해서 메모리 셀에 저장된 데이터는 비트 라인 쌍(BL, BLB)으로 전달된다. 비트 라인 쌍(BL, BLB)은 이미 프리차지 및 등화된 상태라 가정한다. 이때, 비트 라인(BL)으로 전달되는 논리값은 논리 'High'이고 비트 라인(BLB)으로 전달되는 데이터가 논리 'Low'인 경우를 가정하기로 한다. 그러면, 비트 라인(BL)의 전압 변화는 거의 발생하지 않는다. 곡선(C0)은 이러한 비트 라인(BL)의 전압 변화를 보여준다.
하지만, 비트 라인(BLB)의 전압은 감소한다. 비트 라인(BLB)에 프리차지된 전하가 메모리 셀의 풀다운 경로를 통해서 방전되기 때문이다. 이러한 전하의 방전에 의해서 비트 라인(BLB)의 전압은 감소하는 방향으로 변화한다. 이러한 비트 라인(BLB)의 전압 감소를 보여주는 파형이 곡선(C2)에 나타나 있다.
t1 시점에서, 센스 앰프 인에이블 신호(SA_En)가 하이 레벨(H)로 활성화된다. 그러면, 선택 트랜지스터(N5)가 턴온되고, 센스 앰프(144a)의 접지 경로가 활성화됨에 따라 센싱 동작이 시작된다. 센스 앰프(144a)의 센싱 동작은 비트 라인 쌍(BL, BLB)의 전위차의 검출에 의거하여 수행된다. 만일, 비트 라인 쌍(BL, BLB)의 전위차가 충분치 않은 경우에는 센싱 속도가 현저하게 줄어들 것이다. 비트 라인 쌍(BL, BLB)의 전위차가 충분치 않은 경우, 센스 앰프(144a)의 쌍안정 상태로 천이가 더디게 진행된다. 반면, 비트 라인 쌍(BL, BLB)의 전위차가 충분한 경우에는 센스 앰프(144a)의 센싱 동작이 신속히 이루어질 수 있다. 따라서, 센스 앰프(144a)의 센싱 실행 구간이 감소하게 되고, 동작 속도도 높아질 수 있다.
t2 시점에서, 워드 라인의 전압이 로우 레벨(Low)로 천이하게 될 것이다. 그러면, 패스 트랜지스터들(PT1, PT2)이 턴오프되고, 비트 라인 쌍(BL, BLB)의 전압은 하이 레벨로 프리차지될 것이다.
t3 시점에서 센스 앰프 인에이블 신호(SA_En)의 로우 레벨(Low)로의 천이에 따라 센스 앰프(144a)는 비활성화된다.
상술한 타이밍도에서 워드 라인(WL)이 활성화된 상태에서 비트 라인 쌍(BL, BLB)의 전압 변화를 살펴보기로 하자. 논리 로우 레벨(Low)에 대응하는 비트 라인(BLB)의 전압 변화는 빠를수록 높은 센싱 마진을 제공할 수 있다. 만일, 비트 라인(BLB)의 전압 변화가 점선으로 도시된 곡선(C1)의 형태인 경우, 워드 라인(WL)의 활성화된 t2 시점에서 비트 라인 쌍(BL, BLB)의 최대 전위차는 (ΔV1)으로 나타날 수 있다. 곡선(C1)은 셀 전압(VDDC)이 페리 구동 전압(VDDPE)보다 낮은 경우를 모델링한 것이다. 곡선(C1)의 경우, 센스 앰프(144a)는 충분한 센싱 마진을 확보하지 못해 오류 데이터를 출력할 수도 있다. 반면, 셀 전압(VDDC)이 페리 구동 전압(VDDPE)보다 높은 경우의 비트 라인(BLB)의 전압 변화를 보여주는 곡선(C2)을 참조하면, 워드 라인(WL)의 활성화된 t2 시점에서 비트 라인 쌍(BL, BLB)의 최대 전위차는 (ΔV2)으로 나타날 수 있다. 이러한 충분한 전위차의 발생은 메모리 셀(146a)의 풀다운 동작을 제어하는 NMOS 트랜지스터(N2)의 게이트 전압이 상대적으로 높기 때문에 가능하다.
본 발명의 오토 파워 스위치(142)를 구비하는 경우, 메모리 셀(146a)에는 항상 페리 구동 전압(VDDPE)보다 높은 셀 전압(VDDC)이 제공될 수 있다. 따라서, 페리 구동 전압(VDDPE)이 상승하는 고속 모드에서도 센스 앰프(144a)에 충분한 센싱 마진을 제공할 수 있다. 그리고, 본 발명의 셀 전원(VDDC)의 제공 방식에 따르면, 고속 모드에서도 센스 앰프(144a)의 센싱 속도의 증가에도 충분히 빠른 비트 라인 쌍(BL, BLB)의 전압 변화를 제공할 수 있다.
도 8은 본 발명의 실시 예에 따른 에스램의 오토 파워 스위칭 방법을 보여주는 순서도이다. 도 4와 도 8을 참조하여, 성능 모드(P_Mode)에 따라 오토 파워 스위치(142)의 전원 선택 방법이 설명될 것이다.
S110 단계에서, 시스템 온 칩(100)에서 설정되는 성능 모드(P_Mode)가 검출될 것이다. 성능 모드(P_Mode)에 따라서 페리 구동 전압(VDDPE)의 레벨이 가변된다. 여기서, 페리 구동 전압(VDDPE)의 레벨이 가변되는 경우를 성능 모드(P_Mode)의 변경에 따르는 것으로 실시 예가 설명되었으나, 본 발명은 여기에 국한되지 않는다. 예를 들면, 다이나믹 전압-주파수 스케일링(DVFS)을 사용하는 시스템 온 칩(100)에서는 전압 설정 모드가 성능 모드(P_Mode)로 대체될 수 있을 것이다.
S120 단계에서, 성능 모드(P_Mode)에 따라서 동작 분기가 발생한다. 만일, 성능 모드(P_Mode)가 고속 모드(High performance)인 경우, 절차는 S130 단계로 이동한다. 하지만, 성능 모드(P_Mode)가 고속 모드(High performance)인 경우, 절차는 S140 단계로 이동한다. 여기서, 고속 모드는 고속 모드로, 저속 모드는 저속 모드로 표기할 수 있음은 잘 이해될 것이다.
S130 단계에서, 오토 파워 스위치(142)의 듀얼 파워 레일(Dual Power Rail)로 제공되는 페리 구동 전압(VDDPE)과 셀 구동 전압(VDDCE)의 레벨 비교 동작이 활성화된다. 비교 동작이 활성화되면, 비교기(143)에 의해서 페리 구동 전압(VDDPE)과 셀 구동 전압(VDDCE) 중에서 더 높은 전압이 선택된다. 선택된 전압은 셀 어레이(144)의 셀 전압(VDDC)으로 제공될 것이다.
S140 단계에서, 오토 파워 스위치(142)의 페리 구동 전압(VDDPE)과 셀 구동 전압(VDDCE)의 레벨 비교 동작은 비활성화된다. 그리고 오토 파워 스위치(142)의 출력은 셀 구동 전압(VDDCE)을 셀 전압(VDDC)으로 제공하기 위한 레벨로 고정될 것이다.
이상에서는 오토 파워 스위치(142)의 활성화 방법이 설명되었다. 시스템 온 칩(100)의 동작 모드(P_Mode)에 따라 오토 파워 스위치(142)는 페리 구동 전압(VDDPE)과 셀 구동 전압(VDDCE)의 레벨 비교 동작을 수행한다. 특히, 고속 모드에서 공정 변화나 외부의 간섭, 온도 등에 의해서 페리 구동 전압(VDDPE)과 셀 구동 전압(VDDCE)의 레벨이 변동할 수 있다. 하지만, 오토 파워 스위치(142)가 활성화되면 셀 전압(VDDC)으로는 페리 구동 전압(VDDPE)과 셀 구동 전압(VDDCE) 중에서 높은 전압이 선택될 수 있다. 따라서, 본 발명의 오토 파워 스위칭 방식에 따르면, 지속적으로 에스램(140)의 높은 센싱 마진을 제공할 수 있고, 고속에서도 높은 데이터 신뢰성을 제공할 수 있다.
도 9는 본 발명에 따른 시스템 온 칩의 다른 실시 예를 보여주는 블록도이다. 도 9를 참조하면, 시스템 온 칩(200)은 제 1 전원 회로(210), 제 2 전원 회로(220), 파워 컨트롤러(230), 그리고 에스램(240)을 포함한다.
여기서, 제 1 전원 회로(210), 제 2 전원 회로(220), 파워 컨트롤러(230)의 구성 및 기능은 도 1의 제 1 전원 회로(110), 제 2 전원 회로(120), 파워 컨트롤러(130)와 동일하다. 따라서, 제 1 전원 회로(210), 제 2 전원 회로(220), 파워 컨트롤러(230)에 대한 설명은 생략하기로 한다.
에스램(240)은 앞서 설명한 바와 같이 시스템 온 칩(200)의 고속 스토리지로 제공된다. 예를 들면, 에스램(240)은 시스템 온 칩(200)에서 캐시 메모리(Cache Memory), 레지스터, 또는 버퍼 메모리(Buffer Memory)로 제공될 수 있다. 저전력 및 고성능 특성을 구비하기 위해서 에스램(240)은 페리 회로(244)의 구동 전압(VDDPE)과 셀 어레이(246)의 구동 전압(VDDCE)을 별개의 파워 레일을 통해서 제공받는다. 즉, 듀얼 파워 레일(Dual Power Rail)을 통해서 제공되는 구동 전압들(VDDCE, VDDPE)에 의해서 에스램(240)의 데이터 입출력이 수행된다.
에스램(240)에는 특히 제어 신호로서 리셋 신호(RST)가 제공될 수 있다. 그리고 이러한 리셋 신호(RST)가 오토 파워 스위치(242)의 제어 동작에 참조될 수 있다. 오토 파워 스위치(242)는 리셋 신호(RST)를 참조하여 부팅 시나 리셋 동작시에 에스램(240) 전원을 설정하게 될 것이다. 예를 들면, 오토 파워 스위치(242)는 부팅 동작시에는 성능 모드(P_Mode)가 아니라 리셋 신호(RST)를 참조하여 셀 어레이(246)에 제공되는 셀 전압을 설정할 수 있다. 즉, 초기에는 리셋 신호(RST)에 응답하여 에스램(240)은 셀 구동 전압(VDDCE)을 셀 전압(VDDC)으로 초기화할 것이다. 그리고, 리셋 신호(RST)에 의한 셀 전압의 선택이 완료된 이후에는 성능 모드(P_Mode)를 참조하여 에스램(240)은 셀 구동 전압(VDDCE)과 페리 구동 전압(VDDPE) 중에서 어느 하나를 선택하는 비교 동작을 수행할 수 있다.
도 10은 도 9의 오토 파워 스위치를 예시적으로 보여주는 회로도이다. 도 10을 참조하면, 오토 파워 스위치(242)는 비교기(243), 인버터(INV), 그리고 PMOS 트랜지스터들(PM1, PM2)을 포함할 수 있다. 여기서, 인버터(INV), PMOS 트랜지스터들(PM1, PM2)의 구성 및 기능은 앞서 설명된 도 4의 그것들과 동일하므로 구체적인 설명은 생략하기로 한다.
비교기(243)는 페리 구동 전압(VDDPE)과 셀 구동 전압(VDDCE)의 레벨을 비교한다. 하지만, 비교기(243)는 리셋 신호(RST)에 의해서 초기화될 수 있다. 비교기(243)는 리셋 신호(RST)가 제공되면, 페리 구동 전압(VDDPE)의 레벨에 관계없이 셀 구동 전압(VDDCE)을 셀 어레이(246)에 제공하도록 설정된다. 즉, 비교기(243)는 리셋 신호(RST)에 응답하여 하이 레벨(High)을 출력하게 될 것이다. 비교기(243)는 리셋 신호(RST)의 인가 시점부터 성능 모드(P_Mode)가 제공될 때까지 설정된 하이 레벨(High) 출력을 유지할 것이다.
이상에서 설명된 오토 파워 스위치(242)에 따르면, 시스템 온 칩(200)의 전원 인가 또는 리셋 동작에 의해서 전원 공급이 재개되는 시점에도 오류없이 본 발명의 오토 파워 스위칭이 가능하다. 여기서, 리셋 신호(RST)는 시스템 온 칩(200)에 제공되는 칩 선택 신호(/CS)나 클록 신호(CLK)로 대체될 수 있다. 또는, 리셋 신호(RST)는 다양한 제어 신호들을 디코딩하여 생성할 수도 있다.
도 11은 도 9의 오토 파워 스위치의 파워 온 동작을 간략히 보여주는 순서도이다. 도 11을 참조하면, 오토 파워 스위치(242)는 시스템 온 칩(200)의 파워 온(Power-On)시에 셀 구동 전압(VDDCE)을 셀 어레이(246)에 전달한다.
S210 단계에서, 시스템 온 칩(200)에 전원이 제공된다. 그러면, 시스템 온 칩(200)은 파워 온 동작을 실시할 것이다. 예를 들면, 전원 전압의 레벨이 일정치 이상으로 증가하면, 시스템 온 칩(200)은 초기화 동작을 수행할 것이다.
S220 단계에서, 시스템 온 칩(200)은 제어 신호들(Control Signal)의 상태를 검출한다. 예를 들면, 칩 선택 신호(/CS)나 클록 신호(CLK), 또는 리셋 신호(RST)와 같은 제어 신호의 상태를 검출하게 될 것이다.
S230 단계에서, 리셋 신호(RST)의 상태에 따른 동작 분기가 수행된다. 시스템 온 칩(200)의 리셋 동작이 완료되고 리셋 신호(RST)가 비활성 상태로 유지되는 경우, 절차는 S240 단계로 이동한다. 반면, 리셋 신호(RST)가 활성화된 상태인 경우, 절차는 S260 단계로 이동할 것이다.
S240 단계에서, 시스템 온 칩(200)의 리셋 동작이 완료된 이후에는 성능 모드(P_Mode)의 검출이 수행된다. 만일, 성능 모드(P_Mode)가 고속 모드(High)인 경우에는 절차는 S250 단계로 이동한다. 반면, 성능 모드(P_Mode)가 저속 모드(Low)인 경우, 절차는 S260 단계로 이동한다.
S250 단계에서, 오토 파워 스위치(242)의 페리 구동 전압(VDDPE)과 셀 구동 전압(VDDCE)의 비교 동작이 활성화된다. 비교 동작이 활성화되면, 비교기(243)에 의해서 페리 구동 전압(VDDPE)과 셀 구동 전압(VDDCE) 중에서 더 높은 전압이 선택되어 셀 전압(VDDC)으로 제공될 것이다.
S260 단계에서, 오토 파워 스위치(242)의 페리 구동 전압(VDDPE)과 셀 구동 전압(VDDCE)의 레벨 비교 동작은 비활성화된다. 그리고 오토 파워 스위치(242)의 출력은 셀 구동 전압(VDDCE)을 셀 전압(VDDC)으로 제공하기 위한 레벨로 고정될 것이다.
이상에서는 오토 파워 스위치(242)의 동작 방법이 설명되었다. 시스템 온 칩(200)의 제어 신호(예를 들면, 리셋 신호) 및 성능 모드(P_Mode)에 따라 오토 파워 스위치(242)는 페리 구동 전압(VDDPE)과 셀 구동 전압(VDDCE)의 레벨 비교 동작을 수행한다. 특히, 고속 모드에서 공정 변화나 외부의 간섭, 온도 등에 의해서 페리 구동 전압(VDDPE)과 셀 구동 전압(VDDCE)의 레벨이 변동할 수 있다. 하지만, 오토 파워 스위치(242)가 활성화되면 셀 전압(VDDC)으로는 페리 구동 전압(VDDPE)과 셀 구동 전압(VDDCE) 중에서 높은 전압이 선택될 수 있다. 따라서, 본 발명의 오토 파워 스위칭 방식에 따르면, 지속적으로 에스램(240)에 높은 센싱 마진을 제공할 수 있고, 고속에서도 높은 데이터 신뢰성을 제공할 수 있다.
도 12는 본 발명의 또 다른 실시 예에 따른 시스템 온 칩을 보여주는 블록도이다. 도 12를 참조하면, 시스템 온 칩(300)은 제 1 전원 회로(310), 제 2 전원 회로(320), 그리고 에스램(330)을 포함한다.
여기서, 제 1 전원 회로(310), 제 2 전원 회로(320)의 구성 및 기능은 도 1의 제 1 전원 회로(110), 제 2 전원 회로(120)와 실질적으로 동일하다. 따라서, 제 1 전원 회로(310), 제 2 전원 회로(320)의 동작에 대한 설명은 생략하기로 한다.
에스램(330)은 성능 모드(P_Mode)에 관계없이 셀 구동 전압(VDDCE)과 페리 구동 전압(VDDPE)을 비교하여 셀 전압(VDDC)을 선택하는 오토 파워 스위치(332)를 포함한다. 오토 파워 스위치(332)는 제 1 전원 회로(310)와 제 2 전원 회로(320)로부터 듀얼 파워 레일을 통해서 공급되는 셀 구동 전압(VDDCE)과 페리 구동 전압(VDDPE)을 비교한다. 비교 결과에 따라 오토 파워 스위치(332)는 더 높은 전압을 선택하여 셀 어레이(336)에 전달할 것이다. 일반적으로 저속 모드에서 페리 구동 전압(VDDPE)의 레벨은 셀 구동 전압(VDDCE)보다 낮다. 따라서, 저속 모드에서는 제 1 전원 회로(310)에서 생성된 셀 구동 전압(VDDCE)이 셀 어레이(336)에 제공될 것이다. 반면, 고성능 모두에서는 페리 구동 전압(VDDPE)이 셀 구동 전압(VDDCE)보다 높아질 가능성이 존재한다. 그런 경우에는 페리 구동 전압(VDDPE)이 셀 어레이(336)에 제공될 것이다.
도 13은 도 12의 오토 파워 스위치(332)를 예시적으로 보여주는 회로도이다. 도 13을 참조하면, 오토 파워 스위치(332)는 비교기(333), 인버터(INV), 그리고 PMOS 트랜지스터들(PM1, PM2)을 포함할 수 있다. 여기서, 인버터(INV), PMOS 트랜지스터들(PM1, PM2)의 구성 및 기능은 앞서 설명된 도 4의 그것들과 동일하므로 구체적인 설명은 생략하기로 한다.
비교기(333)는 페리 구동 전압(VDDPE)과 셀 구동 전압(VDDCE)의 레벨을 비교한다. 비교기(333)는 페리 구동 전압(VDDPE)과 셀 구동 전압(VDDCE) 중에서 상대적으로 더 높은 어느 하나를 선택하도록 PMOS 트랜지스터들(PM1, PM2)을 제어한다. 비교기(333)는 앞서 설명된 오토 파워 스위치들(143, 243)과는 달리 항상 페리 구동 전압(VDDPE)과 셀 구동 전압(VDDCE)을 비교한다. 저속 모드에서는 대부분 페리 구동 전압(VDDPE)이 셀 구동 전압(VDDCE)보다 낮기 때문에 크게 문제되지 않을 것이다.
이상에서 설명된 오토 파워 스위치(333)에 따르면, 시스템 온 칩(300)의 동작 모드나, 전원 상태에 관계없이 셀 구동 전압(VDDCE)과 페리 구동 전압(VDDPE) 중에서 높은 어느 하나가 셀 어레이(336)에 제공된다.
도 14는 본 발명의 실시 예에 따른 전자 장치를 보여주는 블록도이다. 도 14를 참조하면, 전자 장치(400)는 시스템 온 칩이 아닌 인쇄 회로 기판에 복수의 반도체 장치들이 실장되는 방식으로 제공된다. 에스램(430)은 인쇄 회로 기판에 실장되는 하나의 칩으로 제공될 수 있다. 전자 장치(400)는 전압 레귤레이터(410), 파워 컨트롤러(420), 그리고 에스램(430)을 포함한다.
전압 레귤레이터(410)는 듀얼 파워 라인을 통하여 에스램(430)에 셀 구동 전압(VDDCE)과 페리 구동 전압(VDDPE)을 제공한다. 전압 레귤레이터(410)는 성능 모드에 따라 페리 구동 전압(VDDPE)의 레벨을 조정할 수 있다. 전압 레귤레이터(410)는 하나의 반도체 칩으로 구성될 수 있을 것이다.
파워 컨트롤러(420)는 성능 모드(P_Mode)에 따라 전자 장치(400)의 구동 전압이나 주파수를 변경할 수 있다. 예를 들면, 고속 모드에서는 전자 장치(400)의 구동 전압이나 구동 클록의 주파수를 높일 수 있다. 본 발명에서 파워 컨트롤러(420)는 성능 모드(P_Mode)를 전압 레귤레이터(410)와 에스램(430)에 전달할 수 있다.
에스램(430)은 오토 파워 스위치(432), 페리 회로(434), 그리고 셀 어레이(436)를 포함한다. 에스램(430)은 전원 패드(P1, P2)를 통해서 듀얼 파워 라인을 통해서 제공되는 셀 구동 전압(VDDCE)과 페리 구동 전압(VDDPE)을 제공받는다. 에스램(430)은 제어 신호를 입력받는 패드(P3)를 통하여 성능 모드(P_Mode)를 제공받을 수 있다.
오토 파워 스위치(432)는 패드들(P1, P2)을 통해서 입력받은 셀 구동 전압(VDDCE)과 페리 구동 전압(VDDPE)을 성능 모드(P_Mode)에 따라 선택적으로 비교할 수 있다. 그리고 비교 결과에 따라 셀 구동 전압(VDDCE)과 페리 구동 전압(VDDPE) 중에서 더 높은 레벨의 전압을 셀 어레이(436)에 공급할 수 있다.
도 15는 본 발명의 실시 예가 적용되는 휴대용 단말기를 나타내는 블록도이다. 도 15를 참조하면, 본 발명의 실시 예에 따른 휴대용 단말기(1000)는 이미지 처리부(1100), 무선 송수신부(1200), 오디오 처리부(1300), 이미지 파일 생성부(1400), 에스램(1500), 유저 인터페이스(1600), 그리고 컨트롤러(1700)를 포함한다.
이미지 처리부(1100)는 렌즈(1110), 이미지 센서(1120), 이미지 프로세서(1130), 그리고 디스플레이부(1140)를 포함한다. 무선 송수신부(1200)는 안테나(1210), 트랜시버(1220), 모뎀(1230)을 포함한다. 오디오 처리부(1300)는 오디오 프로세서(1310), 마이크(1320), 그리고 스피커(1330)를 포함한다.
휴대용 단말기(1000)에는 다양한 종류의 반도체 장치들이 포함될 수 있다. 특히, 컨트롤러(1700)의 기능을 수행하는 응용 프로세서(Application processor)의 경우 저전력, 고성능이 요구된다. 이러한 요구에 따라 컨트롤러(1700)는 미세화 공정에 따라 멀티 코어 형태로 제공되기도 한다. 컨트롤러(1700)는 본 발명의 듀얼 파워 레일 방식의 전원을 사용하는 에스램(1750)을 포함할 수 있다. 그리고 에스램(1750)은 성능 모드에 따라 셀 구동 전압(VDDCE)과 페리 구동 전압(VDDPE) 중에서 더 높은 전압을 메모리 셀의 구동 전압으로 사용할 것이다.
본 발명에 따른 시스템 온 칩은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 시스템 온 칩은 PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flatpack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline), TQFP(Thin Quad Flatpack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 200, 300 : 시스템 온 칩 110, 210, 310 : 제 1 전원 회로
114 : 제 1 파워 레일 120, 220, 320 : 제 2 전원 회로
124 : 제 2 파워 레일 130, 230, 330 : 파워 컨트롤러
140, 240 : 에스램 142, 242, 332 : 오토 파워 스위치
143, 243, 333 : 비교기 144, 244, 334 : 페리 회로
146, 246, 336 : 셀 어레이 410 : 전압 레귤레이터
420 : 파워 컨트롤러 430 : 에스램
1110 : 렌즈 1120 : 이미지 센서
1130 : 이미지 프로세서 1140 : 디스플레이 유닛
1210 : 안테나 1220 : 송수신기
1230 : 모뎀 1310 : 오디오 처리기
1400 : 이미지 파일 생성 유닛 1500 : 비휘발성 메모리
1600 : 유저 인터페이스 1700 : 컨트롤러
1750 : 에스램

Claims (10)

  1. 적어도 하나의 메모리 셀과 상기 메모리 셀을 접근하기 위한 페리 회로를 포함하는 에스램;
    상기 적어도 하나의 메모리 셀에 제공하기 위한 제 1 구동 전압을 생성하는 제 1 전원 회로; 그리고
    상기 페리 회로에 제공하기 위한 제 2 구동 전압을 생성하는 제 2 전원 회로를 포함하되,
    상기 에스램은 상기 제 1 구동 전압과 상기 제 2 구동 전압 중에서 더 높은 전압을 선택하여 상기 적어도 하나의 메모리 셀에 제공하는 오토 파워 스위치를 포함하는 시스템 온 칩.
  2. 제 1 항에 있어서,
    상기 제 2 전원 회로는 성능 모드에 따라서 상기 제 2 구동 전압의 레벨을 가변하는 시스템 온 칩.
  3. 제 2 항에 있어서,
    상기 오토 파워 스위치는 고속 모드시 상기 제 1 구동 전압과 상기 제 2 구동 전압에 대한 비교 동작이 활성화되는 시스템 온 칩.
  4. 제 2 항에 있어서,
    상기 오토 파워 스위치는 저속 모드시 상기 제 1 구동 전압을 상기 메모리 셀에 고정적으로 제공하는 시스템 온 칩.
  5. 제 2 항에 있어서,
    상기 에스램의 성능 제어 신호를 처리하여 상기 오토 파워 스위치와 상기 제 2 전원 회로에 상기 성능 모드로 전달하는 파워 컨트롤러를 더 포함하는 시스템 온 칩.
  6. 제 1 항에 있어서,
    상기 오토 파워 스위치는 리셋 신호에 응답하여 상기 제 1 구동 전압이 상기 메모리 셀에 제공되도록 설정하는 시스템 온 칩.
  7. 제 1 항에 있어서,
    상기 오토 파워 스위치는:
    상기 제 1 및 제 2 구동 전압의 레벨을 비교하는 비교기; 및
    상기 비교 결과에 따라 상기 제 1 구동 전압과 상기 제 2 구동 전압 중 어느 하나를 상기 메모리 셀에 공급하는 트랜지스터 셋을 포함하는 시스템 온 칩.
  8. 메모리 셀에 제공하기 위한 셀 구동 전압과, 상기 메모리 셀을 접근하기 위한 페리 회로에 제공하기 위한 페리 구동 전압을 개별적으로 공급받는 에스램의 전압 공급 방법에 있어서:
    상기 에스램의 성능 모드를 검출하는 단계;
    상기 셀 구동 전압과 상기 페리 구동 전압을 비교하는 단계; 그리고
    상기 셀 구동 전압과 상기 페리 구동 전압 중에서 같거나 높은 전압을 상기 메모리 셀의 전원 전압으로 제공하는 단계를 포함하는 전압 공급 방법.
  9. 제 8 항에 있어서,
    상기 페리 구동 전압의 레벨이 상승하는 성능 모드에서, 상기 셀 구동 전압과 상기 페리 구동 전압의 비교 동작이 활성화되는 전압 공급 방법.
  10. 제 8 항에 있어서,
    상기 페리 구동 전압이 상기 셀 구동 전압보다 낮게 제공되는 성능 모드에서, 상기 셀 구동 전압이 상기 메모리 셀의 전원 전압으로 제공되는 전압 공급 방법.
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9916874B2 (en) 2014-08-15 2018-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Memory architecture having first and second voltages
JP2016092536A (ja) * 2014-10-31 2016-05-23 ルネサスエレクトロニクス株式会社 半導体装置
US9977480B2 (en) 2015-04-15 2018-05-22 Qualcomm Incorporated Selective coupling of power rails to a memory domain(s) in a processor-based system
US9960596B2 (en) 2015-04-15 2018-05-01 Qualcomm Incorporated Automatic voltage switching circuit for selecting a higher voltage of multiple supply voltages to provide as an output voltage
US10050448B2 (en) 2015-04-15 2018-08-14 Qualcomm Incorporated Providing current cross-conduction protection in a power rail control system
KR102237574B1 (ko) * 2015-04-29 2021-04-07 삼성전자주식회사 시스템-온-칩 및 이를 포함하는 전자 장치
US9690365B2 (en) * 2015-04-30 2017-06-27 Mediatek, Inc. Dual-rail power equalizer
KR20170034166A (ko) * 2015-09-18 2017-03-28 삼성전자주식회사 반도체 칩 및 그것을 포함하는 반도체 패키지
US9666253B2 (en) * 2015-09-18 2017-05-30 Taiwan Semiconductor Manufacturing Company Ltd. Dual rail memory, memory macro and associated hybrid power supply method
GB2545408B (en) * 2015-12-10 2019-11-20 Advanced Risc Mach Ltd Data buffer
WO2017197108A1 (en) * 2016-05-11 2017-11-16 Atomera Incorporated Dram architecture to reduce row activation circuitry power and peripheral leakage and related methods
TWI614748B (zh) * 2016-05-11 2018-02-11 安托梅拉公司 用於減少列啟動電路功率及周邊漏洩之動態隨機存取記憶體架構及其相關方法
US10684671B2 (en) 2016-05-27 2020-06-16 Qualcomm Incorporated Adaptively controlling drive strength of multiplexed power from supply power rails in a power multiplexing system to a powered circuit
US9881669B1 (en) 2017-03-01 2018-01-30 Globalfoundries Inc. Wordline driver with integrated voltage level shift function
US10529407B2 (en) 2017-07-20 2020-01-07 Samsung Electronics Co., Ltd. Memory device including a plurality of power rails and method of operating the same
US10607660B2 (en) * 2017-07-20 2020-03-31 Samsung Electronics Co., Ltd. Nonvolatile memory device and operating method of the same
US10535394B2 (en) 2017-07-20 2020-01-14 Samsung Electronics Co., Ltd. Memory device including dynamic voltage and frequency scaling switch and method of operating the same
US10096354B1 (en) * 2017-09-06 2018-10-09 Ambiq Micro, Inc. SRAM with error correction in retention mode
KR102392665B1 (ko) 2017-11-29 2022-04-29 삼성전자주식회사 메모리 장치, 이를 포함하는 시스템 온 칩 및 메모리 장치의 동작 방법
US10852807B2 (en) * 2018-02-01 2020-12-01 Microsoft Technology Licensing, Llc Hybrid powering off of storage component memory cells
US10437321B2 (en) * 2018-03-12 2019-10-08 Micron Technology, Inc. Low power state implementation in a power management integrated circuit
US10446196B1 (en) 2018-10-18 2019-10-15 Qualcomm Incorporated Flexible power sequencing for dual-power memory
KR102558408B1 (ko) * 2018-11-05 2023-07-24 에스케이하이닉스 주식회사 파워 게이팅 시스템 및 이를 포함하는 메모리 시스템
CN111289884A (zh) * 2018-12-27 2020-06-16 展讯通信（上海）有限公司 一种存储器电压测试的测试装置、芯片及方法
US11594276B2 (en) 2019-05-19 2023-02-28 Synopsys, Inc. Self-adjustable self-timed dual-rail SRAM
US11295803B2 (en) 2019-08-30 2022-04-05 Qualcomm Incorporated Memory with dynamic voltage scaling
KR20210108628A (ko) * 2020-02-26 2021-09-03 삼성전자주식회사 신뢰성 있는 기입 동작을 위한 메모리 장치 및 그것의 동작 방법
KR20230032262A (ko) * 2021-08-30 2023-03-07 주식회사 메타씨앤아이 저전력 메모리 장치 및 전원 제어 방법
US11837313B2 (en) * 2021-11-02 2023-12-05 Qualcomm Incorporated Memory with efficient DVS controlled by asynchronous inputs

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110205827A1 (en) 2009-02-16 2011-08-25 Yasuhiro Agata Semiconductor integrated circuit
US20120140578A1 (en) 2010-12-07 2012-06-07 Elpida Memory, Inc. Semiconductor device having plural internal voltage generating circuits and method of controlling the same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001052476A (ja) 1999-08-05 2001-02-23 Mitsubishi Electric Corp 半導体装置
KR100610020B1 (ko) 2005-01-13 2006-08-08 삼성전자주식회사 반도체 메모리 장치에서의 셀 파워 스위칭 회로와 그에따른 셀 파워 전압 인가방법
US7313032B2 (en) 2005-11-29 2007-12-25 International Business Machines Corporation SRAM voltage control for improved operational margins
US7598794B1 (en) * 2006-09-28 2009-10-06 Cypress Semiconductor Corporation Well bias architecture for integrated circuit device
US7474582B2 (en) 2006-12-12 2009-01-06 Texas Instruments Incorporated Systems and methods for managing power
US7545670B2 (en) 2007-07-10 2009-06-09 Sony Computer Entertainment Inc. Dual word line or floating bit line low power SRAM
JP2009076169A (ja) 2007-09-25 2009-04-09 Fujitsu Microelectronics Ltd 半導体記憶装置
US20110205787A1 (en) 2008-10-22 2011-08-25 Nxp B.V. Dual-rail sram with independent read and write ports
US8077517B2 (en) 2008-12-18 2011-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Distributed VDC for SRAM memory
EP2476036A4 (en) * 2009-09-09 2013-04-10 Marvell World Trade Ltd MEMORY HAVING MULTIPLE POWER SUPPLIES AND / OR MULTIPLE MODES WITH LOW POWER
JP5317900B2 (ja) * 2009-09-14 2013-10-16 ルネサスエレクトロニクス株式会社 半導体集積回路およびその動作方法
US8488396B2 (en) 2010-02-04 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Dual rail static random access memory
KR101874408B1 (ko) * 2011-11-09 2018-07-05 삼성전자주식회사 비휘발성 메모리 장치 및 이를 포함하는 메모리 시스템

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110205827A1 (en) 2009-02-16 2011-08-25 Yasuhiro Agata Semiconductor integrated circuit
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