KR20210108628A - 신뢰성 있는 기입 동작을 위한 메모리 장치 및 그것의 동작 방법 - Google Patents

신뢰성 있는 기입 동작을 위한 메모리 장치 및 그것의 동작 방법 Download PDF

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KR20210108628A
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임우진
김용호
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삼성전자주식회사
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Abstract

메모리 장치는, 본 개시의 예시적 실시예에 따라, 복수의 메모리 셀들을 포함하는 셀 어레이, 제1 방향으로 연장되고, 셀 어레이에서 순차적으로 배열된 제1 내지 제n 워드 라인, 셀 어레이에서 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 비트 라인들, 셀 어레이에 전류를 공급하기 위하여 제1 및 제n 워드 라인에 각각 인접하게 배치된 제1 및 제2 파워 노드, 제1 파워 노드에 연결된 적어도 하나의 제1 스위치, 제n 워드 라인에 인접하게 배치되고, 복수의 비트 라인들에 연결된 기입 드라이버, 및 제1 워드 라인에 연결된 메모리 셀들에 대한 기입 동작시, 제1 파워 노드에 의한 전류 공급이 차단되도록 적어도 하나의 제1 스위치를 제어하도록 구성된 스위치 컨트롤러를 포함할 수 있다.

Description

신뢰성 있는 기입 동작을 위한 메모리 장치 및 그것의 동작 방법{MEMORY DEVICE FOR RELIABLE WRITE OPERATION AND OPERATING METHOD THEREOF}
본 개시의 기술적 사상은 메모리 장치에 관한 것으로서, 자세하게는 신뢰성 있는 기입 동작을 위한 메모리 장치 및 그것의 동작 방법에 관한 것이다.
높은 집적도에 대한 요구 및 반도체 공정의 발전에 기인하여, 집적 회로에 포함되는 배선들의 폭, 간격 및/또는 높이가 감소할 수 있고, 배선의 기생 성분(parasitic element)가 증가할 수 있다. 또한, 감소된 전력 소비, 높은 동작 속도 등을 위하여 집적 회로의 전원(power supply) 전압은 감소할 수 있고, 이에 따라 배선의 기생 성분이 집적 회로에 미치는 영향이 더욱 중대해질 수 있다. 이와 같은 기생 성분에도 불구하고, 반도체 공정에 의해서 제조되는 메모리 장치는 다양한 어플리케이션들의 요건들에 따라 높은 성능을 안정적으로 제공할 것이 요구될 수 있다.
본 개시의 기술적 사상은, 기생 성분에도 불구하고 높은 동작 신뢰도를 제공하는 메모리 장치 및 그것의 동작 방법을 제공한다.
본 개시의 기술적 사상의 일측면에 따른 메모리 장치는, 복수의 메모리 셀들을 포함하는 셀 어레이, 제1 방향으로 연장되고, 셀 어레이에서 순차적으로 배열된 제1 내지 제n 워드 라인, 셀 어레이에서 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 비트 라인들, 셀 어레이에 전류를 공급하기 위하여 제1 및 제n 워드 라인에 각각 인접하게 배치된 제1 및 제2 파워 노드, 제1 파워 노드에 연결된 적어도 하나의 제1 스위치, 제n 워드 라인에 인접하게 배치되고, 복수의 비트 라인들에 연결된 기입 드라이버, 및 제1 워드 라인에 연결된 메모리 셀들에 대한 기입 동작시, 제1 파워 노드에 의한 전류 공급이 차단되도록 적어도 하나의 제1 스위치를 제어하도록 구성된 스위치 컨트롤러를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 메모리 장치는, 복수의 메모리 셀들을 포함하는 셀 어레이, 제1 방향으로 연장되고, 셀 어레이에서 순차적으로 배열된 제1 내지 제n 워드 라인, 셀 어레이에서 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 비트 라인들, 셀 어레이가 소비하는 전류를 수신하기 위하여 제1 및 제n 워드 라인에 각각 인접하게 배치된 제1 및 제2 파워 노드, 제1 파워 노드에 연결된 적어도 하나의 제1 스위치, 제n 워드 라인에 인접하게 배치되고, 복수의 비트 라인들에 연결된 기입 드라이버, 및 제1 워드 라인에 연결된 메모리 셀들에 대한 기입 동작시, 제1 파워 노드에 의한 전류 수신이 차단되도록 적어도 하나의 제1 스위치를 제어하도록 구성된 스위치 컨트롤러를 포함할 수 있다.
본 개시의 기술적 사사의 일측면에 따른 메모리 장치의 동작 방법으로서, 메모리 장치는, 순차적으로 배열된 제1 내지 제n 워드 라인에 각각 연결된 복수의 메모리 셀들을 포함하고, 제1 워드 라인에 인접한 제1 경로 및 제n 워드 라인에 인접한 제2 경로를 통해서 전력을 공급받도록 구성된 셀 어레이를 포함할 수 있고, 메모리 장치의 동작 방법은, 기입 커맨드, 기입 어드레스 및 기입 데이터를 수신하는 단계, 기입 어드레스에 기초하여, 제1 및 제2 경로 중 하나의 경로를 통한 전력 공급을 차단하는 단계, 기입 어드레스에 기초하여, 제1 내지 제n 워드 라인 중 하나의 워드 라인을 활성화하는 단계를 포함할 수 있다.
본 개시의 예시적 실시예에 따른 메모리 장치 및 그것의 동작 방법에 의하면, 기생 성분에 의한 영향이 제거될 수 있고, 이에 따라 높은 신뢰도가 달성될 수 있다.
또한, 본 개시의 예시적 실시예에 따른 메모리 장치 및 그것의 동작 방법에 의하면, 단순한 구조로써 높은 신뢰도가 달성될 수 있고, 이에 따라 전력 소비 및 면적이 감소할 수 있다.
또한, 본 개시의 예시적 실시예에 따른 메모리 장치 및 그것의 동작 방법에 의하면, 높은 신뢰도 및 효율성에 기인하여 메모리 장치를 포함하는 시스템의 성능 및 효율성이 향상될 수 있다.
본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 2는 본 개시의 예시적 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 3은 본 개시의 예시적 실시예에 따라 셀 어레이의 레이아웃의 예시를 나타낸다.
도 4는 본 개시의 예시적 실시예에 따라 기입 동작의 예시를 설명하기 위한 도면이다.
도 5는 본 개시의 예시적 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 6은 본 개시의 예시적 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 7은 본 개시의 예시적 실시예에 따라 기입 동작의 예시를 설명하기 위한 도면이다.
도 8은 본 개시의 예시적 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 9a 및 도 9b는 본 개시의 예시적 실시예들에 따른 메모리 장치의 예시들을 나타내는 블록도들이다.
도 10a 및 도 10b는 본 개시의 예시적 실시예들에 따른 메모리 장치의 예시들을 나타내는 블록도들이다.
도 11a 및 도 11b는 본 개시의 예시적 실시예들에 따른 스위치 컨트롤러의 예시들을 나타내는 블록도들이다.
도 12는 본 개시의 예시적 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 13은 본 개시의 예시적 실시예에 따른 데이터의 기입 방법의 예시를 나타내는 순서도이다.
도 14는 본 개시의 예시적 실시예에 따른 데이터의 기입 방법의 예시를 나타내는 순서도이다.
도 15는 본 개시의 예시적 실시예에 따른 메모리 장치의 동작 방법의 예시를 나타내는 순서도이다.
도 16은 본 개시의 예시적 실시예에 따른 메모리 장치를 포함하는 시스템-온-칩을 나타내는 블록도이다.
도 1은 본 개시의 예시적 실시예에 따른 메모리 장치(10)를 나타내는 블록도이다. 구체적으로, 도 1의 블록도는, 기입 동작시 필요한 구성요소들로서 셀 어레이(11), 로우 디코더(12), 기입 드라이버(13), 커맨드 디코더(14), 스위치 컨트롤러(15) 및 적어도 하나의 스위치(16)를 포함하는 메모리 장치(10)를 나타낸다. 비록 도 1에 도시되지 아니하였으나, 일부 실시예들에서 메모리 장치(10)는 컬럼 디코더, 독출 회로, 데이터 버퍼, 어드레스 디코더, 데이터 입출력 회로 등을 더 포함할 수 있다.
메모리 장치(10)는 외부로부터 커맨드(CMD), 어드레스 및 데이터를 수신할 수 있다. 예를 들면, 메모리 장치(10)는 기입(write)을 지시하는 커맨드(CMD)(기입 커맨드로서 지칭될 수 있다), 어드레스(기입 어드레스로서 지칭될 수 있다) 및 데이터(기입 데이터로서 지칭될 수 있다)를 수신할 수 있고, 어드레스에 대응하는 영역에 수신된 데이터를 저장할 수 있다. 또한, 메모리 장치(10)는 독출(read)을 지시하는 커맨드(CMD)(독출 커맨드로서 지칭될 수 있다) 및 어드레스를 수신할 수 있고, 어드레스에 대응하는 영역에 저장된 데이터를 외부에 출력할 수 있다. 메모리 장치(10)는 반도체 공정에 의해서 제조될 수 있고, 독립형(stand alone) 메모리 또는, 도 16을 참조하여 후술되는 바와 같이, 반도체 공정에 의해서 다른 구성요소들과 제조되는 내장형(embedded) 메모리일 수도 있다.
셀 어레이(11)는 복수의 메모리 셀들(예컨대, M11 등)을 포함할 수 있다. 일부 실시예들에서, 셀 어레이(11)에 포함된 메모리 셀들은 SRAM(static random access memory), DRAM(dynamic random access memory) 등과 같은 휘발성(volatile) 메모리 셀들일 수 있다. 일부 실시예들에서, 셀 어레이(11)에 포함된 메모리 셀들은 플래시 메모리, RRAM(resistive random access memory) 등과 같은 비휘발성(non-volatile) 메모리 셀들일 수도 있다. 본 개시의 예시적 실시예들은, 도 2를 참조하여 후술되는 바와 같이, SRAM 셀을 주로 참조하여 설명될 것이나, 본 개시의 예시적 실시예들이 이에 제한되지 아니하는 점이 유의된다.
도 1을 참조하면, 셀 어레이(11)에 포함된 메모리 셀은, 셀 어레이(11)에서 순차적으로 배열된 제1 내지 제n 워드 라인(WL1 내지 WLn) 중 하나에 연결될 수 있고(n은 1보다 큰 정수), 제1 내지 제m 파워 라인(PL1 내지 PLm) 중 하나에 연결될 수 있다(m은 1보다 큰 정수). 예를 들면, 메모리 셀(M11)은 제1 워드 라인(WL1) 및 제1 파워 라인(PL1)에 연결될 수 있고, 메모리 셀(Mnm)은 제n 워드 라인(WLn) 및 제m 파워 라인(PLm)에 연결될 수 있다. 또한, 도 2 등을 참조하여 후술되는 바와 같이, 셀 어레이(11)에 포함된 메모리 셀은 복수의 비트 라인들(BLs) 중 적어도 하나에 연결될 수 있다. 도 1에 도시된 바와 같이, 셀 어레이(11)는 제1 워드 라인(WL1)에 인접한 제1 파워 노드(PN1)로부터 적어도 하나의 스위치(16)를 통해서 양의 공급 전압(VDD)을 수신할 수 있고, 제n 워드 라인(WLn)에 인접한 제2 파워 노드(PN2)로부터 양의 공급 전압(VDD)을 수신할 수 있다. 이에 따라, 제2 파워 노드(PN2)에 의한 전류 공급은 유지될 수 있는 한편, 제1 파워 노드(PN1)에 의한 전류 공급은 선택적으로 차단될 수 있다.
복수의 메모리 셀들 중 일부가 제1 내지 제n 워드 라인(WL1 내지 WLn) 중 활성화된 워드 라인에 의해서 선택될 수 있다. 예를 들면, 제1 워드 라인(WL1)에 연결된 m개의 메모리 셀들(M11 내지 M1m)은 활성화된 제1 워드 라인(WL1)에 의해서 선택될 수 있고, 복수의 비트 라인들(BLs)의 상태들에 따라, m개의 메모리 셀들(M11 내지 M1m)에 데이터(즉, 기입 데이터)가 기입되거나 m개의 메모리 셀들(M11 내지 M1m)에 저장된 데이터(즉, 독출 데이터)에 대응하는 신호들이 복수의 비트 라인들(BLs)을 통해서 출력될 수 있다. 셀 어레이(11)에 포함된 복수의 메모리 셀들은 제1 내지 제n 파워 라인(PL1 내지 PLm)을 통해서 전류를 공급받을 수 있다. 예를 들면, n개의 메모리 셀들(M11 내지 Mn1)은 제1 파워 라인(PL1)을 통해서 양의 공급 전압(VDD)을 수신할 수 있고, 다른 n개의 메모리 셀들(M1m 내지 Mnm)은 제m 파워 라인(PLm)을 통해서 양의 공급 전압(VDD)을 수신할 수 있다.
로우 디코더(12)는 로우 어드레스(A_ROW)를 수신할 수 있고, 로우 어드레스(A_ROW)에 따라 제1 내지 제n 워드 라인(WL1 내지 WLn) 중 하나의 워드 라인을 활성화할 수 있다. 일부 실시예들에서, 메모리 장치(10)는 어드레스 디코더를 포함할 수 있고, 어드레스 디코더는 커맨드(CMD)와 함께 수신된 어드레스로부터 로우 어드레스(A_ROW)를 생성할 수 있다. 일부 실시예들에서, 메모리 장치(10)는 컬럼 디코더를 더 포함할 수 있고, 컬럼 디코더는 어드레스 디코더로부터 수신된 컬럼 어드레스에 기초하여 복수의 비트 라인들 중 일부를 선택할 수 있다. 일부 실시예들에서, 컬럼 디코더는 생략될 수 있고, 메모리 장치(10)에 수신된 어드레스 전체가 로우 어드레스(A_ROW)로서 어드레스 디코더에 의해서 로우 디코더(12)에 제공될 수도 있다.
기입 드라이버(13)는 복수의 비트 라인들(BLs)을 통해서 셀 어레이(11)와 연결될 수 있고, 기입 데이터(D_WR)를 수신할 수 있다. 기입 드라이버(13)는 기입 데이터(D_WR)에 기초하여 신호들, 예컨대 전압들 및/또는 전류들을 복수의 비트 라인들(BLs)에 출력할 수 있고, 이에 따라 활성화된 워드 라인에 의해서 선택된 m개의 메모리 셀들에 기입 데이터(D_WR)를 기입할 수 있다. 도 1에 도시된 바와 같이, 기입 드라이버(13)는 제1 내지 제n 워드 라인(WL1 내지 WLn) 중 제n 워드 라인(WLn)에 인접하게 배치될 수 있고, 이에 따라 제n 워드 라인(WLn)에 연결된 m개의 메모리 셀들(Mn1 내지 Mnm)에 대한 기입 동작과 비교할 때, 제1 워드 라인(WL1)에 연결된 m개의 메모리 셀들(M11 내지 M1m)에 대한 기입 동작시 기입 드라이버(13)가 복수의 비트 라인들(BLs)에 인가한 신호들은 보다 먼 거리를 이동할 수 있다.
커맨드 디코더(14)는 커맨드(CMD)를 수신할 수 있고, 커맨드(CMD)를 디코딩함으로써 기입 인에이블 신호(WE)를 생성할 수 있다. 예를 들면, 커맨드(CMD)가 기입 커맨드에 대응하는 경우, 커맨드 디코더(14)는 활성화된 기입 인에이블 신호(WE)를 생성할 수 있다. 또한, 커맨드 디코더(14)는 독출 커맨드에 대응하는 커맨드(CMD) 수신시 비활성화된 기입 인에이블 신호(WE)를 생성할 수 있는 한편, 활성화된 독출 인에이블 신호를 생성할 수 있다. 메모리 장치(10)의 구성요소들은, 활성화된 기입 인에이블 신호(WE)에 기초하여 기입 동작을 인식할 수 있는 한편, 활성화된 독출 인에이블 신호(RE)에 기초하여 독출 동작을 인식할 수 있다.
적어도 하나의 스위치(16)는 제1 제어 신호(CTR1)에 기초하여 양의 공급 전압(VDD)을 셀 어레이(11)에 제공하거나 차단할 수 있다. 예를 들면, 적어도 하나의 스위치(16)는 활성화된 제1 제어 신호(CTR1)에 응답하여 턴-온될 수 있고, 양의 공급 전압(VDD)을 셀 어레이(11)에 제공할 수 있다. 다른 한편으로, 적어도 하나의 스위치(16)는 비활성화된 제1 제어 신호(CTR1)에 응답하여 턴-오프될 수 있고, 양의 공급 전압(VDD)이 셀 어레이(11)에 제공되는 것을 차단할 수 있다.
스위치 컨트롤러(15)는 로우 어드레스(A_ROW) 및 기입 인에이블 신호(WE)를 수신할 수 있고, 제1 제어 신호(CTR1)를 생성할 수 있다. 일부 실시예들에서, 스위치 컨트롤러(15)는 비활성화된 기입 인에이블 신호(WE)가 수신되는 경우, 즉 기입 동작이 수행되지 아니하는 동안, 활성화된 제1 제어 신호(CTR1)를 생성할 수 있다. 다른 한편으로, 스위치 컨트롤러(15)는 기입 동작시, 즉 활성화된 기입 인에이블 신호(WE)가 수신되는 경우, 로우 어드레스(A_ROW)에 기초하여, 활성화되거나 비활성화된 제1 제어 신호(CTR1)를 생성할 수 있다. 예를 들면, 스위치 컨트롤러(15)는, 로우 어드레스(A_ROW)에 기초하여 제1 워드 라인(WL1)에 연결된 m개의 메모리 셀들(M11 내지 M1m)에 대한 기입 동작을 식별할 수 있고, 비활성화된 제1 제어 신호(CTR1)를 생성할 수 있다.
적어도 하나의 스위치(16)는 비활성화된 제1 제어 신호(CTR1)에 응답하여 제1 파워 노드(PN1) 및 셀 어레이(11)를 전기적으로 단선(disconnect)시킬 수 있고, 이에 따라 제1 파워 노드(PN1)에 의한 전류 공급이 차단될 수 있다. 이에 따라, 제1 워드 라인(WL1)에 연결된 m개의 메모리 셀들(M11 내지 M1m)은 제2 파워 노드(PN2)로부터 제1 내지 제m 파워 라인(PL1 내지 PLm)을 통해서 양의 공급 전압(VDD)을 수신할 수 있고, 전류는 상대적으로 긴 경로를 통해서 m개의 메모리 셀들(M11 내지 M1m)에 제공될 수 있다. 결과적으로, 도 2 등을 참조하여 후술되는 바와 같이, 제1 워드 라인(WL1)에 연결된 m개의 메모리 셀들(M11 내지 M1m)을 기입하기 위하여 복수의 비트 라인들(BLs)에 인가된 신호들이 상대적으로 긴 경로를 통과함으로써 발생하는 영향들이 상쇄될 수 있고, m개의 메모리 셀들(M11 내지 M1m)에 대한 기입 동작이 안정적으로 완료될 수 있다. 일부 실시예들에서, 스위치 컨트롤러(15)는 로우 어드레스(A_ROW)에 기초하여, 제1 워드 라인(WL1)에 연결된 m개의 메모리 셀들(M11 내지 M1m)뿐만 아니라, 제2 워드 라인(WL2)에 연결된 m개의 메모리 셀들(M21 내지 M2m)과 같이 기입 드라이버(13)로부터 상대적으로 멀리 이격된 메모리 셀들에 대한 기입 동작시에도 비활성화된 제1 제어 신호(CTR1)를 생성할 수 있다. 또한, 일부 실시예들에서, 스위치 컨트롤러(15)는, 제1 내지 제n/2 워드 라인(WL1 내지 WLn/2)에 연결된 메모리 셀들에 대한 기입 동작시, 비활성화된 제1 제어 신호(CTR1)를 생성할 수도 있다.
전술된 바와 같이 셀 어레이(11)에 전류가 공급되는 경로가 제어됨으로써 기생 성분에 의한 영향이 상쇄될 수 있고, 메모리 장치(10)의 동작 신뢰도, 예컨대 기입 동작의 신뢰도가 향상될 수 있다. 또한, 스위치 컨트롤러(15) 및 적어도 하나의 스위치(16)와 같이 단순한 구조로써 높은 동작 신뢰도가 달성됨으로써, 동작 신뢰도 향상을 위한 추가적인 회로들이 생략될 수 있고, 결과적으로 메모리 장치(10)의 전력 소비 및 면적이 감소할 수 있다. 또한, 메모리 장치(10)의 높은 신뢰도 및 효율성에 기인하여, 메모리 장치(10)를 포함하는 시스템(예컨대, 도 16의 160)의 성능 및 효율성이 증대될 수 있다.
도 2는 본 개시의 예시적 실시예에 따른 메모리 장치(20)를 나타내는 블록도이다. 구체적으로, 도 2의 블록도는 도 1의 셀 어레이(11)에서 하나의 비트 라인 쌍에 연결된 메모리 셀들 및 도 1의 적어도 하나의 스위치(16)의 예시들을 나타낸다. 도 2에 도시된 바와 같이, 메모리 장치(20)는 제1 내지 제n 워드 라인(WL1 내지 WLn)에 각각 연결된 제1 내지 제n 메모리 셀(M1 내지 Mn)을 포함할 수 있고, 기입 드라이버(23)를 포함할 수 있다. 이하에서 도 2는 도 1을 참조하여 설명될 것이며, 도 2에 대한 설명 중 도 1에 대한 설명과 중복되는 내용은 생략될 것이다.
일부 실시예들에서, 도 1의 복수의 비트 라인들(BLs)은 복수의 비트 라인 쌍들을 포함할 수 있고, 메모리 셀은 하나의 비트 라인 쌍에 연결될 수 있다. 예를 들면, 도 2에 도시된 바와 같이, 제1 내지 제n 메모리 셀(M1 내지 Mn)은 비트 라인(BL) 및 상보적(complementary) 비트 라인(또는 비트 라인 바)(BLb)을 포함하는 비트 라인 쌍에 연결될 수 있다. 기입 드라이버(23)는 기입 데이터(D_WR)에 기초하여 비트 라인(BL) 및 상보적 비트 라인(BLb)에 상보적인 신호들을 각각 인가함으로써 제1 내지 제n 메모리 셀(M1 내지 Mn)에 대한 기입 동작을 수행할 수 있다.
제1 내지 제n 메모리 셀(M1 내지 Mn) 각각은 교차 결합된(cross coupled) 인버터들을 포함할 수 있고, 비트 라인(BL) 및 상보적 비트 라인(BLb)에 각각 연결된 통과 트랜지스터들을 포함할 수 있다. 예를 들면, 제1 메모리 셀(M1)은 교차 결합된 제1 및 제2 인버터(G1, G2)를 포함할 수 있고, 비트 라인(BL) 및 상보적 비트 라인(BLb)에 각각 연결된 제1 및 제2 NFET(n-channel field effect transistor)(N21, N22)를 포함할 수 있다. 제1 및 제2 인버터(G1, G2)는 파워 라인(PL)에 연결될 수 있고, 파워 라인(PL)으로부터 양의 공급 전압(VDD)을 수신할 수 있다. 유사하게, 제n 메모리 셀(Mn)은 제3 및 제4 인버터(G3, G4)를 포함할 수 있고, 제3 및 제4 NFET(N23, N24)를 포함할 수 있다.
일부 실시예들에서, 메모리 장치(20)는 복수의 파워 라인들 각각에 연결된 복수의 스위치들을 포함할 수 있다. 예를 들면, 도 2에 도시된 바와 같이, 제1 PFET(p-channel field effect transistor)(P21)는 제1 파워 노드(PN1) 및 파워 라인(PL) 사이에 연결될 수 있고, 제1 제어 신호(CTR1)에 따라 제1 파워 노드(PN1) 및 파워 라인(PL)을 전기적으로 연결시키거나 단선시킬 수 있다. 제1 PFET(P21)는 활성화된, 즉 로우 레벨의 제1 제어 신호(CTR1)에 응답하여 양의 공급 전압(VDD)을 파워 라인(PL)에 전달할 수 있는 한편, 비활성화된, 즉 하이 레벨의 제1 제어 신호(CTR1)에 응답하여 양의 공급 전압(VDD)이 파워 라인(PL)에 전달되는 것을 차단할 수 있다. 도 1을 참조하여 전술된 바와 같이, 제1 메모리 셀(M1)에 대한 기입 동작시 비활성화된 제1 제어 신호(CTR1)에 기인하여, 양의 공급 전압(VDD)이 제1 파워 노드(PN1)로부터 제1 메모리 셀(M1)에 제공되는 것이 차단될 수 있는 한편, 제1 메모리 셀(M1)의 제1 및 제2 인버터(G1, G2)는 제2 파워 노드(PN2)로부터 양의 공급 전압(VDD)을 수신할 수 있다.
도 3은 본 개시의 예시적 실시예에 따라 셀 어레이의 레이아웃의 예시를 나타낸다. 구체적으로, 도 3는 셀 어레이(30)에 포함된 일부 메모리 셀들에서 2개의 배선층들(W1, W2) 및 셀 경계를 나타낸다. 배선층들(W1, W2)은 임의의 도전체로 구성될 수 있고, 예컨대 금속을 포함할 수 있다.
도 3을 참조하면, X축 방향(제1 방향으로 지칭될 수 있다)에 평행하게 제1 내지 제4 워드 라인(WL1 내지 WL4)이 연장될 수 있고, Y축 방향(제2 방향으로 지칭될 수 있다)에 평행하게 복수의 비트 라인들(BL1, BLb1 등)이 연장될 수 있다. 메모리 셀은 워드 라인 및 한 쌍의 비트 라인들이 교차하는 영역에 형성될 수 있다. 또한, 복수의 비트 라인들(BL1, BLb1 등)과 평행하게 제1 내지 제4 파워 라인(PL1 내지 PL4)이 Y축 방향으로 연장될 수 있고, 제1 내지 제4 워드 라인(WL1 내지 WL4)과 평행하게 제1 내지 제5 수평 라인(HL1 내지 HL5)이 X축 방향으로 연장될 수 있다.
일부 실시예들에서, 도 1 및 도 2를 참조하여 전술된 바와 같이, 제1 내지 제4 파워 라인(PL1 내지 PL4)에 양의 공급 전압(VDD)이 인가될 수 있는 한편, 제1 내지 제5 수평 라인(HL1 내지 HL5)에 접지 전위(VSS)(또는 음의 공급 전압)가 인가될 수 있다. 또한, 일부 실시예들에서, 도 5 및 도 6을 참조하여 후술되는 바와 같이, 제1 내지 제4 파워 라인(PL1 내지 PL4)에 접지 전위(VSS)가 인가될 수 있는 한편, 제1 내지 제5 수평 라인(HL1 내지 HL5)에 양의 공급 전압(VDD)이 인가될 수 있다. 또한, 도 3에 도시된 바와 상이하게, 일부 실시예들에서, 도 8을 참조하여 후술되는 바와 같이, 메모리 셀은 Y축 방향으로 연장되는 2개의 파워 라인들로부터 양의 공급 전압(VDD) 및 접지 전위(VSS)를 각각 수신할 수도 있다.
도 4는 본 개시의 예시적 실시예에 따라 기입 동작의 예시를 설명하기 위한 도면이다. 구체적으로, 도 4의 좌측은 제1 워드 라인(WL1)에 연결된 제1 메모리 셀(M1')에 대한 기입 동작시 메모리 장치(40)의 등가 회로를 나타내고, 도 4의 우측은 메모리 장치(40)에서 기입 동작을 위한 전류가 이동하는 경로의 등가 회로를 나타낸다. 이하에서, 도 4에 대한 설명 중 도 2에 대한 설명과 중복되는 내용은 생략될 것이다.
도 4의 좌측을 참조하면, 메모리 장치(40)는 제1 메모리 셀(M1') 및 기입 드라이버(43)를 포함할 수 있다. 제1 메모리 셀(M1')은 제1 워드 라인(WL1), 비트 라인(BL) 및 상보적 비트 라인(BLb)에 연결될 수 있고, 통과 트랜지스터들에 대응하는 제1 및 제2 NFET(N41, N42)를 포함할 수 있으며, 교차 결합된 인버터 쌍을 형성하는 제1 및 제2 PFET(P41, P42), 제3 및 제4 NFET(N43, N44)를 포함할 수 있다. 도 4의 예시에서, 제1 메모리 셀(M1')은 비트 '1'을 저장하고 있을 수 있고, 노드 X(NX)의 전압은 근사적으로 양의 공급 전압(VDD)과 일치할 수 있다. 도 1 및 도 2를 참조하여 전술된 바와 같이, 제1 메모리 셀(M1')에 대한 기입 동작시 제1 메모리 셀(M1')은 제2 파워 노드(PN2)로부터 양의 공급 전압(VDD)을 수신할 수 있다. 도 4의 좌측에서, 저항치 RBL은 기입 드라이버(43)로부터 제1 메모리 셀(M1')까지 비트 라인(BL)이 가지는 저항치에 대응할 수 있고, 저항치 RBLb는 기입 드라이버(43)로부터 제1 메모리 셀(M1')까지 상보적 비트 라인(BLb)이 가지는 저항치에 대응할 수 있다. 또한, 저항치 RPL은 제2 파워 노드(PN2)로부터 제1 메모리 셀(M1')까지 파워 라인(PL)이 가지는 저항치에 대응할 수 있다.
제1 메모리 셀(M1')을 선택하기 위하여, 제1 워드 라인(WL1)이 활성화, 즉 하이 레벨을 가질 수 있고, 이에 따라 제1 및 제2 NFET(N41, N42)가 턴-온될 수 있다. 기입 드라이버(43)는 기입 데이터(D_WR)에 기초하여 제1 메모리 셀(M1')에 '0'을 기입하기 위하여 비트 라인(BL)에 로우 전압(VL)을 인가할 수 있고, 도 4에서 굵게 표시된 바와 같이, 전류는 양의 공급 전압(VDD)으로부터 파워 라인(PL), 제1 PFET(P41), 제1 NFET(N41) 및 비트 라인(BL)을 통과하여 기입 드라이버(43)로 흐를 수 있다. 이에 따라, 제1 메모리 셀(M1')에 '0'을 기입하기 위하여, 노드 X(NX)의 전압이 충분히 하강할 것이 요구될 수 있다.
도 4의 우측을 참조하면, 기입 드라이버(43)에 의해서 비트 라인(BL)에 인가되는 로우 전압(VL)이 접지 전위와 근사적으로 일치할 때, 노드 X(NX)의 전압 VNX는 아래 [수학식 1]과 같이 정의될 수 있다.
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[수학식 1]에서, 저항치 RP41은 제1 PFET(P41)의 온-저항치에 대응할 수 있고, 저항치 RN41은 제1 NFET(N41)의 온-저항치에 대응할 수 있다. 전류가 비트 라인(BL)을 통과하는 길이에 기인하여 저항치 RBL이 높을 수 있으나, 전류가 파워 라인(PL)을 통해서 흐르는 길이게 기인하여 저항치 RPL 역시 높을 수 있고, [수학식 1]에 따라 노드 X(NX)의 전압 VNX는 제1 메모리 셀(M1')에 '0'이 기입되기에 충분히 하강할 수 있다. 결과적으로, 비트 라인(BL)의 기생 성분에도 불구하고, 제1 메모리 셀(M1')에 대한 기입 동작이 성공적으로 완료될 수 있다.
도 5는 본 개시의 예시적 실시예에 따른 메모리 장치(50)를 나타내는 블록도이다. 구체적으로, 도 5의 블록도는, 기입 동작시 필요한 구성요소들로서 셀 어레이(51), 로우 디코더(52), 기입 드라이버(53), 커맨드 디코더(54), 스위치 컨트롤러(55) 및 적어도 하나의 스위치(56)를 포함하는 메모리 장치(50)를 나타낸다. 도 1의 메모리 장치(10)와 비교할 때, 도 5의 메모리 장치(50)에서 제1 파워 노드(PN1)로부터 접지 전위(VSS)가 셀 어레이(51)에 선택적으로 제공될 수 있다. 이하에서, 도 5에 대한 설명 중 도 1에 대한 설명과 중복되는 내용은 생략될 것이다.
셀 어레이(51)는 복수의 메모리 셀들(예컨대, M11 등)을 포함할 수 있고, 제1 워드 라인(WL1)에 인접한 제1 파워 노드(PN1)로부터 적어도 하나의 스위치(56)를 통해서 접지 전위(VSS)를 수신할 수 있고, 제n 워드 라인(WLn)에 인접한 제2 파워 노드(PN2)로부터 접지 전위(VSS)를 수신할 수 있다. 이에 따라, 제2 파워 노드(PN2)는 셀 어레이(51)가 소비하는 전류를 항상 수신할 수 있는 한편, 제1 파워 노드(PN1)는 제2 파워 노드(PN2)는 셀 어레이(51)가 소비하는 전류를 선택적으로 수신할 수 있다.
로우 디코더(52)는 로우 어드레스(A_ROW)에 기초하여 제1 내지 제n 워드 라인(WL1 내지 WLn) 중 하나의 워드 라인을 활성화할 수 있다. 기입 드라이버(53)는 기입 데이터(D_WR)에 기초하여 복수의 비트 라인들(BLs)에 신호들을 인가할 수 있다. 커맨드 디코더(54)는 기입 커맨드에 대응하는 커맨드(CMD)에 응답하여 활성화된 기입 인에이블 신호(WE)를 생성할 수 있다. 적어도 하나의 스위치(56)는 활성화된 제1 제어 신호(CTR1)에 응답하여 턴-온될 수 있고, 접지 전위(VSS)를 셀 어레이(51)에 제공할 수 있다. 다른 한편으로, 적어도 하나의 스위치(56)는 비활성화된 제1 제어 신호(CTR1)에 응답하여 턴-오프될 수 있고, 접지 전위(VSS)가 셀 어레이(51)에 제공되는 것을 차단할 수 있다. 스위치 컨트롤러(55)는 비활성화된 기입 인에이블 신호(WE)가 수신되는 경우, 활성화된 제1 제어 신호(CTR1)를 생성할 수 있는 한편, 활성화된 기입 인에이블 신호(WE)가 수신되는 경우, 로우 어드레스(A_ROW)에 기초하여, 활성화되거나 비활성화된 제1 제어 신호(CTR1)를 생성할 수 있다.
일부 실시예들에서, 스위치 컨트롤러(55)는 제1 워드 라인(WL1)에 연결된 m개의 메모리 셀들(M11 내지 M1m)에 대한 기입 동작시, 비활성화된 제1 제어 신호(CTR1)를 생성할 수 있다. 적어도 하나의 스위치(56)는 비활성화된 제1 제어 신호(CTR1)에 응답하여 제1 파워 노드(PN1) 및 셀 어레이(51)를 전기적으로 단선시킬 수 있고, 제1 파워 노드(PN1)에 의한 전력 공급이 차단될 수 있다. 이에 따라, 제1 워드 라인(WL1)에 연결된 m개의 메모리 셀들(M11 내지 M1m)은 제2 파워 노드(PN2)로부터 제1 내지 제m 파워 라인(PL1 내지 PLm)을 통해서 접지 전위(VSS)를 수신할 수 있고, 전류는 m개의 메모리 셀들(M11 내지 M1m)로부터 상대적으로 긴 경로를 통해서 제2 파워 노드(PN2)로 흐를 수 있다. 결과적으로, 도 6 등을 참조하여 후술되는 바와 같이, 제1 워드 라인(WL1)에 연결된 m개의 메모리 셀들(M11 내지 M1m)을 기입하기 위하여 복수의 비트 라인들(BLs)에 인가된 신호들이 상대적으로 긴 경로를 통과함으로써 발생하는 영향들이 상쇄될 수 있고, m개의 메모리 셀들(M11 내지 M1m)에 대한 기입 동작이 안정적으로 완료될 수 있다. 일부 실시예들에서, 스위치 컨트롤러(55)는 로우 어드레스(A_ROW)에 기초하여, 제1 워드 라인(WL1)에 연결된 m개의 메모리 셀들(M11 내지 M1m)뿐만 아니라, 제2 워드 라인(WL2)에 연결된 m개의 메모리 셀들(M21 내지 M2m)과 같이 기입 드라이버(53)로부터 상대적으로 멀리 이격된 메모리 셀들에 대한 기입 동작시에도 비활성화된 제1 제어 신호(CTR1)를 생성할 수 있다. 또한, 일부 실시예들에서, 스위치 컨트롤러(55)는, 제1 내지 제n/2 워드 라인(WL1 내지 WLn/2)에 연결된 메모리 셀들에 대한 기입 동작시, 비활성화된 제1 제어 신호(CTR1)를 생성할 수 있다.
도 6은 본 개시의 예시적 실시예에 따른 메모리 장치(60)를 나타내는 블록도이다. 구체적으로, 도 6의 블록도는 도 5의 셀 어레이(51)에서 하나의 비트 라인 쌍에 연결된 메모리 셀들 및 도 5의 적어도 하나의 스위치(56)의 예시를 나타낸다. 도 6에 도시된 바와 같이, 메모리 장치(60)는 제1 내지 제n 워드 라인(WL1 내지 WLn)에 각각 연결된 제1 내지 제n 메모리 셀(M1 내지 Mn)을 포함할 수 있고, 기입 드라이버(63)를 포함할 수 있다. 이하에서 도 6은 도 5를 참조하여 설명될 것이며, 도 6에 대한 설명 중 도 2 및 도 5에 대한 설명과 중복되는 내용은 생략될 것이다.
일부 실시예들에서, 도 5의 복수의 비트 라인들(BLs)은 복수의 비트 라인 쌍들을 포함할 수 있고, 메모리 셀은 하나의 비트 라인 쌍에 연결될 수 있다. 예를 들면, 도 6에 도시된 바와 같이, 제1 내지 제n 메모리 셀(M1 내지 Mn)은, 비트 라인(BL) 및 상보적 비트 라인(또는 비트 라인 바)(BLb)을 포함하는 비트 라인 쌍에 연결될 수 있다. 기입 드라이버(63)는 기입 데이터(D_WR)에 기초하여 비트 라인(BL) 및 상보적 비트 라인(BLb)에 상보적인 신호들을 각각 인가함으로써 제1 내지 제n 메모리 셀(M1 내지 Mn)에 대한 기입 동작을 수행할 수 있다.
제1 내지 제n 메모리 셀(M1 내지 Mn) 각각은 교차 결합된 인버터들을 포함할 수 있고, 비트 라인(BL) 및 상보적 비트 라인(BLb)에 각각 연결된 통과 트랜지스터들을 포함할 수 있다. 예를 들면, 제1 메모리 셀(M1)은 교차 결합된 제1 및 제2 인버터(G1, G2)를 포함할 수 있고, 비트 라인(BL) 및 상보적 비트 라인(BLb)에 각각 연결된 제1 및 제2 NFET(N61, N62)를 포함할 수 있다. 제1 및 제2 인버터(G1, G2)는 파워 라인(PL)에 연결될 수 있고, 파워 라인(PL)으로부터 접지 전위(VSS)를 수신할 수 있다. 유사하게, 제n 메모리 셀(Mn)은 제3 및 제4 인버터(G3, G4)를 포함할 수 있고, 제3 및 제4 NFET(N63, N64)를 포함할 수 있다.
일부 실시예들에서, 메모리 장치(60)는 복수의 파워 라인들 각각에 연결된 복수의 스위치들을 포함할 수 있다. 예를 들면, 도 6에 도시된 바와 같이, 제5 NFET(N65)는 제1 파워 노드(PN1) 및 파워 라인(PL) 사이에 연결될 수 있고, 제1 제어 신호(CTR1)에 따라 제1 파워 노드(PN1) 및 파워 라인(PL)을 전기적으로 연결시키거나 단선시킬 수 있다. 제5 NFET(N65)는 활성화된, 즉 하이 레벨의 제1 제어 신호(CTR1)에 응답하여 접지 전위(VSS)를 파워 라인(PL)에 전달할 수 있는 한편, 비활성화된, 즉 로우 레벨의 제1 제어 신호(CTR1)에 응답하여 접지 전위(VSS)가 파워 라인(PL)에 전달되는 것을 차단할 수 있다. 도 5를 참조하여 전술된 바와 같이, 제1 메모리 셀(M1)에 대한 기입 동작시 비활성화된 제1 제어 신호(CTR1)에 기인하여, 접지 전위(VSS)가 제1 파워 노드(PN1)로부터 제1 메모리 셀(M1)에 제공되는 것이 차단될 수 있는 한편, 제1 메모리 셀(M1)의 제1 및 제2 인버터(G1, G2)는 제2 파워 노드(PN2)로부터 접지 전위(VSS)를 수신할 수 있다.
도 7은 본 개시의 예시적 실시예에 따라 기입 동작의 예시를 설명하기 위한 도면이다. 구체적으로, 도 7의 좌측은 제1 워드 라인(WL1)에 연결된 제1 메모리 셀(M1")에 대한 기입 동작시 메모리 장치(70)의 등가 회로를 나타내고, 도 7의 우측은 메모리 장치(70)의 등가 회로에서 기입 동작을 위한 전류가 이동하는 경로의 등가 회로를 나타낸다. 이하에서, 도 7에 대한 설명 중 도 6에 대한 설명과 중복되는 내용은 생략될 것이다.
도 7의 좌측을 참조하면, 메모리 장치(70)는 제1 메모리 셀(M1") 및 기입 드라이버(73)를 포함할 수 있다. 제1 메모리 셀(M1")은 제1 워드 라인(WL1), 비트 라인(BL) 및 상보적 비트 라인(BLb)에 연결될 수 있고, 통과 트랜지스터들에 대응하는 제1 및 제2 NFET(N71, N72)를 포함할 수 있으며, 교차 결합된 인버터 쌍을 형성하는 제1 및 제2 PFET(P71, P72), 제3 및 제4 NFET(N73, N74)를 포함할 수 있다. 도 7의 예시에서, 제1 메모리 셀(M1")은 비트 '1'을 저장하고 있을 수 있고, 노드 X(NX')의 전압은 근사적으로 접지 전위(VSS)와 일치할 수 있다. 도 5 및 도 6을 참조하여 전술된 바와 같이, 제1 메모리 셀(M1")에 대한 기입 동작시 제1 메모리 셀(M1")은 제2 파워 노드(PN2)로부터 접지 전위(VSS)를 수신할 수 있다. 도 7의 좌측에서, 저항치 RBL은 기입 드라이버(73)로부터 제1 메모리 셀(M1")까지 비트 라인(BL)이 가지는 저항치에 대응할 수 있고, 저항치 RBLb는 기입 드라이버(73)로부터 제1 메모리 셀(M1")까지 상보적 비트 라인(BLb)이 가지는 저항치에 대응할 수 있다. 또한, 저항치 RPL은 제2 파워 노드(PN2)로부터 제1 메모리 셀(M1')까지 파워 라인(PL)이 가지는 저항치에 대응할 수 있다.
제1 메모리 셀(M1")을 선택하기 위하여, 제1 워드 라인(WL1)이 활성화, 즉 하이 레벨을 가질 수 있고, 이에 따라 제1 및 제2 NFET(N71, N72)가 턴-온될 수 있다. 기입 드라이버(73)는 기입 데이터(D_WR)에 기초하여 제1 메모리 셀(M1")에 '0'을 기입하기 위하여 상보적 비트 라인(BLb)에 하이 전압(VH)을 인가할 수 있고, 도 7에서 굵게 표시된 바와 같이, 전류가 기입 드라이버(73)로부터 상보적 비트 라인(BLb), 제2 NFET(N72), 제4 NFET(N74) 및 파워 라인(PL)을 통과하여 접지 전위(VSS)로 흐를 수 있다. 이에 따라, 제1 메모리 셀(M1")에 '0'을 기입하기 위하여, 노드 X(NX')의 전압이 충분히 상승할 것이 요구될 수 있다.
도 7의 우측을 참조하면, 기입 드라이버(73)에 의해서 비트 라인(BL)에 인가되는 하이 전압(VH)이 양의 공급 전압(VDD)과 근사적으로 일치할 때, 노드 X(NX')의 전압 VNX'는 아래 [수학식 2]와 같이 정의될 수 있다.
Figure pat00002
[수학식 2]에서, 저항치 RN72은 제2 NFET(N72)의 온-저항치에 대응할 수 있고, 저항치 RN74은 제4 NFET(N74)의 온-저항치에 대응할 수 있다. 전류가 상보적 비트 라인(BLb)을 통해서 흐르는 길이에 기인하여 저항치 RBLb이 높을 수 있으나, 전류가 파워 라인(PL)을 통해서 흐르는 길이게 기인하여 저항치 RPL 역시 높을 수 있고, [수학식 2]에 따라 노드 X(NX')의 전압 VNX'는 제1 메모리 셀(M1")에 '0'이 기입되기에 충분히 상승할 수 있다. 결과적으로, 상보적 비트 라인(BLb)의 기생 성분에도 불구하고, 제1 메모리 셀(M1")에 대한 기입 동작이 성공적으로 완료될 수 있다.
도 8은 본 개시의 예시적 실시예에 따른 메모리 장치(80)를 나타내는 블록도이다. 구체적으로, 도 8은 기입 동작시 필요한 구성요소들로서 셀 어레이(81), 로우 디코더(82), 기입 드라이버(83), 커맨드 디코더(84), 스위치 컨트롤러(85) 및 적어도 하나의 제1 스위치(86), 적어도 하나의 제2 스위치(87)를 포함하는 메모리 장치(80)를 나타낸다. 도 1 및 도 5의 메모리 장치들(10, 50)과 비교할 때, 도 8의 메모리 장치(80)에서 제1 파워 노드(PN1)로부터 양의 공급 전압(VDD)이 셀 어레이(81)에 선택적으로 제공될 수 있고, 제3 파워 노드(PN3)로부터 접지 전위(VSS)가 셀 어레이(81)에 선택적으로 제공될 수 있다. 이하에서, 도 8에 대한 설명 중 도 1 및 도 5에 대한 설명과 중복되는 내용은 생략될 것이다.
셀 어레이(81)는 복수의 메모리 셀들(예컨대, M11 등)을 포함할 수 있고, 제1 워드 라인(WL1)에 인접한 제1 파워 노드(PN1)로부터 적어도 하나의 제1 스위치(86)를 통해서 양의 공급 전압(VDD)을 수신할 수 있고, 제n 워드 라인(WLn)에 인접한 제2 파워 노드(PN2)로부터 양의 공급 전압(VDD)을 수신할 수 있다. 또한, 셀 어레이(81)는 제1 워드 라인(WL1)에 인접한 제3 파워 노드(PN3)로부터 적어도 하나의 제2 스위치(87)를 통해서 접지 전위(VSS)를 수신할 수 있고, 제n 워드 라인(WLn)에 인접한 제4 파워 노드(PN4)로부터 접지 전위(VSS)를 수신할 수 있다. 이에 따라, 제2 파워 노드(PN2)에 의한 전류 공급 및 제4 파워 노드(PN4)에 의한 전류 수신은 유지될 수 있는 한편, 제1 파워 노드(PN1)에 의한 전류 공급 및 제3 파워 노드(PN3)에 의한 전류 수신은 선택적으로 차단될 수 있다.
로우 디코더(82)는 로우 어드레스(A_ROW)에 기초하여 제1 내지 제n 워드 라인(WL1 내지 WLn) 중 하나의 워드 라인을 활성화할 수 있다. 기입 드라이버(83)는 기입 데이터(D_WR)에 기초하여 복수의 비트 라인들(BLs)에 신호들을 인가할 수 있다. 커맨드 디코더(84)는 기입 커맨드에 대응하는 커맨드(CMD)에 응답하여 활성화된 기입 인에이블 신호(WE)를 생성할 수 있다. 적어도 하나의 제1 스위치(86) 및 적어도 하나의 제2 스위치(87)는 활성화된 제1 제어 신호(CTR1)에 응답하여 턴-온될 수 있고, 양의 공급 전압(VDD) 및 접지 전위(VSS)를 셀 어레이(81)에 각각 제공할 수 있다. 다른 한편으로, 적어도 하나의 제1 스위치(86) 및 적어도 하나의 제2 스위치(87)는 비활성화된 제1 제어 신호(CTR1)에 응답하여 턴-오프될 수 있고, 양의 공급 전압(VDD) 및 접지 전위(VSS)가 셀 어레이(51)에 제공되는 것을 차단할 수 있다. 스위치 컨트롤러(55)는 비활성화된 기입 인에이블 신호(WE)가 수신되는 경우, 활성화된 제1 제어 신호(CTR1)를 생성할 수 있다. 다른 한편으로, 스위치 컨트롤러(55)는 활성화된 기입 인에이블 신호(WE)가 수신되는 경우, 로우 어드레스(A_ROW)에 기초하여, 활성화되거나 비활성화된 제1 제어 신호(CTR1)를 생성할 수 있다.
일부 실시예들에서, 스위치 컨트롤러(55)는 제1 워드 라인(WL1)에 연결된 m개의 메모리 셀들(M11 내지 M1m)에 대한 기입 동작시 비활성화된 제1 제어 신호(CTR1)를 생성할 수 있다. 이에 따라, 적어도 하나의 제1 스위치(86) 및 적어도 하나의 제2 스위치(87)는 셀 어레이(81)를 제1 및 제3 파워 노드(PN1, PN3)로부터 전기적으로 단선시킬 수 있고, 제1 및 제3 파워 노드(PN1, PN3)에 의한 전류 공급 및 전류 수신이 차단될 수 있다. 이에 따라, 도 1 및 도 5를 참조하여 전술된 바와 같이, 제1 워드 라인(WL1)에 연결된 m개의 메모리 셀들(M11 내지 M1m)을 기입하기 위하여 복수의 비트 라인들(BLs)에 인가된 신호들이 상대적으로 긴 경로를 통과함으로써 발생하는 영향들이 상쇄될 수 있고, m개의 메모리 셀들(M11 내지 M1m)에 대한 기입 동작이 안정적으로 완료될 수 있다. 일부 실시예들에서, 적어도 하나의 제1 스위치(86)는 적어도 하나의 PFET를 포함할 수 있고, 적어도 하나의 제2 스위치(87)는 적어도 하나의 NFET를 포함할 수 있으며, 적어도 하나의 제1 스위치(86) 및 적어도 하나의 제2 스위치(87)는 제1 제어 신호(CTR1)의 상호 반전된 버전들을 각각 수신할 수 있다.
도 9a 및 도 9b는 본 개시의 예시적 실시예들에 따른 메모리 장치의 예시들을 나타내는 블록도들이다. 구체적으로, 도 9a의 블록도는 셀 어레이(91a)에 양의 공급 전압(VDD)을 선택적으로 제공하기 위한 스위치들(96a, 97a)을 포함하는 메모리 장치(90a)를 나타내고, 도 9b의 블록도는 셀 어레이(91b)에 접지 전위(VSS)를 선택적으로 제공하기 위한 스위치들(96b, 97b)을 포함하는 메모리 장치(90b)를 나타낸다.
도 9a를 참조하면, 메모리 장치(90a)는, 도 1의 메모리 장치(10)와 유사하게, 셀 어레이(91a), 기입 드라이버(93a), 스위치 컨트롤러(95a) 및 적어도 하나의 제1 스위치(96a)를 포함할 수 있고, 적어도 하나의 제2 스위치(97a)를 더 포함할 수 있다. 기입 드라이버(93a)는 기입 데이터(D_WR)에 기초하여 복수의 비트 라인들(BLs)에 신호들을 인가할 수 있다.
셀 어레이(91a)는 복수의 메모리 셀들(예컨대, M11 등)을 포함할 수 있고, 제1 워드 라인(WL1)에 인접한 제1 파워 노드(PN1)로부터 적어도 하나의 제1 스위치(96a)를 통해서 양의 공급 전압(VDD)을 수신할 수 있고, 제n 워드 라인(WLn)에 인접한 제2 파워 노드(PN2)로부터 적어도 하나의 제2 스위치(97a)를 통해서 양의 공급 전압(VDD)을 수신할 수 있다. 본 명세서에서, 제1 워드 라인(WL1)에 인접한 제1 파워 노드(PN1)로부터 셀 어레이(91a)로의 경로는 제1 경로로서 지칭될 수 있고, 제n 워드 라인(WLn)에 인접한 제2 파워 노드(PN2)로부터 셀 어레이(91a)로의 경로는 제2 경로로서 지칭될 수 있다.
적어도 하나의 제1 스위치(96a)는 활성화된 제1 제어 신호(CTR1)에 응답하여 제1 파워 노드(PN1) 및 셀 어레이(91a)를 전기적으로 연결시킬 수 있는 한편, 비활성화된 제1 제어 신호(CTR1)에 응답하여 제1 파워 노드(PN1) 및 셀 어레이(91a)를 전기적으로 단선시킬 수 있다. 또한, 적어도 하나의 제2 스위치(97a)는 활성화된 제2 제어 신호(CTR2)에 응답하여 제2 파워 노드(PN2) 및 셀 어레이(91a)를 전기적으로 연결시킬 수 있는 한편, 비활성화된 제2 제어 신호(CTR2)에 응답하여 제2 파워 노드(PN2) 및 셀 어레이(91a)를 전기적으로 단선시킬 수 있다.
일부 실시예들에서, 스위치 컨트롤러(95a)는 제1 워드 라인(WL1)에 연결된 m개의 메모리 셀들(M11 내지 M1m)에 대한 기입 동작시 비활성화된 제1 제어 신호(CTR1) 및 활성화된 제2 제어 신호(CTR2)를 생성할 수 있다. 또한, 스위치 컨트롤러(95a)는 제n 워드 라인(WLn)에 연결된 m개의 메모리 셀들(Mn1 내지 Mnm)에 대한 기입 동작시 활성화된 제1 제어 신호(CTR1) 및 비활성화된 제2 제어 신호(CTR2)를 생성할 수 있다. 이에 따라, 기입 드라이버(93a)로부터 상대적으로 먼 제1 워드 라인(WL1)에 연결된 m개의 메모리 셀들(M11 내지 M1m)뿐만 아니라, 기입 드라이버(93a)로부터 상대적으로 가까운 제n 워드 라인(WLn)에 연결된 m개의 메모리 셀들(Mn1 내지 Mnm)에 대한 기입 역시 보다 안정적으로 수행될 수 있다. 예를 들면, 제n 워드 라인(WLn) 및 제1 파워 라인(PL1)에 연결된 메모리 셀(Mn1)은, 제1 파워 노드(PN1)로부터 제1 파워 라인(PL1)을 통해서 양의 공급 전압(VDD)을 수신할 수 있고, 이에 따라 제1 파워 라인(PL1)이 가지는 증가된 저항치에 기인하여 충분히 하강한 전압이 메모리 셀(Mn1)에서 발생할 수 있다.
도 9b를 참조하면, 메모리 장치(90b)는, 도 5의 메모리 장치(50)와 유사하게, 셀 어레이(91b), 기입 드라이버(93b), 스위치 컨트롤러(95b) 및 적어도 하나의 제1 스위치(96b)를 포함할 수 있고, 적어도 하나의 제2 스위치(97b)를 더 포함할 수 있다. 기입 드라이버(93b)는 기입 데이터(D_WR)에 기초하여 복수의 비트 라인들(BLs)에 신호들을 인가할 수 있다.
셀 어레이(91b)는 복수의 메모리 셀들(예컨대, M11 등)을 포함할 수 있고, 제1 워드 라인(WL1)에 인접한 제1 파워 노드(PN1)로부터 적어도 하나의 제1 스위치(96b)를 통해서 접지 전위(VSS)를 수신할 수 있고, 제n 워드 라인(WLn)에 인접한 제2 파워 노드(PN2)로부터 적어도 하나의 제2 스위치(97b)를 통해서 접지 전위(VSS)를 수신할 수 있다. 적어도 하나의 제1 스위치(96b)는 활성화된 제1 제어 신호(CTR1)에 응답하여 제1 파워 노드(PN1) 및 셀 어레이(91b)를 전기적으로 연결시킬 수 있는 한편, 비활성화된 제1 제어 신호(CTR1)에 응답하여 제1 파워 노드(PN1) 및 셀 어레이(91b)를 전기적으로 단선시킬 수 있다. 또한, 적어도 하나의 제2 스위치(97b)는 활성화된 제2 제어 신호(CTR2)에 응답하여 제2 파워 노드(PN2) 및 셀 어레이(91b)를 전기적으로 연결시킬 수 있는 한편, 비활성화된 제2 제어 신호(CTR2)에 응답하여 제2 파워 노드(PN2) 및 셀 어레이(91b)를 전기적으로 단선시킬 수 있다.
일부 실시예들에서, 스위치 컨트롤러(95b)는 제1 워드 라인(WL1)에 연결된 m개의 메모리 셀들(M11 내지 M1m)에 대한 기입 동작시 비활성화된 제1 제어 신호(CTR1) 및 활성화된 제2 제어 신호(CTR2)를 생성할 수 있다. 또한, 스위치 컨트롤러(95b)는 제n 워드 라인(WLn)에 연결된 m개의 메모리 셀들(Mn1 내지 Mnm)에 대한 기입 동작시 활성화된 제1 제어 신호(CTR1) 및 비활성화된 제2 제어 신호(CTR2)를 생성할 수 있다. 이에 따라, 기입 드라이버(93b)로부터 상대적으로 먼 제1 워드 라인(WL1)에 연결된 m개의 메모리 셀들(M11 내지 M1m)뿐만 아니라, 기입 드라이버(93b)로부터 상대적으로 가까운 제n 워드 라인(WLn)에 연결된 m개의 메모리 셀들(Mn1 내지 Mnm)에 대한 기입 역시 보다 안정적으로 수행될 수 있다. 예를 들면, 제n 워드 라인(WLn) 및 제1 파워 라인(PL1)에 연결된 메모리 셀(Mn1)은, 제1 파워 노드(PN1)로부터 제1 파워 라인(PL1)을 통해서 접지 전위(VSS)를 수신할 수 있고, 이에 따라 제1 파워 라인(PL1)이 가지는 증가된 저항치에 기인하여 충분히 상승한 전압이 메모리 셀(Mn1)에서 발생할 수 있다.
일부 실시예들에서, 도 9a 및 도 9b의 스위치 컨트롤러들(95a, 95b)은, 제1 내지 제n/2 워드 라인(WL1 내지 WLn/2)에 연결된 메모리 셀들에 대한 기입 동작시, 비활성화된 제1 제어 신호(CTR1) 및 활성화된 제2 제어 신호(CTR2)를 생성할 수 있고, 제(n/2+1) 내지 제n 워드 라인(WLn/2+1 내지 WLn)에 연결된 메모리 셀들에 대한 기입 동작시, 활성화된 제1 제어 신호(CTR1) 및 비활성화된 제2 제어 신호(CTR2)를 생성할 수 있다. 또한, 일부 실시예들에서, 메모리 장치는, 도 8을 참조하여 전술된 바와 유사하게, 도 9a 및 도 9b의 스위치들(96a, 97a, 96b, 97b)을 모두 포함할 수도 있고, 기입되는 메모리 셀의 위치에 따라 양의 공급 전압(VDD) 및 접지 전위(VSS)가 파워 노드들로부터 동시에 제공되거나 차단될 수도 있다.
도 10a 및 도 10b는 본 개시의 예시적 실시예들에 따른 메모리 장치의 예시들을 나타내는 블록도들이다. 구체적으로, 도 10a의 블록도는 도 9a의 셀 어레이(91a)에서 하나의 비트 라인 쌍에 연결된 메모리 셀들, 적어도 하나의 제1 스위치(96a) 및 적어도 하나의 제2 스위치(97a)의 예시들을 나타내고, 도 10b의 블록도는 도 9b의 셀 어레이(91b)에서 하나의 비트 라인 쌍에 연결된 메모리 셀들, 적어도 하나의 제1 스위치(96b) 및 적어도 하나의 제2 스위치(97b)의 예시들을 나타낸다. 도 10a 및 도 10b에 대한 설명 중 도면들을 참조하여 전술된 내용과 중복되는 내용은 생략될 것이다.
도 10a를 참조하면, 메모리 장치(100a)는, 제1 내지 제n 워드 라인(WL1 내지 WLn)에 각각 연결되고 비트 라인(BL) 및 상보적 비트 라인(BLb)에 연결된 제1 내지 제n 메모리 셀(M1 내지 Mn)을 포함할 수 있고, 기입 드라이버(103a)를 포함할 수 있다. 일부 실시예들에서, 제1 내지 제n 메모리 셀(M1 내지 Mn)은 SRAM 셀들일 수 있다. 예를 들면, 제1 메모리 셀(M1)은 교차 결합된 제1 및 제2 인버터(G1, G2)를 포함할 수 있고, 통과 트랜지스터들로서 제1 및 제2 NFET(N01a, N02a)를 포함할 수 있다. 제1 및 제2 인버터(G1, G2)는 파워 라인(PL)에 연결될 수 있고, 파워 라인(PL)로부터 양의 공급 전압(VDD)을 수신할 수 있다. 유사하게, 제n 메모리 셀(Mn)은 제3 및 제4 인버터(G3, G4)를 포함할 수 있고, 제3 및 제4 NFET(N03a, N04a)를 포함할 수 있다.
일부 실시예들에서, 메모리 장치(100a)는 복수의 파워 라인들 각각에 연결된 복수의 스위치들을 포함할 수 있다. 예를 들면, 도 10a에 도시된 바와 같이, 제1 PFET(P01)는, 양의 공급 전압(VDD)이 인가된 제1 파워 노드(PN1) 및 파워 라인(PL) 사이에 연결될 수 있고, 제1 제어 신호(CTR1)에 따라 제1 파워 노드(PN1) 및 파워 라인(PL)을 전기적으로 연결시키거나 단선시킬 수 있다. 또한, 제2 PFET(P02)는 양의 공급 전압(VDD)이 인가된 제2 파워 노드(PN2) 및 파워 라인(PL) 사이에 연결될 수 있고, 제2 제어 신호(CTR2)에 따라 제2 파워 노드(PN2) 및 파워 라인(PL)을 전기적으로 접속시키거나 단선시킬 수 있다. 일부 실시예들에서, 제2 제어 신호(CTR2)는 제1 제어 신호(CTR1)의 반전된 버전일 수 있다.
도 10b를 참조하면, 메모리 장치(100b)는, 제1 내지 제n 워드 라인(WL1 내지 WLn)에 각각 연결되고 비트 라인(BL) 및 상보적 비트 라인(BLb)에 연결된 제1 내지 제n 메모리 셀(M1 내지 Mn)을 포함할 수 있고, 기입 드라이버(103b)를 포함할 수 있다. 일부 실시예들에서, 제1 내지 제n 메모리 셀(M1 내지 Mn)은 SRAM 셀들일 수 있다. 예를 들면, 제1 메모리 셀(M1)은 교차 결합된 제1 및 제2 인버터(G1, G2)를 포함할 수 있고, 통과 트랜지스터들로서 제1 및 제2 NFET(N01b, N02b)를 포함할 수 있다. 제1 및 제2 인버터(G1, G2)는 파워 라인(PL)에 연결될 수 있고, 파워 라인(PL)로부터 접지 전위(VSS)를 수신할 수 있다. 유사하게, 제n 메모리 셀(Mn)은 제3 및 제4 인버터(G3, G4)를 포함할 수 있고, 제3 및 제4 NFET(N03b, N04b)를 포함할 수 있다.
일부 실시예들에서, 메모리 장치(100b)는 복수의 파워 라인들 각각에 연결된 복수의 스위치들을 포함할 수 있다. 예를 들면, 도 10b에 도시된 바와 같이, 제5 NFET(N05)는 접지 전위(VSS)가 인가된 제1 파워 노드(PN1) 및 파워 라인(PL) 사이에 연결될 수 있고, 제1 제어 신호(CTR1)에 따라 제1 파워 노드(PN1) 및 파워 라인(PL)을 전기적으로 연결시키거나 단선시킬 수 있다. 또한, 제6 NFET(N06)는 접지 전위가 인가된 제2 파워 노드(PN2) 및 파워 라인(PL) 사이에 연결될 수 있고, 제2 제어 신호(CTR2)에 따라 제2 파워 노드(PN2) 및 파워 라인(PL)을 전기적으로 접속시키거나 단선시킬 수 있다. 일부 실시예들에서, 제2 제어 신호(CTR2)는 제1 제어 신호(CTR1)의 반전된 버전일 수 있다.
도 11a 및 도 11b는 본 개시의 예시적 실시예들에 따른 스위치 컨트롤러의 예시들을 나타내는 블록도들이다. 구체적으로, 도 11a 및 도 11b의 블록도들은, 도 10a의 제1 및 제2 PFET(P01, P02)에 각각 제공되는 제1 및 제2 제어 신호(CTR1, CTR2)를 생성하는 스위치 컨트롤러들(110a, 110b)을 나타낸다. 도 10a를 참조하여 전술된 바와 같이, 도 10a의 제1 및 제2 PFET(P01, P02)는 로우 레벨의 제1 및 제2 제어 신호(CTR1)에 응답하여 턴-온될 수 있는 한편, 하이 레벨의 제1 및 제2 제어 신호(CTR2)에 응답하여 턴-오프될 수 있다. 이하에서, 도 11a 및 도 11b는 도 10a를 참조하여 설명될 것이다.
도 11a를 참조하면, 스위치 컨트롤러(110a)는 제1 및 제2 인버터(111a, 112a), 제1 및 제2 NOR 게이트(115a, 116a)를 포함할 수 있고, 기입 인에이블 신호(WE) 및 로우 어드레스(A_ROW)의 최상위 비트(most significant bit)를 수신할 수 있다. 예를 들면, 도 11a에 도시된 바와 같이, 스위치 컨트롤러(110a)는 k-비트의 로우 어드레스(A_ROW)의 최상위 비트(A_ROW[k])를 수신할 수 있다(2k = n). 스위치 컨트롤러(110a)는 제1 내지 제n 워드 라인(WL1 내지 WLn) 중 제1 내지 제n/2 워드 라인(WL1 내지 WLn/2)에 연결된 메모리 셀들에 대한 기입 동작시, 양의 공급 전압(VDD)이 제1 파워 노드(PN1)가 아닌 제2 파워 노드(PN2)로부터 공급되도록 제1 및 제2 제어 신호(CTR1, CTR2)를 생성할 수 있다. 이에 따라, 도 11a에 도시된 바와 같이, 스위치 컨트롤러(110a)는 로우 레벨의 최상위 비트(A_ROW[k]) 및 하이 레벨의 기입 인에이블 신호(WE)에 응답하여, 하이 레벨의 제1 제어 신호(CTR1) 및 로우 레벨의 제2 제어 신호(CTR2)를 생성할 수 있다. 또한, 스위치 컨트롤러(110a)는 제1 내지 제n 워드 라인(WL1 내지 WLn) 중 제(n/2+1) 내지 제n 워드 라인(WLn/2+1 내지 WLn)에 연결된 메모리 셀들에 대한 기입 동작시, 양의 공급 전압(VDD)이 제2 파워 노드(PN2)가 아닌 제1 파워 노드(PN1)로부터 공급되도록 제1 및 제2 제어 신호(CTR1, CTR2)를 생성할 수 있다. 이에 따라, 도 11a에 도시된 바와 같이, 스위치 컨트롤러(110a)는 하이 레벨의 최상위 비트(A_ROW[k]) 및 하이 레벨의 기입 인에이블 신호(WE)에 응답하여, 로우 레벨의 제1 제어 신호(CTR1) 및 하이 레벨의 제2 제어 신호(CTR2)를 생성할 수 있다.
도 11b를 참조하면, 스위치 컨트롤러(110b)는, 도 11a의 스위치 컨트롤러(100a)와 유사하게, 제1 및 제2 인버터(111b, 112b), 제1 및 제2 NOR 게이트(115a, 116a)를 포함할 수 있고, 제1 및 제2 NAND 게이트(113b, 114b)를 더 포함할 수 있다. 스위치 컨트롤러(110b는 기입 인에이블 신호(WE) 및 로우 어드레스(A_ROW)의 최상위 비트(A_ROW[k])뿐만 아니라, 인에이블 신호(EN)를 더 수신할 수 있다. 스위치 컨트롤러(110b)는, 하이 레벨의 인에이블 신호(EN)에 응답하여 도 11a의 스위치 컨트롤러(110a)와 동일하게 동작할 수 있는 한편, 로우 레벨의 인에이블 신호(EN)에 응답하여 로우 레벨의 제1 및 제2 제어 신호(CTR1, CTR2)를 생성할 수 있다. 즉, 인에이블 신호(EN)가 로우 레벨을 가지는 경우, 로우 어드레스(A_ROW) 및 기입 인에이블 신호(WE)와 무관하게, 제1 내지 제n 메모리 셀(M1 내지 Mn)은 제1 및 제2 파워 노드(PN1, PN2)로부터 양의 공급 전압(VDD)을 수신할 수 있다.
도 12는 본 개시의 예시적 실시예에 따른 메모리 장치(120)를 나타내는 블록도이다. 도 12에 도시된 바와 같이, 메모리 장치(120)는, 도 9a의 메모리 장치(90a)와 유사하게, 셀 어레이(121), 기입 드라이버(123), 스위치 컨트롤러(125), 적어도 하나의 제1 스위치(126) 및 적어도 하나의 제2 스위치(127)를 포함할 수 있고, 제1 기입 보조 회로(129)를 더 포함할 수 있다. 이하에서, 도 12에 대한 설명 중 도 9a에 대한 설명과 중복되는 내용은 생략될 것이다.
일부 실시예들에서, 메모리 장치(120)는 기입 동작의 신뢰도를 높이기 위하여 기입 보조 회로를 더 포함할 수 있고, 적어도 하나의 제1 스위치(126), 적어도 하나의 제2 스위치(127) 및 스위치 컨트롤러(125)는 이러한 추가적인 기입 보조 회로와 함께 기입 동작을 보조할 수 있다. 예를 들면, 제1 기입 보조 회로(129)는 양의 공급 전압(VDD)로부터 셀 어레이(121)에 제공되는 양의 전압(VDDC)을 생성할 수 있고, 기입 동작시 양의 전압(VDDC)을 경미하게 감소시킴으로써 기입 동작을 보조할 수 있다. 도 12에 도시된 바와 같이, 양의 전압(VDDC)은 제1 및 제2 파워 노드(PN1, PN2)에 각각 인가될 수 있고, 적어도 하나의 제1 스위치(126) 및 적어도 하나의 제2 스위치(127)는 셀 어레이(121)에 제1 및 제2 제어 신호(CTR1, CTR2)에 따라 양의 전압(VDDC)을 선택적으로 제공할 수 있다. 또한, 도 12에 도시된 바와 같이, 일부 실시예들에서 기입 드라이버(123)는 제2 기입 보조 회로(123_1)를 포함할 수 있다. 제2 기입 보조 회로(123_1)는 기입 동작시 복수의 비트 라인들(BLs) 중 일부에 인가되는 로우 전압을 (예컨대, 접지 전위 보다) 낮춤으로써 기입 동작을 보조할 수 있고, 적어도 하나의 제1 스위치(126), 적어도 하나의 제2 스위치(127) 및 스위치 컨트롤러(125)는 제2 기입 보조 회로(123_1)와 독립적으로 기입 동작을 보조할 수 있다.
도 13은 본 개시의 예시적 실시예에 따른 데이터의 기입 방법의 예시를 나타내는 순서도이다. 일부 실시예들에서, 도 13의 방법은 도 9a의 메모리 장치(90a)에 의해서 수행될 수 있고, 메모리 장치(90a)의 동작 방법으로 지칭될 수도 있다. 도 13에 도시된 바와 같이, 데이터의 기입 방법은 복수의 단계들(S20, S40, S60, S80)을 포함할 수 있고, 이하에서 도 13은 도 9a를 참조하여 설명될 것이다.
단계 S20에서, 기입 커맨드, 기입 어드레스 및 기입 데이터를 수신하는 동작이 수행될 수 있다. 예를 들면, 메모리 장치(90a)는 기입 커맨드에 응답하여, 기입 어드레스에 대응하는 영역에 기입 데이터를 기입하기 위한 기입 동작을 개시할 수 있다.
단계 S40에서, 제1 및 제2 경로 중 하나의 경로를 통한 전력 공급을 차단하는 동작이 수행될 수 있다. 예를 들면, 셀 어레이(91a)는, 제1 워드 라인(WL1)에 인접한 제1 파워 노드(PN1)와 적어도 하나의 제1 스위치(96a)를 포함하는 제1 경로 및 제n 워드 라인(WLn)에 인접한 제2 파워 노드(PN2)와 적어도 하나의 제2 스위치(97a)를 포함하는 제2 경로를 통해서 전력을 공급받을 수 있다. 스위치 컨트롤러(95a)는 기입 어드레스에 기초하여 제1 및 제2 경로 중 하나의 경로를 통한 전력 공급을 차단할 수 있고, 이에 따라 파워 라인의 저항치가 기입 동작에 유리하게 작용할 수 있다. 단계 S40의 예시는 도 14를 참조하여 후술될 것이다.
단계 S60에서, 기입 데이터(D_WR)에 기초하여 비트 라인에 신호를 인가하는 동작이 수행될 수 있다. 예를 들면, 기입 드라이버(93a)는 기입 데이터(D_WR)에 기초하여 복수의 비트 라인들(BLs) 각각에 하이 전압(VH) 또는 로우 전압(VL)을 인가할 수 있다. 일부 실시예들에서, 복수의 비트 라인들(BLs)은 비트 라인(BL) 및 상보적 비트 라인(BLb)으로 각각 구성된 복수의 비트 라인 쌍들을 포함할 수 있고, 기입 드라이버(93a)는 상보적인 신호들을 한 쌍의 비트 라인에 인가할 수도 있다.
단계 S80에서, 제1 내지 제n 워드 라인(WL1 내지 WLn) 중 하나의 워드 라인을 활성화하는 동작이 수행될 수 있다. 예를 들면, 로우 디코더(예컨대, 도 1의 12)는 로우 어드레스(A_ROW)에 기초하여 제1 내지 제n 워드 라인(WL1 내지 WLn) 중 하나의 워드 라인을 활성화함으로써 데이터가 기입될 메모리 셀들을 선택할 수 있다. 일부 실시예들에서, 단계 S80은 단계 S60보다 먼저 수행될 수도 있고, 단계 S60과 병렬적으로 수행될 수도 있다.
도 14는 본 개시의 예시적 실시예에 따른 데이터의 기입 방법의 예시를 나타내는 순서도이다. 구체적으로, 도 14의 순서도는 도 13의 단계 S40의 예시를 나타낸다. 도 13을 참조하여 전술된 바와 같이, 도 14의 단계 S40'에서 제1 및 제2 경로 중 하나의 경로를 통한 전력 공급을 차단하는 동작이 수행될 수 있다. 도 14에 도시된 바와 같이, 단계 S40'은 복수의 단계들(S42, S44, S46)을 포함할 수 있고, 이하에서 도 14는 도 9a를 참조하여 설명될 것이다.
도 14를 참조하면, 단계 S42에서 로우 어드레스(A_ROW)의 최상위 비트(A_ROW[k])를 체크하는 동작이 수행될 수 있다. 도 14에 도시된 바와 같이, 로우 어드레스(A_ROW)의 최상위 비트(A_ROW[k])가 '0'인 경우, 즉 제1 내지 제n/2 워드 라인(WL1 내지 WLn/2) 중 하나의 워드 라인이 활성화되는 경우, 단계 S44가 후속되어 수행될 수 있고, 단계 S44에서 제1 경로를 통한 전력 공급을 차단하는 동작이 수행될 수 있다. 예를 들면, 스위치 컨트롤러(95a)는 비활성화된 제1 제어 신호(CTR1)를 생성할 수 있고, 적어도 하나의 제1 스위치(96a)는 턴-오프될 수 있다. 다른 한편으로, 로우 어드레스(A_ROW)의 최상위 비트(A_ROW[k])가 '1'인 경우, 즉 제(n/2+1) 내지 제n 워드 라인(WLn/2+1 내지 WLn) 중 하나의 워드 라인이 활성화되는 경우, 단계 S46이 후속되어 수행될 수 있다. 예를 들면, 스위치 컨트롤러(95a)는 비활성화된 제2 제어 신호(CTR2)를 생성할 수 있고, 적어도 하나의 제2 스위치(97a)는 턴-오프될 수 있다.
도 15는 본 개시의 예시적 실시예에 따른 메모리 장치의 동작 방법의 예시를 나타내는 순서도이다. 일부 실시예들에서, 기입 동작과 상이한 동작을 수행하는 동안, 셀 어레이(91a)는 제1 및 제2 경로를 통해서 전력을 공급받을 수 있다. 도 15는 기입 동작과 상이한 동작의 예시로서 독출 동작의 예시를 나타낸다. 일부 실시예들에서, 도 15의 방법은 도 9a의 메모리 장치(90a)에 의해서 수행될 수 있고, 이하에서 도 15는 도 9a를 참조하여 설명될 것이다.
단계 S10에서, 독출 커맨드를 수신하는 동작이 수행될 수 있다. 예를 들면, 메모리 장치(90a)는 독출 커맨드에 대응하는 커맨드와 함께 어드레스를 수신할 수 있고, 독출 커맨드에 응답하여 어드레스에 대응하는 영역에 저장된 데이터의 독출 동작을 개시할 수 있다.
단계 S30에서, 제1 및 제2 경로를 통해 전력을 공급하는 동작이 수행될 수 있다. 예를 들면, 스위치 컨트롤러(95a)는 독출 커맨드에 기인하여 비활성화된 기입 인에이블 신호(WE)를 수신할 수 있고, 활성화된 제1 및 제2 제어 신호(CTR1, CTR2)를 생성할 수 있다. 이에 따라, 적어도 하나의 제1 스위치(96a) 및 적어도 하나의 제2 스위치(97a)는 턴-온될 수 있고, 셀 어레이(91a)는 제1 및 제2 경로를 통해서 전력을 공급받을 수 있다.
도 16은 본 개시의 예시적 실시예에 따른 메모리 장치를 포함하는 시스템-온-칩(160)을 나타내는 블록도이다. 시스템-온-칩(System on Chip; SoC)(160)은 컴퓨팅 시스템이나 다른 전자 시스템의 부품들을 집적한 집적 회로를 지칭할 수 있다. 예를 들면, 시스템-온-칩(160)의 예시로서 어플리케이션 프로세서(application processor; AP)는 프로세서 및 다른 기능들을 위한 부품들을 포함할 수 있다. 도 16에 도시된 바와 같이, 시스템-온-칩(160)은 코어(161), DSP(Digital Signal Processor)(162), GPU(Graphic Processing Unit)(163), 내장 메모리(164), 통신 인터페이스(165) 및 메모리 인터페이스(166)를 포함할 수 있다. 시스템-온-칩(160)의 구성요소들은 버스(167)를 통해서 상호 통신할 수 있다.
코어(161)는 명령어들을 처리할 수 있고, 시스템-온-칩(160)에 포함된 구성요소들의 동작을 제어할 수 있다. 예를 들면, 코어(161)는 일련의 명령어들을 처리함으로써, 운영체제를 구동할 수 있고, 운영체제 상의 어플리케이션들을 실행할 수 있다. DSP(162)는 디지털 신호, 예컨대 통신 인터페이스(165)로부터 제공되는 디지털 신호를 처리함으로써 유용한 데이터를 생성할 수 있다. GPU(163)는 내장 메모리(164) 또는 메모리 인터페이스(166)로부터 제공되는 이미지 데이터로부터 디스플레이 장치를 통해서 출력되는 영상을 위한 데이터를 생성할 수도 있고, 이미지 데이터를 인코딩할 수도 있다. 일부 실시예들에서, 본 개시의 예시적 실시예에 따른 메모리 장치는 캐시(cache) 메모리 및/또는 버퍼로서 코어(161), DSP(162) 및/또는 GPU(163)에 포함될 수 있다. 이에 따라, 메모리 장치의 높은 신뢰도 및 효율성에 기인하여, 코어(161), DSP(162) 및/또는 GPU(163) 역시 높은 신뢰도 및 효율성을 가질 수 있다.
내장 메모리(164)는 코어(161), DSP(162) 및 GPU(163)가 동작하는데 필요한 데이터를 저장할 수 있다. 일부 실시예들에서, 내장 메모리(164)는 본 개시의 예시적 실시예에 따른 메모리 장치를 포함할 수 있다. 이에 따라 내장 메모리(164)는 신뢰성 있는 기입 동작을 제공할 수 있고, 감소된 면적 및 전력 소비를 가질 수 있고, 결과적으로, 시스템-온-칩(200)의 동작 신뢰도 및 효율성이 향상될 수 있다.
통신 인터페이스(165)는 통신 네트워크 또는 일대일 통신을 위한 인터페이스를 제공할 수 있다. 메모리 인터페이스(166)는 시스템-온-칩(160)의 외부 메모리, 예컨대 DRAM(Dynamic Random Access Memory), 플래시 메모리 등에 대한 인터페이스를 제공할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.

Claims (20)

  1. 복수의 메모리 셀들을 포함하는 셀 어레이;
    제1 방향으로 연장되고, 상기 셀 어레이에서 순차적으로 배열된 제1 내지 제n 워드 라인;
    상기 셀 어레이에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 비트 라인들;
    상기 셀 어레이에 전류를 공급하기 위하여 상기 제1 및 제n 워드 라인에 각각 인접하게 배치된 제1 및 제2 파워 노드;
    상기 제1 파워 노드에 연결된 적어도 하나의 제1 스위치;
    상기 제n 워드 라인에 인접하게 배치되고, 상기 복수의 비트 라인들에 연결된 기입 드라이버; 및
    상기 제1 워드 라인에 연결된 메모리 셀들에 대한 기입 동작시, 상기 제1 파워 노드에 의한 전류 공급이 차단되도록 상기 적어도 하나의 제1 스위치를 제어하도록 구성된 스위치 컨트롤러를 포함하는 메모리 장치.
  2. 청구항 1에 있어서,
    상기 스위치 컨트롤러는, 상기 제1 내지 제n/2 워드 라인에 연결된 메모리 셀들에 대한 기입 동작시, 상기 제1 파워 노드에 의한 전류 공급이 차단되도록 상기 적어도 하나의 제1 스위치를 제어하도록 구성된 것을 특징으로 하는 메모리 장치.
  3. 청구항 1에 있어서,
    상기 제2 파워 노드에 연결된 적어도 하나의 제2 스위치를 더 포함하고,
    상기 스위치 컨트롤러는, 상기 제n 워드 라인에 연결된 메모리 셀들에 대한 기입 동작시, 상기 제2 파워 노드에 의한 전류 공급이 차단되도록 적어도 하나의 제2 스위치를 제어하도록 구성된 것을 특징으로 하는 메모리 장치.
  4. 청구항 3에 있어서,
    상기 스위치 컨트롤러는, 제(n/2+1) 내지 상기 제n 워드 라인에 연결된 메모리 셀들에 대한 기입 동작시, 상기 제2 파워 노드에 의한 전류 공급이 차단되도록 상기 적어도 하나의 제2 스위치를 제어하도록 구성된 것을 특징으로 하는 메모리 장치.
  5. 청구항 1에 있어서,
    상기 제1 및 제2 파워 노드는, 양의 공급 전압이 인가되도록 구성되고,
    상기 복수의 비트 라인들은, 복수의 비트 라인 쌍들을 포함하고,
    상기 기입 드라이버는, 기입 동작시 상기 복수의 비트 라인 쌍들 각각에서 하나의 비트 라인에 접지 전위를 인가하도록 구성된 것을 특징으로 하는 메모리 장치.
  6. 청구항 1에 있어서,
    상기 셀 어레이가 소비하는 전류를 수신하기 위하여 상기 제1 및 제n 워드 라인에 인접하게 각각 배치된 제3 및 제4 파워 노드; 및
    상기 제3 파워 노드에 연결된 복수의 제3 스위치들을 더 포함하고,
    상기 제1 및 제2 파워 노드는, 양의 공급 전압이 인가되도록 구성되고,
    상기 제3 및 제4 파워 노드는, 접지 전위가 인가되도록 구성되고,
    상기 스위치 컨트롤러는, 상기 제1 워드 라인에 연결된 메모리 셀들에 대한 기입 동작시, 상기 제3 파워 노드에 의한 전류 수신이 차단되도록 상기 복수의 제3 스위치들을 제어하도록 구성된 것을 특징으로 하는 메모리 장치.
  7. 청구항 1에 있어서,
    로우 어드레스(row address)에 따라 상기 제1 내지 제n 워드 라인 중 하나의 워드 라인을 활성화시키도록 구성된 로우 드라이버를 더 포함하고,
    상기 스위치 컨트롤러는, 상기 로우 어드레스의 적어도 일부에 기초하여 상기 적어도 하나의 제1 스위치를 제어하도록 구성된 것을 특징으로 하는 메모리 장치.
  8. 청구항 1에 있어서,
    상기 제2 방향으로 연장되고, 상기 복수의 메모리 셀들에 전류를 공급하기 위한 복수의 파워 라인들을 더 포함하고,
    상기 적어도 하나의 제1 스위치는, 상기 복수의 파워 라인들에 각각 연결된 복수의 제1 스위치들을 포함하는 것을 특징으로 하는 메모리 장치.
  9. 청구항 1에 있어서,
    상기 복수의 메모리 셀들 각각은, 교차 결합된 인버터들의 쌍을 포함하는 SRAM(static random access memory) 셀인 것을 특징으로 하는 메모리 장치.
  10. 청구항 1에 있어서,
    상기 스위치 컨트롤러는, 상기 제n 워드 라인에 연결된 메모리 셀들에 대한 기입 동작 또는 상기 복수의 메모리 셀들에 대한 독출 동작시, 상기 제1 파워 노드에 의해서 전류가 공급되도록 상기 적어도 하나의 제1 스위치를 제어하도록 구성된 것을 특징으로 하는 메모리 장치.
  11. 복수의 메모리 셀들을 포함하는 셀 어레이;
    제1 방향으로 연장되고, 상기 셀 어레이에서 순차적으로 배열된 제1 내지 제n 워드 라인;
    상기 셀 어레이에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 비트 라인들;
    상기 셀 어레이가 소비하는 전류를 수신하기 위하여 상기 제1 및 제n 워드 라인에 각각 인접하게 배치된 제1 및 제2 파워 노드;
    상기 제1 파워 노드에 연결된 적어도 하나의 제1 스위치;
    상기 제n 워드 라인에 인접하게 배치되고, 상기 복수의 비트 라인들에 연결된 기입 드라이버; 및
    상기 제1 워드 라인에 연결된 메모리 셀들에 대한 기입 동작시, 상기 제1 파워 노드에 의한 전류 수신이 차단되도록 상기 적어도 하나의 제1 스위치를 제어하도록 구성된 스위치 컨트롤러를 포함하는 메모리 장치.
  12. 청구항 11에 있어서,
    상기 제2 파워 노드에 연결된 적어도 하나의 제2 스위치를 더 포함하고,
    상기 스위치 컨트롤러는, 상기 제n 워드 라인에 연결된 메모리 셀들에 대한 기입 동작시, 상기 제2 파워 노드에 의한 전류 수신이 차단되도록 적어도 하나의 제2 스위치를 제어하도록 구성된 것을 특징으로 하는 메모리 장치.
  13. 청구항 11에 있어서,
    상기 제1 및 제2 파워 노드는, 접지 전위가 인가되도록 구성되고,
    상기 복수의 비트 라인들은, 복수의 비트 라인 쌍들을 포함하고,
    상기 기입 드라이버는, 기입 동작시 상기 복수의 비트 라인 쌍들 각각에서 하나의 비트 라인에 양의 공급 전압을 인가하도록 구성된 것을 특징으로 하는 메모리 장치.
  14. 메모리 장치의 동작 방법으로서,
    상기 메모리 장치는, 순차적으로 배열된 제1 내지 제n 워드 라인에 각각 연결된 복수의 메모리 셀들을 포함하고, 상기 제1 워드 라인에 인접한 제1 경로 및 상기 제n 워드 라인에 인접한 제2 경로를 통해서 전력을 공급받도록 구성된 셀 어레이를 포함하고,
    기입 커맨드, 기입 어드레스 및 기입 데이터를 수신하는 단계;
    기입 어드레스에 기초하여, 상기 제1 및 제2 경로 중 하나의 경로를 통한 전력 공급을 차단하는 단계;
    상기 기입 어드레스에 기초하여, 상기 제1 내지 상기 제n 워드 라인 중 하나의 워드 라인을 활성화하는 단계를 포함하는 메모리 장치의 동작 방법.
  15. 청구항 14에 있어서,
    상기 전력 공급을 차단하는 단계는, 상기 기입 어드레스가 상기 제1 워드 라인에 대응하는 경우, 상기 제1 경로를 통한 전력 공급을 차단하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  16. 청구항 14에 있어서,
    상기 전력 공급을 차단하는 단계는, 상기 기입 어드레스가 상기 제n 워드 라인에 대응하는 경우, 상기 제2 경로를 통한 전력 공급을 차단하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  17. 청구항 14에 있어서,
    상기 전력 공급을 차단하는 단계는,
    상기 기입 어드레스가 상기 제1 내지 제n/2 워드 라인 중 하나의 워드 라인에 대응하는 경우, 상기 제1 경로를 통한 전력 공급을 차단하는 단계; 및
    상기 기입 어드레스가 제(n/2+1) 내지 상기 제n 워드 라인 중 하나의 워드 라인에 대응하는 경우, 상기 제2 경로를 통한 전력 공급을 차단하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  18. 청구항 14에 있어서,
    상기 제1 및 제2 경로는, 양의 공급 전압을 공급하도록 구성되고,
    상기 기입 데이터에 기초하여, 상기 셀 어레이에서 배열된 복수의 비트 라인 쌍들 각각에서 하나의 비트 라인에 접지 전위를 인가하는 단계를 더 포함하는 메모리 장치의 동작 방법.
  19. 청구항 14에 있어서,
    상기 복수의 메모리 셀들 각각은, 교차 결합된 인버터들의 쌍을 포함하는 SRAM(static random access memory) 셀인 것을 특징으로 하는 메모리 장치의 동작 방법.
  20. 청구항 14에 있어서,
    독출 커맨드를 수신하는 단계; 및
    상기 독출 커맨드에 응답하여, 상기 제1 및 제2 경로를 통해서 상기 셀 어레이에 전력을 공급하는 단계를 더 포함하는 메모리 장치의 동작 방법.
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