JP2001338993A - 半導体装置 - Google Patents
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 スタンバイ電流が増大すること無く、閾値電
圧を下げてメモリセル電流の増大を図ることにより、高
速化を図ること。 【解決手段】 第２導電型のウエルに第１導電型のトラ
ンジスタが形成され、第１導電型のウエルに第２導電型
のトランジスタが形成されるスタティック型メモリセル
を有するメモリ装置において、第２導電型のウエル及び
第１導電型のウエルをメモリセル数毎に分離する。これ
ら分離された第２導電型のウエル及び第１導電型のウエ
ルに、当該メモリセルが選択されて動作する時と当該メ
モリセルが非選択で待機している時とで、それぞれ異な
る電位を与えることにより、当該メモリセルの動作時に
閾値電圧を下げて、当該メモリセルから引き出せる電流
を増大し、当該メモリセルの待機時に閾値電圧を上げ
て、当該メモリセルのリーク電流を減少させて、スタン
バイ電流が増大すること無く、メモリセルの高速化を図
ることができる。
圧を下げてメモリセル電流の増大を図ることにより、高
速化を図ること。 【解決手段】 第２導電型のウエルに第１導電型のトラ
ンジスタが形成され、第１導電型のウエルに第２導電型
のトランジスタが形成されるスタティック型メモリセル
を有するメモリ装置において、第２導電型のウエル及び
第１導電型のウエルをメモリセル数毎に分離する。これ
ら分離された第２導電型のウエル及び第１導電型のウエ
ルに、当該メモリセルが選択されて動作する時と当該メ
モリセルが非選択で待機している時とで、それぞれ異な
る電位を与えることにより、当該メモリセルの動作時に
閾値電圧を下げて、当該メモリセルから引き出せる電流
を増大し、当該メモリセルの待機時に閾値電圧を上げ
て、当該メモリセルのリーク電流を減少させて、スタン
バイ電流が増大すること無く、メモリセルの高速化を図
ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、スタティク型メモ
リセルを有する半導体装置に係り、特にＳＲＡＭ等のメ
モリセルに関する。
リセルを有する半導体装置に係り、特にＳＲＡＭ等のメ
モリセルに関する。
【０００２】
【従来の技術】従来、素子の高集積化に伴い、ＭＯＳト
ランジスタも微細化されてきた。ＭＯＳトランジスタに
より構成されるメモリセルも、微細化のトレンドに従い
縮小化されてきた。この微細化によってＭＯＳトランジ
スタの性能も向上しているが、メモリセルの縮小化によ
り、トランジスタのチャネル幅も縮小化される為、単位
メモリセルから取り出すことの出来る電流は減少する傾
向にある。メモリセル電流の減少は、速度の低下をもた
らすため望ましくない。回路的工夫も必要であるが、メ
モリセル電流を増やすことがもっとも有効である。
ランジスタも微細化されてきた。ＭＯＳトランジスタに
より構成されるメモリセルも、微細化のトレンドに従い
縮小化されてきた。この微細化によってＭＯＳトランジ
スタの性能も向上しているが、メモリセルの縮小化によ
り、トランジスタのチャネル幅も縮小化される為、単位
メモリセルから取り出すことの出来る電流は減少する傾
向にある。メモリセル電流の減少は、速度の低下をもた
らすため望ましくない。回路的工夫も必要であるが、メ
モリセル電流を増やすことがもっとも有効である。
【０００３】
【発明が解決しようとする課題】上記したメモリセルの
高速化のために電流を増やすには、トランジスタのチャ
ネル幅を広げる方法と、閾値電圧を下げる方法がある。
しかし、チャネル幅を広げると、メモリセルサイズが大
きくなってしまうという問題が生じる。
高速化のために電流を増やすには、トランジスタのチャ
ネル幅を広げる方法と、閾値電圧を下げる方法がある。
しかし、チャネル幅を広げると、メモリセルサイズが大
きくなってしまうという問題が生じる。
【０００４】そこで、閾値電圧を下げれば、チャネル幅
を大きくせずに電流を増やすことが可能となる。しかし
ながら、閾値電圧を下げると、待機時に流れる電流、所
謂リーク電流が増大するという問題がある。従って、メ
モリセルを微細化、大容量化すると、このリーク電流に
よる消費電力が無視出来ないくらい増大し、バッテリー
を電源とする携帯機器などに用いるには極めて不都合な
こととなる。従って、従来の方法では大容量で高速のＳ
ＲＡＭメモリを構成する事が極めて難しくなってきてい
る。
を大きくせずに電流を増やすことが可能となる。しかし
ながら、閾値電圧を下げると、待機時に流れる電流、所
謂リーク電流が増大するという問題がある。従って、メ
モリセルを微細化、大容量化すると、このリーク電流に
よる消費電力が無視出来ないくらい増大し、バッテリー
を電源とする携帯機器などに用いるには極めて不都合な
こととなる。従って、従来の方法では大容量で高速のＳ
ＲＡＭメモリを構成する事が極めて難しくなってきてい
る。
【０００５】本発明は、上述の如き従来の課題を解決す
るためになされたもので、その目的は、電源電圧を低下
させてもメモリセル電流の低下、スタンバイ電流の増大
を防止し、大容量で高速動作可能なメモリ装置を提供す
ることである。
るためになされたもので、その目的は、電源電圧を低下
させてもメモリセル電流の低下、スタンバイ電流の増大
を防止し、大容量で高速動作可能なメモリ装置を提供す
ることである。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明の構成は、第２導電型のウエルに第１導電型
のトランジスタが形成され、第１導電型のウエルに第２
導電型のトランジスタが形成されるスタティック型メモ
リセルを有するメモリ装置において、第２導電型のウエ
ル及び第１導電型のウエルがあるメモリセル数毎に分離
された構成を有し、当該メモリセルが選択されて動作す
る時と当該メモリセルが非選択で待機している時とで、
分離された第２導電型のウエルに異なる電位を与える電
位切替手段を具備することにある。
に、本発明の構成は、第２導電型のウエルに第１導電型
のトランジスタが形成され、第１導電型のウエルに第２
導電型のトランジスタが形成されるスタティック型メモ
リセルを有するメモリ装置において、第２導電型のウエ
ル及び第１導電型のウエルがあるメモリセル数毎に分離
された構成を有し、当該メモリセルが選択されて動作す
る時と当該メモリセルが非選択で待機している時とで、
分離された第２導電型のウエルに異なる電位を与える電
位切替手段を具備することにある。
【０００７】他の発明の構成は、第２導電型のウエルに
第１導電型のトランジスタが形成され、第１導電型のウ
エルに第２導電型のトランジスタが形成されるスタティ
ック型メモリセルを有するメモリ装置において、第２導
電型のウエル及び第１導電型のウエルがあるメモリセル
数毎に分離された構成を有し、当該メモリセルが選択さ
れて動作する時と当該メモリセルが非選択で待機してい
る時とで、分離された第１導電型のウエルに異なる電位
を与える電位切替手段を具備することにある。
第１導電型のトランジスタが形成され、第１導電型のウ
エルに第２導電型のトランジスタが形成されるスタティ
ック型メモリセルを有するメモリ装置において、第２導
電型のウエル及び第１導電型のウエルがあるメモリセル
数毎に分離された構成を有し、当該メモリセルが選択さ
れて動作する時と当該メモリセルが非選択で待機してい
る時とで、分離された第１導電型のウエルに異なる電位
を与える電位切替手段を具備することにある。
【０００８】また、他の発明の構成は、スタティック型
メモリセルを有する半導体装置において、第２導電型ト
ランジスタを有する前記メモリセル内に存在する第１導
電型のウエルと、第１導電型のトランジスタを有する前
記メモリセル内に存在する第２導電型のウエルと、第１
の電位を供給する第１の電源線と、第２の電位を供給す
る第２の電源線と、第３の電位を供給する第３の電源線
と、前記第１の電源線及び第２の電源線に結合され、切
り替え信号に基づいて、前記第１導電型のウエルに前記
第１の電位若しくは第２の電位を切り替えて供給する第
１の切り替え部とを備えることにある。
メモリセルを有する半導体装置において、第２導電型ト
ランジスタを有する前記メモリセル内に存在する第１導
電型のウエルと、第１導電型のトランジスタを有する前
記メモリセル内に存在する第２導電型のウエルと、第１
の電位を供給する第１の電源線と、第２の電位を供給す
る第２の電源線と、第３の電位を供給する第３の電源線
と、前記第１の電源線及び第２の電源線に結合され、切
り替え信号に基づいて、前記第１導電型のウエルに前記
第１の電位若しくは第２の電位を切り替えて供給する第
１の切り替え部とを備えることにある。
【０００９】他の発明の構成は、スタティック型メモリ
セルを有する半導体装置において、第２導電型のトラン
ジスタを有し、前記メモリセル内に存在する第１導電型
のウエルと、第１導電型のトランジスタを有し、前記メ
モリセル内に存在する第２導電型のウエルと、前記第１
導電型のウエルに結合され、第１の電位若しくは第２の
電位を供給する第１の電源線と、第３の電位を供給する
一つの第２の電源線と、前記第１の電源線に結合され、
切り替え信号に基づいて前記第１の電源線に前記第１の
電位若しくは第２の電位を切り替えて供給する一つの切
り替え部と、を有することにある。
セルを有する半導体装置において、第２導電型のトラン
ジスタを有し、前記メモリセル内に存在する第１導電型
のウエルと、第１導電型のトランジスタを有し、前記メ
モリセル内に存在する第２導電型のウエルと、前記第１
導電型のウエルに結合され、第１の電位若しくは第２の
電位を供給する第１の電源線と、第３の電位を供給する
一つの第２の電源線と、前記第１の電源線に結合され、
切り替え信号に基づいて前記第１の電源線に前記第１の
電位若しくは第２の電位を切り替えて供給する一つの切
り替え部と、を有することにある。
【００１０】上記発明によれば、上記問題点を回避し、
通常はウエルにバイアスを印加して、トランジスタの閾
値を上げてリーク電流を低減し、メモリセルにアクセス
して動作させる際には、そのブロックのメモリセルの基
板電位を解除して閾値を下げて動作させて、高速動作さ
せる。
通常はウエルにバイアスを印加して、トランジスタの閾
値を上げてリーク電流を低減し、メモリセルにアクセス
して動作させる際には、そのブロックのメモリセルの基
板電位を解除して閾値を下げて動作させて、高速動作さ
せる。
【００１１】ここで、第１導電型と第２導電型とは互い
に反対導電型である。即ち、第１導電型がｎ型であれ
ば、第２導電型はｐ型であり、第１導電型がｐ型であれ
ば、第２導電型はｎ型である。
に反対導電型である。即ち、第１導電型がｎ型であれ
ば、第２導電型はｐ型であり、第１導電型がｐ型であれ
ば、第２導電型はｎ型である。
【００１２】また、MIS (Metal Insulator Semiconduct
or)にはMOS (Metal Oxide Semiconductor)が含まれる。
or)にはMOS (Metal Oxide Semiconductor)が含まれる。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は、本発明のメモリ装置の一
実施形態に係るＳＲＡＭのメモリセルの構成を示したブ
ロック図である。ＳＲＡＭのメモリセルは通常完全ＣＭ
ＯＳ型のメモリセルを用いるため、メモリセルブロック
は、ｐＭＯＳトランジスタが形成されるｎウエル２０と
ｎＭＯＳトランジスタが形成されるｐウエル３０を有
し、且つ、これらｎウエル２０とｐウエル３０が、メモ
リセルブロック単位で分断されている。又、ｎウエル２
０をＶｎｗの電位の電源線５１か、Ｖｄｄの電位の電源
線６１のいずれかに接続するスイッチ４１と、ｐウエル
２０をＶｐｗの電位の電源線５２か、Ｖｓｓの電位の電
源線６２のいずれかに接続するスイッチ４２を備えてい
る。但し、Ｖｎｗ＞Ｖｄｄ，Ｖｓｓ＞Ｖｐｗの関係があ
る。
に基づいて説明する。図１は、本発明のメモリ装置の一
実施形態に係るＳＲＡＭのメモリセルの構成を示したブ
ロック図である。ＳＲＡＭのメモリセルは通常完全ＣＭ
ＯＳ型のメモリセルを用いるため、メモリセルブロック
は、ｐＭＯＳトランジスタが形成されるｎウエル２０と
ｎＭＯＳトランジスタが形成されるｐウエル３０を有
し、且つ、これらｎウエル２０とｐウエル３０が、メモ
リセルブロック単位で分断されている。又、ｎウエル２
０をＶｎｗの電位の電源線５１か、Ｖｄｄの電位の電源
線６１のいずれかに接続するスイッチ４１と、ｐウエル
２０をＶｐｗの電位の電源線５２か、Ｖｓｓの電位の電
源線６２のいずれかに接続するスイッチ４２を備えてい
る。但し、Ｖｎｗ＞Ｖｄｄ，Ｖｓｓ＞Ｖｐｗの関係があ
る。
【００１４】通常、完全ＣＭＯＳ型のメモリセルを用い
るＳＲＡＭでは、ｎＭＯＳトランジスタのｐｗｅ１１３
０とｐＭＯＳトランジスタのｎウエル２０が平行に且つ
帯状に形成される。従来のｐウエル３０は通常接地電位
Ｖｓｓに、ｎウエル２０は電源電位に固定される。本例
では、これらｐウエル３０とｎウエル２０をあるメモリ
セル単位毎に分割する。その分割単位は、例えば図１に
示した如く、ワード線の分割単位（メモリセルブロック
単位）で良く、３２セルや６４セルといった単位で分割
するようにしてもよい。
るＳＲＡＭでは、ｎＭＯＳトランジスタのｐｗｅ１１３
０とｐＭＯＳトランジスタのｎウエル２０が平行に且つ
帯状に形成される。従来のｐウエル３０は通常接地電位
Ｖｓｓに、ｎウエル２０は電源電位に固定される。本例
では、これらｐウエル３０とｎウエル２０をあるメモリ
セル単位毎に分割する。その分割単位は、例えば図１に
示した如く、ワード線の分割単位（メモリセルブロック
単位）で良く、３２セルや６４セルといった単位で分割
するようにしてもよい。
【００１５】分割されたウエルは、スイッチ４１、４２
を介してｐウエル３０ならば接地電位Ｖｓｓより低いＶ
ｐｗ、例えば−１Ｖに、ｎウエル２０なら電源電位Ｖｄ
ｄより高いＶｎｗ、例えば電源電圧＋１Ｖに接続され
る。これら電位は周辺回路により生成されて電源線５
１、５２、６１、６２を介して供給される。
を介してｐウエル３０ならば接地電位Ｖｓｓより低いＶ
ｐｗ、例えば−１Ｖに、ｎウエル２０なら電源電位Ｖｄ
ｄより高いＶｎｗ、例えば電源電圧＋１Ｖに接続され
る。これら電位は周辺回路により生成されて電源線５
１、５２、６１、６２を介して供給される。
【００１６】図２は上記したメモリセルブロックに構成
する１個のメモリセルの構成を示した回路図である。ｐ
ＭＯＳトランジスタ８１とｎＭＯＳトランジスタ８２で
構成されるインバータと、ｐＭＯＳトランジスタ８３と
ｎＭＯＳトランジスタ８４で構成されるインバータとが
互いに逆極性で並列接続されてメモリ部が構成され、こ
のメモリ部へアクセスするため、ワードラインＷＬに接
続されて、スイッチとして動作するｎＭＯＳトランジス
タ８５、８６が接続されて、１個のメモリセルが構成さ
れている。
する１個のメモリセルの構成を示した回路図である。ｐ
ＭＯＳトランジスタ８１とｎＭＯＳトランジスタ８２で
構成されるインバータと、ｐＭＯＳトランジスタ８３と
ｎＭＯＳトランジスタ８４で構成されるインバータとが
互いに逆極性で並列接続されてメモリ部が構成され、こ
のメモリ部へアクセスするため、ワードラインＷＬに接
続されて、スイッチとして動作するｎＭＯＳトランジス
タ８５、８６が接続されて、１個のメモリセルが構成さ
れている。
【００１７】ところで、メモリセルを構成するＭＯＳト
ランジスタのウエルは、例えばｎＭＯＳトランジスタな
ら接地され、ｐＭＯＳトランジスタなら電源に接続され
る。本例では、配線９１によりＶｎｗかＶｄｄがｎウエ
ルに印加され、配線９２によりＶｐｗかＶｓｓがｐウエ
ルに印加されるようになっている。
ランジスタのウエルは、例えばｎＭＯＳトランジスタな
ら接地され、ｐＭＯＳトランジスタなら電源に接続され
る。本例では、配線９１によりＶｎｗかＶｄｄがｎウエ
ルに印加され、配線９２によりＶｐｗかＶｓｓがｐウエ
ルに印加されるようになっている。
【００１８】図３は図１に示したスイッチ４１、４２の
詳細構成例を示した回路図である。
詳細構成例を示した回路図である。
【００１９】スイッチ４１は、レベルシフター３１、ｐ
ＭＯＳトランジスタ３２、ｐＭＯＳトランジスタ３３か
ら構成され、スイッチ４２は、レベルシフター３４、ｎ
ＭＯＳトランジスタ３５、ｎＭＯＳトランジスタ３６か
ら構成されている。
ＭＯＳトランジスタ３２、ｐＭＯＳトランジスタ３３か
ら構成され、スイッチ４２は、レベルシフター３４、ｎ
ＭＯＳトランジスタ３５、ｎＭＯＳトランジスタ３６か
ら構成されている。
【００２０】レベルシフター３１にはＶｎｗが印加さ
れ、レベルシフター３４にはＶｐｗが印加されており、
両レベルシフター３１、３２にセクションワード線ＳＷ
Ｌが接続されている。又、ｐＭＯＳトランジスタ３２、
ｐＭＯＳトランジスタ３３にメモリセルブロック１００
のｎウエルに結合された配線９１が接続されている。ｎ
ＭＯＳトランジスタ３５、ｎＭＯＳトランジスタ３６に
メモリセルブロック１００のｐウエルに結合された配線
９２が接続されている。
れ、レベルシフター３４にはＶｐｗが印加されており、
両レベルシフター３１、３２にセクションワード線ＳＷ
Ｌが接続されている。又、ｐＭＯＳトランジスタ３２、
ｐＭＯＳトランジスタ３３にメモリセルブロック１００
のｎウエルに結合された配線９１が接続されている。ｎ
ＭＯＳトランジスタ３５、ｎＭＯＳトランジスタ３６に
メモリセルブロック１００のｐウエルに結合された配線
９２が接続されている。
【００２１】図４は、本実施形態の別のスイッチの構成
例を示した回路図である。このスイッチについても、Ｓ
ＷＬ信号に基づいて、各ウエルに供給する電位を切り替
える。図示の如く、基本的にｎＭＯＳとｐＭＯＳの対の
組み合わせで構成される。この利点としては、メモリセ
ル自身がｎＭＯＳ／ｐＭＯＳのペアで構成されているた
め、セルレイアウトをそのままに、接続する配線を変え
るだけで回路が構成できる。また、回路自身は大きなサ
イズのトランジスタを必要としないため、メモリセルに
用いるような小さなＭＯＳＦＥＴで十分である。さら
に、メモリセル・アレイは、繰り返しパターンであり、
アレイ端では規則性が崩れるために寸法が変わる問題が
ある。これを抑制するには光学的にパターンを補正する
方法とダミーパターンを配置する方法がある。通常、ダ
ミーを配置するが、この場合余分な面積を必要としてし
まう。本実施形態の回路では、ダミーとして用いられる
セルを用いて回路を構成するため、無駄がなくなるとい
う利点がある。
例を示した回路図である。このスイッチについても、Ｓ
ＷＬ信号に基づいて、各ウエルに供給する電位を切り替
える。図示の如く、基本的にｎＭＯＳとｐＭＯＳの対の
組み合わせで構成される。この利点としては、メモリセ
ル自身がｎＭＯＳ／ｐＭＯＳのペアで構成されているた
め、セルレイアウトをそのままに、接続する配線を変え
るだけで回路が構成できる。また、回路自身は大きなサ
イズのトランジスタを必要としないため、メモリセルに
用いるような小さなＭＯＳＦＥＴで十分である。さら
に、メモリセル・アレイは、繰り返しパターンであり、
アレイ端では規則性が崩れるために寸法が変わる問題が
ある。これを抑制するには光学的にパターンを補正する
方法とダミーパターンを配置する方法がある。通常、ダ
ミーを配置するが、この場合余分な面積を必要としてし
まう。本実施形態の回路では、ダミーとして用いられる
セルを用いて回路を構成するため、無駄がなくなるとい
う利点がある。
【００２２】図５は、本実施形態の動作を説明するため
のタイミングチャートである。このタイミングチャート
の横軸は時間として信号ＳＷＬの変化によりｎウエル及
びｐウエルに供給される電位を示し、さらに、ビット線
ＢＬでの読み込み及び書き込み動作のタイミングを示し
ている。なお、本実施形態では、"0"read 及び"0"write
の場合について示す。まず、メモリセルブロック１００
が選択されていない時、即ち、待機時には、セクション
ワード線ＳＷＬがローレベルであるため、レベルシフタ
３１のａがローレベルで、ｂがハイレベルになる。これ
により、ｐＭＯＳトランジスタ３２がオフで、ｐＭＯＳ
トランジスタ３３はオンになって、メモリセルブロック
１００のｎウエルにはＶｎｗが印加される（状態I、状
態III）。
のタイミングチャートである。このタイミングチャート
の横軸は時間として信号ＳＷＬの変化によりｎウエル及
びｐウエルに供給される電位を示し、さらに、ビット線
ＢＬでの読み込み及び書き込み動作のタイミングを示し
ている。なお、本実施形態では、"0"read 及び"0"write
の場合について示す。まず、メモリセルブロック１００
が選択されていない時、即ち、待機時には、セクション
ワード線ＳＷＬがローレベルであるため、レベルシフタ
３１のａがローレベルで、ｂがハイレベルになる。これ
により、ｐＭＯＳトランジスタ３２がオフで、ｐＭＯＳ
トランジスタ３３はオンになって、メモリセルブロック
１００のｎウエルにはＶｎｗが印加される（状態I、状
態III）。
【００２３】次に、選択時には、セクションワード線Ｓ
ＷＬがハイレベルであるため、レベルシフタ３２のａが
ハイレベルで、ｂがローレベルになる。これにより、ｐ
ＭＯＳトランジスタ３２がオンで、ｐＭＯＳトランジス
タ３６はオフになって、メモリセルブロック１００のｎ
ウエルにはＶｄｄが印加される（状態II、状態IV）。こ
れがreadによる選択の場合には、ワード線がハイレベル
となり、"0"データが読み出される。これにより、ビッ
ト線ＢＬの電位が低下する。一方、これがwriteによる
選択の場合には、ワード線がハイレベルとなり"0"デー
タが書き込まれる。
ＷＬがハイレベルであるため、レベルシフタ３２のａが
ハイレベルで、ｂがローレベルになる。これにより、ｐ
ＭＯＳトランジスタ３２がオンで、ｐＭＯＳトランジス
タ３６はオフになって、メモリセルブロック１００のｎ
ウエルにはＶｄｄが印加される（状態II、状態IV）。こ
れがreadによる選択の場合には、ワード線がハイレベル
となり、"0"データが読み出される。これにより、ビッ
ト線ＢＬの電位が低下する。一方、これがwriteによる
選択の場合には、ワード線がハイレベルとなり"0"デー
タが書き込まれる。
【００２４】同様に、待機時には、レベルシフタ３４の
ａがローレベルで、ｂがハイレベルになる。これによ
り、ｎＭＯＳトランジスタ３５がオフで、ｎＭＯＳトラ
ンジスタ３６はオンになって、メモリセルブロック１０
０のｐウエルにはＶｐｗが印加される（状態I、状態II
I）。
ａがローレベルで、ｂがハイレベルになる。これによ
り、ｎＭＯＳトランジスタ３５がオフで、ｎＭＯＳトラ
ンジスタ３６はオンになって、メモリセルブロック１０
０のｐウエルにはＶｐｗが印加される（状態I、状態II
I）。
【００２５】一方、選択時には、セクションワード線Ｓ
ＷＬがハイレベルであるため、レベルシフタ３４のａが
ハイレベルで、ｂがローレベルになる。これにより、ｎ
ＭＯＳトランジスタ３５がオンで、ｎＭＯＳトランジス
タ３６はオフになって、メモリセルブロック１００のｎ
ウエルにはＶｓｓが印加される（状態II、状態IV）。
ＷＬがハイレベルであるため、レベルシフタ３４のａが
ハイレベルで、ｂがローレベルになる。これにより、ｎ
ＭＯＳトランジスタ３５がオンで、ｎＭＯＳトランジス
タ３６はオフになって、メモリセルブロック１００のｎ
ウエルにはＶｓｓが印加される（状態II、状態IV）。
【００２６】ここで、閾値電圧は、ｐウエルの電位を下
げると高くなり、ｎウエルの電位を上げると高くなる。
従って、閾値電圧をＶｔｈ、ウエルの電圧をＶｗ、ｎＭ
ＯＳトランジスタ又はｐＭＯＳトランジスタのゲート電
圧をＶｇとすると、ｐウエルでは、Ｖｔｈは（Ｖｇ−Ｖ
ｗ）に比例し…（１）、ｎウエルでは、Ｖｔｈは（Ｖｇ
＋Ｖｗ）に比例する…（２）。
げると高くなり、ｎウエルの電位を上げると高くなる。
従って、閾値電圧をＶｔｈ、ウエルの電圧をＶｗ、ｎＭ
ＯＳトランジスタ又はｐＭＯＳトランジスタのゲート電
圧をＶｇとすると、ｐウエルでは、Ｖｔｈは（Ｖｇ−Ｖ
ｗ）に比例し…（１）、ｎウエルでは、Ｖｔｈは（Ｖｇ
＋Ｖｗ）に比例する…（２）。
【００２７】従って、ｐウエルで、待機時に、Ｖｗとし
てＶｓｓより低い電圧のＶｐｗを掛けると、（１）の関
係から閾値電圧が高くなり、メモリセルのリーク電流を
小さくすることができる。その後、メモリセルブロック
１００が選択されて、動作する時に、ＶｗとしてＶｓｓ
を掛けると、閾値電圧が低くなり、メモリセルから取り
出すことができる電流を大きくすることができ、メモリ
セルを高速に動作させることができる。
てＶｓｓより低い電圧のＶｐｗを掛けると、（１）の関
係から閾値電圧が高くなり、メモリセルのリーク電流を
小さくすることができる。その後、メモリセルブロック
１００が選択されて、動作する時に、ＶｗとしてＶｓｓ
を掛けると、閾値電圧が低くなり、メモリセルから取り
出すことができる電流を大きくすることができ、メモリ
セルを高速に動作させることができる。
【００２８】同様に、ｎウエルで、待機時に、Ｖｗとし
てＶｄｄより高い電圧のＶｎｗを掛けると、（２）の関
係から閾値電圧が高くなり、メモリセルのリーク電流を
小さくすることができる。その後、メモリセルブロック
１００が選択されて、動作する時に、ＶｗとしてＶｄｄ
を掛けると、閾値電圧が低くなり、メモリセルから取り
出すことができる電流を大きくすることができ、メモリ
セルを高速に動作させることができる。
てＶｄｄより高い電圧のＶｎｗを掛けると、（２）の関
係から閾値電圧が高くなり、メモリセルのリーク電流を
小さくすることができる。その後、メモリセルブロック
１００が選択されて、動作する時に、ＶｗとしてＶｄｄ
を掛けると、閾値電圧が低くなり、メモリセルから取り
出すことができる電流を大きくすることができ、メモリ
セルを高速に動作させることができる。
【００２９】本例では、この切替をセクションワード線
の選択の可否で行っている。即ち、メモリセルブロック
１００が選択されて、動作する時には、セクションワー
ド線ＳＷＬがハイレベルとなって、スイッチ４２、４１
が切り替わり、ｐウエルにＶｓｓが、ｎウエルにＶｄｄ
が掛かることになって閾値電圧を低くする。メモリセル
ブロック１００が非選択で、待機時には、スイッチ４
２、４１がオフになり、ｐウエルにＶｐｗが、ｎウエル
にＶｎｗが掛かることになり、閾値電圧を高くする。
の選択の可否で行っている。即ち、メモリセルブロック
１００が選択されて、動作する時には、セクションワー
ド線ＳＷＬがハイレベルとなって、スイッチ４２、４１
が切り替わり、ｐウエルにＶｓｓが、ｎウエルにＶｄｄ
が掛かることになって閾値電圧を低くする。メモリセル
ブロック１００が非選択で、待機時には、スイッチ４
２、４１がオフになり、ｐウエルにＶｐｗが、ｎウエル
にＶｎｗが掛かることになり、閾値電圧を高くする。
【００３０】通常、大容量の低消費電力用途のＳＲＡＭ
では、閾値電圧を０．６〜０．８Ｖに設定する為、例え
ば５０ｎｓの速度で動作させようとすると、１．８Ｖ以
上の電圧を必要とする。１．５Ｖ以下で動作させるには
閾値電圧を下げる必要が有り、リーク電流の増大をもた
らす。例えば閾値電圧を０．２Ｖ程度下げると、リーク
電流は約２桁増大する。
では、閾値電圧を０．６〜０．８Ｖに設定する為、例え
ば５０ｎｓの速度で動作させようとすると、１．８Ｖ以
上の電圧を必要とする。１．５Ｖ以下で動作させるには
閾値電圧を下げる必要が有り、リーク電流の増大をもた
らす。例えば閾値電圧を０．２Ｖ程度下げると、リーク
電流は約２桁増大する。
【００３１】しかしながら、本実施形態では、閾値電圧
を下げても基板電位（Ｖｐｗ、Ｖｎｗ）を印加すことに
より、待機時のリーク電流は減少し、動作時の電流は増
大するので、１．５Ｖ以下の電源電圧、例えば１Ｖでも
高速で動作が可能となる。
を下げても基板電位（Ｖｐｗ、Ｖｎｗ）を印加すことに
より、待機時のリーク電流は減少し、動作時の電流は増
大するので、１．５Ｖ以下の電源電圧、例えば１Ｖでも
高速で動作が可能となる。
【００３２】本実施形態によれば、読み出し時に基板バ
イアス（Ｖｐｗ，Ｖｎｗ）を解除すれば、閾値電圧が低
下して駆動力が増大する為に、高速の動作が可能とな
る。
イアス（Ｖｐｗ，Ｖｎｗ）を解除すれば、閾値電圧が低
下して駆動力が増大する為に、高速の動作が可能とな
る。
【００３３】又、一般にウエルの抵抗はキロオームの単
位であり、接合容量と合わせたＲＣ遅延は大きくなる
が、本実施形態のようにセクション毎にウエルを分割す
ることにより、ＲＣ遅延を低減することが可能である。
位であり、接合容量と合わせたＲＣ遅延は大きくなる
が、本実施形態のようにセクション毎にウエルを分割す
ることにより、ＲＣ遅延を低減することが可能である。
【００３４】更に、レベルシフター３１、３４をセクシ
ョンワード線ＳＷＬのドライブ回路のところに配置する
ことにより、パターンの増大をほとんど無くすことがで
きる。
ョンワード線ＳＷＬのドライブ回路のところに配置する
ことにより、パターンの増大をほとんど無くすことがで
きる。
【００３５】図６は本実施形態のレイアウト図である。
一般的にメモリセルは並列に設けられ、その付近にはビ
ット線ＢＬ及び／ＢＬ及びＳＷＬ線が設けられる。しか
し、ワード線を含む配線を選択する回路やワード線を含
む配線を駆動する回路を配置するために、非メモリ領域
を設けることが行われる。例えば、図６の如く、メモリ
セルブロックと７１ｃとの間に非メモリ領域７２が設け
られている。この非メモリ領域７２にＶｎｗを供給する
配線７３及びＶｐｗを供給する配線７４を配置する。こ
れら配線の配置はビット線と略平行に設けることができ
る。また、同層に設けることができる。一般に、この非
メモリ領域７２にはビット線が設けない場合が多いため
配線を行う事が出来る。このように、メモリセルブロッ
クの非メモリ領域を利用して、Ｖｎｗを供給する配線及
びＶｐｗを供給する配線を配置することで、本実施形態
のように複数の電位をウエルに供給することができる。
また、配線７３及び７４をビット線と平行に配置するこ
とで、光学的にも繰り返しパターンとなり、寸法制御性
に優れる。さらに、既存のスペースに配置することで、
面積の増加を防ぐことができる。
一般的にメモリセルは並列に設けられ、その付近にはビ
ット線ＢＬ及び／ＢＬ及びＳＷＬ線が設けられる。しか
し、ワード線を含む配線を選択する回路やワード線を含
む配線を駆動する回路を配置するために、非メモリ領域
を設けることが行われる。例えば、図６の如く、メモリ
セルブロックと７１ｃとの間に非メモリ領域７２が設け
られている。この非メモリ領域７２にＶｎｗを供給する
配線７３及びＶｐｗを供給する配線７４を配置する。こ
れら配線の配置はビット線と略平行に設けることができ
る。また、同層に設けることができる。一般に、この非
メモリ領域７２にはビット線が設けない場合が多いため
配線を行う事が出来る。このように、メモリセルブロッ
クの非メモリ領域を利用して、Ｖｎｗを供給する配線及
びＶｐｗを供給する配線を配置することで、本実施形態
のように複数の電位をウエルに供給することができる。
また、配線７３及び７４をビット線と平行に配置するこ
とで、光学的にも繰り返しパターンとなり、寸法制御性
に優れる。さらに、既存のスペースに配置することで、
面積の増加を防ぐことができる。
【００３６】一方、スイッチもこの非メモリ領域７２に
設けることが出来る。さらに詳しくは、非メモリ領域７
２に設けた配線７３、７４と、Ｖｄｄ線７５、Ｖｓｓ線
７６の交差する部分にスイッチを設けることができる。
また、レベルシフター３１、３４をセクションワード線
ＳＷＬのドライブ回路のところに配置することにより、
パターンの増大をほとんど無くすことができる。
設けることが出来る。さらに詳しくは、非メモリ領域７
２に設けた配線７３、７４と、Ｖｄｄ線７５、Ｖｓｓ線
７６の交差する部分にスイッチを設けることができる。
また、レベルシフター３１、３４をセクションワード線
ＳＷＬのドライブ回路のところに配置することにより、
パターンの増大をほとんど無くすことができる。
【００３７】尚、上記実施形態では、ｎウエル２０、ｐ
ウエル３０双方に基板電位（Ｖｎｗ、Ｖｐｗ）を印加し
ている為、３重ウエルが必要となる。しかしながら、ｐ
ＭＯＳトランジスタは負荷として機能しているだけなの
で、ｐウエル３０だけ基板電位を制御する方式にしても
何ら差し支えない。しかも、ｎ型基板を用いれば、３重
ウエルを形成しなくても本発明の効果が得られる為、コ
スト的にも有利である。また、ｎウエル２０だけ基板電
位を制御する方式にしてもよい。基板電位を切り替える
方法、基板電位の値は、本発明の効果が得られる範囲で
任意に決めることが出来る。
ウエル３０双方に基板電位（Ｖｎｗ、Ｖｐｗ）を印加し
ている為、３重ウエルが必要となる。しかしながら、ｐ
ＭＯＳトランジスタは負荷として機能しているだけなの
で、ｐウエル３０だけ基板電位を制御する方式にしても
何ら差し支えない。しかも、ｎ型基板を用いれば、３重
ウエルを形成しなくても本発明の効果が得られる為、コ
スト的にも有利である。また、ｎウエル２０だけ基板電
位を制御する方式にしてもよい。基板電位を切り替える
方法、基板電位の値は、本発明の効果が得られる範囲で
任意に決めることが出来る。
【００３８】
【発明の効果】以上詳細に説明したように、本発明のメ
モリ装置によれば、動作時と待機時では、基板電位を切
り換えることにより、待機時の消費電力を抑えつつ低電
圧下でも高速に動作させることができるため、大容量、
高速、且つ低消費電力のＳＲＡＭを得ることができる。
モリ装置によれば、動作時と待機時では、基板電位を切
り換えることにより、待機時の消費電力を抑えつつ低電
圧下でも高速に動作させることができるため、大容量、
高速、且つ低消費電力のＳＲＡＭを得ることができる。
【図１】本発明のメモリ装置の一実施形態に係るＳＲＡ
Ｍのメモリセルの構成を示したブロック図である。
Ｍのメモリセルの構成を示したブロック図である。
【図２】図１に示したメモリセルの詳細構成例を示した
回路図である。
回路図である。
【図３】図１に示したスイッチの詳細構成例を示した回
路図である。
路図である。
【図４】本実施形態の別のスイッチの構成例を示した回
路図である。
路図である。
【図５】本実施形態の動作を説明するためのタイミング
チャートである。
チャートである。
【図６】本実施形態のレイアウト図である。
２０ 第２導電型のウエル ３０ 第１導電型のウエル ３１、３４ レベルシフター ３２、３３、３５、３６、８１、８３ 第１導電型のト
ランジスタ ４１、４２ スイッチ ５１、５２、６１、６２ 電源線 ７１ａ，７１ｂ，７１ｃ メモリセルブロック ７２ 非メモリ領域 ７３ Ｖｎｗ配線 ７４ Ｖｐｗ配線 ７５ Ｖｄｄ配線 ７６ Ｖｓｓ配線 ８２、８４、８５、８６ 第２導電型のトランジスタ ９１、９２ 配線 １００ メモリセルブロック
ランジスタ ４１、４２ スイッチ ５１、５２、６１、６２ 電源線 ７１ａ，７１ｂ，７１ｃ メモリセルブロック ７２ 非メモリ領域 ７３ Ｖｎｗ配線 ７４ Ｖｐｗ配線 ７５ Ｖｄｄ配線 ７６ Ｖｓｓ配線 ８２、８４、８５、８６ 第２導電型のトランジスタ ９１、９２ 配線 １００ メモリセルブロック
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/04 Ｇ 21/822 27/08 ３２１Ｋ 21/8238 27/092
Claims (20)
- 【請求項１】 第１導電型のトランジスタと、第２導電
型のトランジスタにより構成されるスタティック型メモ
リセルを有する半導体装置において、 第１導電型のトランジスタの第２導電型のウエル及び第
２導電型のトランジスタの第１導電型のウエルがあるメ
モリセル数毎に分離された構成を有し、 当該メモリセルが選択されて動作する時と当該メモリセ
ルが非選択で待機している時とで、分離された第１導電
型のウエルに異なる電位を与える電位切替手段を具備す
ることを特徴とするメモリを有する半導体装置。 - 【請求項２】 第１導電型のトランジスタと、第２導電
型のトランジスタにより構成されるスタティック型メモ
リセルを有する半導体装置において、 第１導電型のトランジスタの第２導電型のウエル及び第
２導電型のトランジスタの第１導電型のウエルがあるメ
モリセル数毎に分離された構成を有し、 当該メモリセルが選択されて動作する時と当該メモリセ
ルが非選択で待機している時とで、分離された第１導電
型のウエルに異なる電位を与える第１の電位切替手段
と、 当該メモリセルが選択されて動作する時と当該メモリセ
ルが非選択で待機している時とで、分離された第２導電
型のウエルに異なる電位を与える第２の電位切替手段と
を具備することを特徴とするメモリを有する半導体装
置。 - 【請求項３】 前記電位切替手段は当該メモリセルが選
択されて動作する時に、前記分離された第１導電型のウ
エルに接地電位を付与し、当該メモリセルが非選択の待
機時に、前記分離された第１導電型のウエルに接地電位
より低い電位を付与することを特徴とする請求項２記載
のメモリを有する半導体装置。 - 【請求項４】 前記電位切替手段は当該メモリセルが選
択されて動作する時に、前記分離された第２導電型のウ
エルに電源電位を付与し、当該メモリセルが非選択の待
機時に、前記分離された第２導電型のウエルに電源電位
より高い電位を付与することを特徴とする請求項２記載
のメモリを有する半導体装置。 - 【請求項５】 前記第１の電位切替手段は当該メモリセ
ルが選択されて動作する時に、前記分離された第１導電
型のウエルに接地電位を付与し、当該メモリセルが非選
択の待機時に、前記分離された第１導電型のウエルに接
地電位より低い電位を付与し、前記第２の電位切替手段
は当該メモリセルが選択されて動作する時に、前記分離
された第２導電型のウエルに電源電位を付与し、当該メ
モリセルが非選択の待機時に、前記分離された第２導電
型のウエルに電源電位より高い電位を付与することを特
徴とする請求項３記載のメモリを有する半導体装置。 - 【請求項６】 スタティック型メモリセルを有する半導
体装置において、 第２導電型トランジスタを有する前記メモリセル内に存
在する第１導電型のウエルと、 第１導電型のトランジスタを有する前記メモリセル内に
存在する第２導電型のウエルと、 第１の電位を供給する第１の電源線と、 第２の電位を供給する第２の電源線と、 第３の電位を供給する第３の電源線と、 前記第１の電源線及び第２の電源線に結合され、切り替
え信号に基づいて、前記第１導電型のウエルに前記第１
の電位若しくは第２の電位を切り替えて供給する第１の
切り替え部とを備えることを特徴とする半導体装置。 - 【請求項７】 スタティック型メモリセルを有する半導
体装置において、 第２導電型のトランジスタを有し、前記メモリセル内に
存在する第１導電型のウエルと、 第１導電型のトランジスタを有し、前記メモリセル内に
存在する第２導電型のウエルと、 前記第１導電型のウエルに結合され、第１の電位若しく
は第２の電位を供給する第１の電源線と、 第３の電位を供給する一つの第２の電源線と、 前記第１の電源線に結合され、切り替え信号に基づいて
前記第１の電源線に前記第１の電位若しくは第２の電位
を切り替えて供給する一つの切り替え部と、を有するこ
とを特徴とする半導体装置。 - 【請求項８】 前記切り替え部は、前記メモリセルが待
機状態の場合には、前記第２の電位を前記第１導電型ウ
エルに供給し、メモリセルが選択状態の場合には、前記
第１の電位を前記第１導電型ウエルに供給することを特
徴とする請求項６又は７記載の半導体装置。 - 【請求項９】 前記第１導電型のウエルはＰ型ウエルで
あり、第２導電型トランジスタはＮ型トランジスタであ
ることを特徴とする請求項８記載の半導体装置。 - 【請求項１０】 前記第１の電位よりも前記第２の電位
の方が小さいことを備えることを特徴とする請求項９記
載の半導体装置。 - 【請求項１１】 前記第１導電型のウエルはＮ型ウエル
であり、第２導電型トランジスタはＰ型トランジスタで
あることを特徴とする請求項８記載の半導体装置。 - 【請求項１２】 前記第１の電位よりも前記第２の電位
の方が大きいことを特徴とする請求項１１記載の半導体
装置。 - 【請求項１３】 前記切り替え部はメモリセルブロック
毎に前記第１若しくは第２の電位を供給することを特徴
とする請求項６又は７記載の半導体装置。 - 【請求項１４】 前記第２導電型のトランジスタはMIS
(Metal Insulator Semiconductor)トランジスタである
ことを特徴とする請求項６又は７記載の半導体装置。 - 【請求項１５】 前記半導体装置さらに第４の電位を供
給する第４の電源線と、前記第３の電源線及び第４の電
源線に結合され、前記第２導電型のウエルに前記第３の
電位若しくは第４の電位を切り替えて供給する第２の切
り替え部とを含むことを特徴とする請求項６又は７記載
の半導体装置。 - 【請求項１６】 前記切り替え信号はSWL (Section Wor
d line)信号であることを特徴とする請求項６又は７記
載の半導体装置。 - 【請求項１７】 前記第１の切り替え部は、セクション
ワード線のドライブ回路を含む非メモリセル領域に配置
することを特徴とする請求項６又は７記載の半導体装
置。 - 【請求項１８】 前記非メモリセル領域に、第２の電源
線が設けられることを特徴とする請求項１７記載の半導
体装置。 - 【請求項１９】 前記第２の電源線はビット線と略平行
に設られることを特徴とする請求項１８記載の半導体装
置。 - 【請求項２０】 前記第一の切り替え部は、 切り替え制御信号を入力する入力部、第１の出力部及び
第２の出力部を有し、レベルシフタは切り替え制御信号
に基づいて前記第１の出力部及び第２の出力部のいずれ
か一方にオン信号を出力するレベルシフタと、 前記第１の出力部に結合され、前記オン信号の入力で前
記第１の電位を前記第１の電源線に供給する第１のトラ
ンジスタ回路と、 前記第２の出力部に結合され、前記オン信号の入力で前
記第２の電位を前記第１の電源線に供給する第２のトラ
ンジスタ回路と、 を有することを特徴とする請求項６又は７記載の半導体
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001074700A JP2001338993A (ja) | 2000-03-24 | 2001-03-15 | 半導体装置 |
| US09/814,724 US20010038552A1 (en) | 2000-03-24 | 2001-03-23 | Semiconductor memory with switches for reducing leakage current |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000-85058 | 2000-03-24 | ||
| JP2000085058 | 2000-03-24 | ||
| JP2001074700A JP2001338993A (ja) | 2000-03-24 | 2001-03-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001338993A true JP2001338993A (ja) | 2001-12-07 |
Family
ID=26588330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001074700A Pending JP2001338993A (ja) | 2000-03-24 | 2001-03-15 | 半導体装置 |
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| Country | Link |
|---|---|
| US (1) | US20010038552A1 (ja) |
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