KR102233532B1 - 반도체 장치 - Google Patents

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KR102233532B1
KR102233532B1 KR1020200031592A KR20200031592A KR102233532B1 KR 102233532 B1 KR102233532 B1 KR 102233532B1 KR 1020200031592 A KR1020200031592 A KR 1020200031592A KR 20200031592 A KR20200031592 A KR 20200031592A KR 102233532 B1 KR102233532 B1 KR 102233532B1
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준이치 히로츠
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윈본드 일렉트로닉스 코포레이션
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Abstract

[과제] 풀업용 트랜지스터의 소스와 벌크(N웰)에 다른 전압을 인가할 수 있는 반도체 장치를 제공한다.
메모리 셀에의 기입 마진을 개선한 반도체 장치를 제공한다.
[해결 수단] 본 발명의 SRAM은, 제1 방향으로 연장되고, 풀다운용 트랜지스터와 액세스용 트랜지스터가 형성된 P웰 영역(PW_1, PW_2)과, 제1 방향으로 연장되고, 풀업용 트랜지스터가 형성된 N웰 영역(NW)과, N웰 영역(NW) 상에 제1 방향으로 연장되고, N웰 영역에 전기적으로 접속된 제1 금속배선(M1)과, 제1 방향과 직교하는 제2 방향으로 연장되고, N웰 영역(NW) 내에 형성된 1쌍의 풀업용 트랜지스터의 공통 S/D 영역에 전기적으로 접속된 제2 금속배선(M3)을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 정적 랜덤 액세스 메모리(Static Random Access Memory: SRAM)에 관한 것으로, 특히 기입 마진을 개선하기 위한 메모리 셀의 레이아웃에 관한 것이다.
SRAM은, 랜덤하게 판독 기입이 가능한 고속 메모리로서 캐시 메모리 등에 널리 이용되고 있다. SRAM의 메모리 셀은, 일반적으로, 1쌍의 액세스용 트랜지스터(패스 게이트 트랜지스터)와 1쌍의 CMOS 인버터를 크로스 커플링한 래치 회로로 구성된다.
SRAM의 기입 마진은, P형의 풀업(pull-up)용 트랜지스터와 N형의 패스 게이트 트랜지스터의 드레인 전류(Id)의 비로 결정되고, 이것은, 감마 비율이라고도 불리고 있다. 기입 마진을 증가시키기 위하여, 메모리 셀에의 공급 전압(Vdd)을 낮추고, 풀업용 트랜지스터의 전류(Id)를 작게 하는 것이 요구되지만, 다른 한편으로, 이것은, 메모리 셀의 데이터 손실을 일으키는 일이 있다. 이것을 회피하기 위하여, 특허문헌 1은, 메모리 셀의 기입 동작 시에, 펄스 신호로 규정되는 펄스폭을 조정하고, 이 기간 동안 메모리 셀에의 공급 전압을 동적으로 낮추는 것을 개시하고 있다.
JP 2015-511753 A
도 1에 종래의 SRAM의 메모리 셀의 회로 구성을 나타낸다. 메모리 셀은, 6개의 트랜지스터로 구성되고, 즉, 풀업용의 PMOS 트랜지스터(P1, P2), 풀다운(pull-down)용의 NMOS 트랜지스터(N1, N2), 액세스용의 NMOS 트랜지스터(N3, N4)로 구성된다. PMOS 트랜지스터(P1, P2)가 형성되는 N웰 또는 N기판의 기판 단자(Psub)와 PMOS 트랜지스터(P1, P2)의 S/D 단자(Psd)에는 공급 전압(Vdd)이 인가된다.
SRAM은, 기입 마진과 독출 마진의 관계의 트레이드-오프에 기여하고 있고, 공급 전압을 저전압화하는 것은, 이 문제를 촉진시킨다. 이 문제에 대처하기 위하여, 독출 마진과 셀의 유지의 쌍방에 영향을 끼치지 않도록 기입 마진을 증가시키는 것이 요구된다.
기입 마진을 증가시키기 위하여, 풀업용 트랜지스터와 액세스용 트랜지스터의 Idsat의 비를 증가시키는 것이 요구되지만, 이것은, 독출 마진의 저하를 초래할 수 있다. 독출 마진은, 풀다운용 트랜지스터와 액세스용 트랜지스터의 Idsat의 비로 정의된다. 이들 비는, 트랜지스터의 물리적인 치수(W/L) 및 역치(Vt)의 파라미터로부터 결정된다. 트랜지스터의 역치(Vt)는, 기판 바이어스 전압(VSB)의 함수이며, 만약 풀업용 트랜지스터의 소스 전압이 기입 동작 중에만 벌크 전압으로부터 독립적으로 변경될 수 있다면, 기입 마진은, 독출 마진에 영향을 주는 일 없이 증가할 수 있다.
그러나, 종래의 메모리 셀의 레이아웃에서는, 풀업용 트랜지스터의 소스와 벌크(N웰)가 접속되고, 소스와 벌크 사이에 다른 전압을 인가할 수 없다는 과제가 있다.
본 발명은, 이러한 종래의 과제를 해결하는 것으로, 풀업용 트랜지스터의 소스와 벌크(N웰)에 다른 전압을 인가할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다. 또한, 본 발명은 독출 마진이나 데이터의 유지에 영향을 주는 일 없이 기입 마진을 개선할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 장치는, 1쌍의 P형의 풀업용 트랜지스터 및 1쌍의 N형의 풀다운용 트랜지스터를 포함하는 래치 회로와 1쌍의 N형의 액세스용 트랜지스터를 포함하는 메모리 셀이 복수 형성된 메모리 셀 어레이를 포함하는 것으로서, 제1 방향으로 연장되고, 상기 풀다운용 트랜지스터와 상기 액세스용 트랜지스터가 형성된 P웰 영역과, 상기 제1 방향으로 연장되고, 상기 풀업용 트랜지스터가 형성된 N웰 영역과, 상기 P웰 영역 및 상기 N웰 영역 상을 상기 제1 방향과 직교하는 제2 방향으로 연장되고, 상기 N웰 영역 내에 형성된 상기 풀업용 트랜지스터의 공통 S/D 영역에 전기적으로 접속된 제1 배선층과, 상기 N웰 영역 상을 상기 제1 방향으로 연장되고, 상기 N웰 영역에 전기적으로 접속된 제2 배선층을 구비한다.
본 발명에 따르면, N웰 영역 내의 풀업용 트랜지스터의 공통 S/D 영역에 전기적으로 접속된 제1 배선층과 N웰에 전기적으로 접속된 제2 배선층을 설치함으로써, 풀업용 트랜지스터의 S/D 영역과 N웰 영역 사이에 다른 전압을 인가하는 것이 가능하게 된다. 또, S/D 영역과 N웰 영역 사이에 다른 전압을 인가함으로써, 기입 동작 시에, 기판 바이어스 효과에 의해 풀업용 트랜지스터의 역치를 제어해서 드레인 전류를 작게 하거나, 또 풀업용 트랜지스터의 소스에 공급되는 전압을 작게 하는 것에 의해 드레인 전류를 작게 함으로써 기입 마진을 증가시킬 수 있다. 또한, 독출 동작 시에는, 기입 동작 시와는 다른 바이어스 전압을 S/D 영역 및 N웰 영역에 인가함으로써, 기입 마진의 증가를 독출 마진이나 데이터 유지에 영향을 미치지 않도록 할 수 있다. 또한 독출 동작 시에, 풀업용 트랜지스터의 소스에 공급되는 전압을 크게 함으로써 메모리 셀의 데이터 유지 특성이 개선된다.
도 1은 종래의 SRAM의 메모리 셀의 구성을 나타낸 회로도이다.
도 2는 본 발명의 실시예에 따른 SRAM의 구성을 나타낸 도면이다.
도 3은 본 발명의 실시예에 따른 SRAM의 메모리 셀의 구성을 나타낸 회로도이다.
도 4(A)는 본 발명의 실시예에 따른 SRAM의 메모리 셀의 레이아웃을 나타내고, 도 4(B)는 종래의 메모리 셀의 레이아웃을 나타낸 도면이다.
도 5는 본 발명의 실시예에 따른 복수의 메모리 셀이 형성된 레이아웃을 나타낸 도면이다.
도 6은 본 발명의 실시예에 따른 SRAM의 기입 동작 시의 타이밍 차트를 나타낸 도면이다.
도 7은 본 발명의 실시예에 따른 SRAM의 독출 동작 시의 타이밍 차트를 나타낸 도면이다.
다음에, 본 발명의 실시형태에 대해서 도면을 참조해서 상세히 설명한다. 본 발명에 따른 반도체 장치는, SRAM 혹은 SRAM을 일부에 조립해넣은 반도체 집적회로(예를 들어, 마이크로컴퓨터, 프로세서, 로직 IC, ASIC 등)일 수 있다.
[실시예]
다음에, 본 발명의 실시예에 대해서 설명한다. 본 발명의 실시예에 따른 SRAM의 구성을 도 2에 나타낸다. 동 도면에 나타낸 바와 같이, SRAM(100)은, 메모리 셀이 행렬 형상으로 배치된 메모리 셀 어레이(110)와, 어드레스나 데이터를 유지하는 입출력 버퍼(120)와, 독출 동작이나 기입 동작 등을 제어하는 제어기(130)와, 행 어드레스(Ax)의 디코딩 결과에 따라서 선택된 워드선을 구동하는 워드선 선택·구동 회로(140)과, 행 어드레스(Ax)의 디코딩 결과에 따라서 선택된 메모리 셀의 풀업용 트랜지스터의 S/D 단자에 접속된 S/D 단자선을 구동하는 S/D 단자선 구동회로(150)와, 열 어드레스(Ay)의 디코딩 결과에 따라서 비트선(BL, BLb)을 선택하는 열선택 회로(160)와, 선택된 비트선쌍을 개재해서 메모리 셀에 유지된 데이터를 독출하거나, 비트선쌍을 개재해서 메모리 셀에 데이터를 기입하는 독출·기입회로(170)와, 열 어드레스(Ay)의 디코딩 결과에 따라서 선택된 메모리 셀의 기판 단자(Psub)에 접속된 기판 단자선을 구동하는 기판 단자선 구동회로(180)와, 공급 전압(Vdd, Vdd)보다도 높은 고전압(HV), 공급 전압(Vdd)보다도 낮은 저전압(LV)을 생성하는 내부전압 발생회로(190)를 포함해서 구성된다. 단, 여기에 나타낸 구성은 예시이며, 본 발명은, 반드시 이 구성으로 한정되지 않는다.
SRAM(100)이 외부 인터페이스로서 복수의 외부단자를 구비하고 있을 경우에는, 제어기(130)는, 외부단자에 공급된 CS(chip select) 신호, WE(write enable) 신호, OE(output enable) 신호 등에 응답해서 독출 동작, 기입 동작을 제어하고, 입출력 버퍼(120)는, 외부단자로부터 어드레스나 기입 데이터를 수취하고, 혹은 외부단자로부터 독출 데이터를 출력한다. 다른 한편, SRAM(100)이 마이크로컴퓨터 등의 반도체 집적회로의 일부의 메모리로서 내장되어 있을 경우에는, 외부단자로부터의 CS신호, WE신호, OE신호 등은 불필요하고, 그 대신에 입출력 버퍼(120)로부터 독출 커맨드나 기입 커맨드를 수치하고, 제어기(130)는, 수취한 커맨드에 응답해서 독출 동작이나 기입 동작을 제어한다.
또한, 공급 전압(Vdd)는, 외부에서부터 공급되는 전원전압이어도 되고, 외부에서부터 공급되는 전원전압으로부터 생성한 내부 전원전압이어도 된다.
도 3(A)에 본 실시예의 1개의 메모리 셀의 구성을 나타낸다. 메모리 셀은, 풀업용의 PMOS 트랜지스터(P1, P2)와, 풀다운용의 NMOS 트랜지스터(N1, N2)와, 액세스용의 NMOS 트랜지스터(N3, N4)의 6개의 트랜지스터를 포함해서 구성된다. NMOS 트랜지스터(N3, N4)의 한쪽의 S/D가 노드(D1, D2)에 접속되고, 다른 한쪽의 S/D가 비트선(BL, BLb)에 접속되고, 게이트가 워드선(WL)에 접속된다.
PMOS 트랜지스터(P1, P2)의 한쪽의 S/D가 S/D 단자(Psd)에 접속되고, PMOS 트랜지스터(P1, P2)가 형성되는 N웰 또는 N기판이 기판 단자(Psub)에 접속된다. NMOS 트랜지스터(N1, N2)의 한쪽의 S/D가 S/D 단자(Nsd)에 접속되고, NMOS 트랜지스터 스튜디오(N1, N3)가 형성되는 P웰 또는 P기판이 기판 단자(Nsubl)에 접속되고, NMOS 트랜지스터(N2, N4)가 형성되는 P웰 또는 P기판이 기판 단자(Nsubr)에 접속된다. 또, 본 실시예에서는, 기판 단자(Nsubr)와 기판 단자(Nsubl)에는 동일한 전압이 공급되므로, 이들 기판 단자를 기판 단자(Nsub)로 한다.
도 3(B)는 메모리 셀이 2행×2열로 구성되었을 때의 회로 구성을 나타내고 있다. 파선으로 나타낸 영역(MC)이 1개의 메모리 셀을 나타내고 있다. 행방향의 메모리 셀의 액세스용 트랜지스터(N3, N4)의 게이트는, 대응하는 워드선(WLn, WLn-1)에 각각 공통으로 접속되고, 행방향의 메모리 셀의 풀업용 트랜지스터(P1, P2)의 S/D 단자(Psd)가 대응하는 S/D 단자선(Psdn, Psdn-1)에 각각 공통으로 접속된다. 또한, 열방향의 메모리 셀의 액세스용 트랜지스터(N3, N4)의 S/D가 비트선(BLm-1/BLbm-1), 비트선(BLm/BLbm)에 각각 공통으로 접속되고, 열방향의 메모리 셀의 풀업용 트랜지스터(P1, P2)의 기판 단자(Psub)가 대응하는 기판 단자선(Psubm-1, Psubm)에 각각 공통으로 접속되고, 풀다운용 트랜지스터(N1, N2)와 액세스용 트랜지스터(N3, N4)의 기판 단자(Nsub)가 대응하는 기판 단자선(Nsubm-1, Nsubm)에 각각 공통으로 접속된다.
다음에, 본 실시예의 메모리 셀의 레이아웃에 대해서 설명한다. 도 4(A)는 도 3(A)에 나타낸 본 실시예의 메모리 셀의 레이아웃이며, 도 4(B)는 도 1에 나타낸 종래의 메모리 셀의 레이아웃이다. 단, 여기에는, CMOS 인버터의 게이트를 크로스 커플링시키는 접속선, 워드선, 비트선은 생략되어 있는 것에 유의해야 한다.
도 4(A), (B)에 나타낸 바와 같이, 실리콘 기판 상에는, 2개의 P웰 영역(PW_1, PW_2)과, 그 사이에 연장되는 N웰 영역(NW)이 형성된다. P웰 영역(PW_1)에는, 풀다운용 트랜지스터(N1)와 액세스용 트랜지스터(N3)가 형성된다. 도면 중의 파선 영역은, 2개의 트랜지스터의 N형의 S/D 확산 영역을 나타낸다. 행방향으로 연장되는 GC_N3은, 액세스용 트랜지스터(N3)의 폴리실리콘-게이트이며, GC_P1/N1은, 풀다운용 트랜지스터(N1)와 풀업용 트랜지스터(P1)의 공통 폴리실리콘-게이트이다. P웰 영역(PW_2)에는, 마찬가지로, 풀다운용 트랜지스터(N2)와 액세스용 트랜지스터(N4)가 형성되고, 행방향으로 연장되는 GC_N4는, 액세스용 트랜지스터(N4)의 폴리실리콘-게이트이며, GC_P2/N2는, 풀다운용 트랜지스터(N2)와 풀업용 트랜지스터(P2)의 공통 폴리실리콘-게이트이다.
N웰 영역(NW)에는, 2개의 풀업용 트랜지스터(P1, P2)가 형성된다. 폴리실리콘-게이트(GC_P1/N1 및 GC_P2/N2)는 P웰 영역(PW_1, PW_2)으로부터 N웰 영역(NW)을 향해서 행방향으로 연장된다.
여기서, 도 4(B)에 나타낸 종래의 SRAM의 메모리 셀에서는, 열방향으로 연장되는 금속배선(M1)이 컨택트(CT1)를 개재해서 풀업용 트랜지스터(P1, P2)의 S/D 단자(Psd)에 전기적으로 접속되고, 그리고 컨택트(CT2)를 개재해서 기판 단자(Psub)에 전기적으로 접속되고, S/D 단자(Psd) 및 기판 단자(Psub)에는 공통 전압이 인가된다. 또, 금속배선(M1)은, 컨택트(CT2)를 개재해서 금속배선(M2)에도 접속되고, 금속배선(M2)은 금속배선(M1)에 공급 전압(Vdd)을 공급하고 있다.
이것에 대해서 본 실시예의 SRAM의 메모리 셀에서는, 도 4(A)에 나타낸 바와 같이, N웰(NW) 상에 열방향으로 연장되는 금속배선(M1)은, 컨택트(CT2)를 개재해서 기판 단자(Psub), 즉, N웰(NW)에 전기적으로 접속되지만, 풀업용 트랜지스터(P1, P2)의 S/D 단자(Psd)에는 접속되지 않는다. 풀업용 트랜지스터(P1, P2)의 S/D 단자(Psd), 즉, 공통 소스 영역에는, 행방향으로 연장되는 금속배선(M3)이 컨택트(CT3)를 개재해서 전기적으로 접속된다. 금속배선(M1)과 금속배선(M3)은 교차하지만 양자는 전기적으로 분리되어 있다. 금속배선(M3)은, 예를 들어, 금속배선(M1)보다도 하층이며, 워드선과 동시에 형성되고, 금속배선(M1)은 비트선과 동시에 형성된다.
금속배선(M1)은, 도 3(B)에 나타낸 기판 단자선(Psubm-1, Psubm)에 대응하고, 금속배선(M3)은 S/D 단자선(Psdn-1, Psdn)에 대응한다. 기판 단자선(Psub0 내지 Psubm)은, 비트선(BL0/BLb0 내지 BLm/BLbm)과 마찬가지로 메모리 셀 어레이 상에 열방향으로 연장되고, 비트선과 마찬가지로 열 어드레스(Ay)에 의거해서 열선택 회로(160)에 의해서 선택된다. 기판 단자선 구동회로(180)는, 기입 동작 시, 선택된 기판 단자선을 저전압(LV)으로 구동하고, 비선택의 기판 단자선을 공급 전압(Vdd)으로 구동한다. 또한, 기판 단자선 구동회로(180)는, 독출 동작 시, 선택된 기판 단자선 및 비선택의 기판 단자선을 막론하고 모든 기판 단자선(Psub0 내지 Psubm)을 공급 전압(Vdd)으로 구동한다.
S/D 단자선(Psd0 내지 Psdn)은, 워드선(WL0 내지 WLn)과 마찬가지로 메모리 셀 어레이 상에 행방향으로 연장되고, 워드선과 마찬가지로 행 어드레스(Ax)에 의거해서 행 선택·구동 회로(140)에 의해서 선택된다. S/D 단자선 구동회로(150)는, 독출 동작 시, 선택된 S/D 단자선을 고전압(HV)으로 구동하고, 비선택의 S/D 단자선을 공급 전압(Vdd)로 구동한다. 또한, S/D 단자선 구동회로(150)는, 기입 동작 시, 선택된 S/D 단자선 및 비선택의 S/D 단자선을 막론하고 모든 S/D 단자선(Psd0 내지 Psdn)을 공급 전압(Vdd)으로 구동한다.
도 5는 2행×2열의 메모리 셀의 레이아웃을 나타내고 있다. 기판 상에는, 열방향으로 P웰 영역(PW_1, PW_2, PW_3)이 형성되고, 그 사이에 N웰 영역(NW_1, NW_2)이 형성된다. 중앙의 P웰 영역(PW_2)은 행방향의 2개의 메모리 셀의 풀다운용 트랜지스터와 액세스용 트랜지스터에 의해 공유된다. 풀업용 트랜지스터의 S/D 단자에 접속되는 2개의 금속배선(M3)은 S/D 단자선(Psdn-1, Psdn)에 대응한다. S/D 단자선(Psdn-1, Psdn)은 컨택트(CT3)를 개재해서 풀업용 트랜지스터의 공통 소스 영역에 전기적으로 접속된다.
N웰 영역(NW_1, NW_2)은, 메모리 셀 영역을 초과해서 탭(tap) 영역까지 연장된다. N웰(NW_1) 상에 연장되는 금속배선(M1)은, 기판 단자선(Psubm-1)에 대응하고, N웰(NW_2) 상에 연장되는 금속배선(M1)은 기판 단자선(Psubm)에 대응한다. 기판 단자선(Psubm-1, Psubm)은, 탭 영역에 있어서 컨택트(CT2)를 개재해서 N웰 영역(NW_1, NW_2)에 전기적으로 접속된다. 또, 여기에는 2행×2열의 메모리 셀을 예시하지만, 열방향에는 새로운 수의 메모리 셀을 형성하는 것이 가능하고, 또한, 행방향으로 P웰 영역 및 N웰 영역을 증가시킴으로써, 행방향으로 추가의 수의 메모리 셀을 형성하는 것이 가능하다.
다음에, 본 실시예의 SRAM의 기입 동작에 대해서 도 6의 타이밍 차트를 참조해서 설명한다. 여기에서는, n-행째, m-1열째의 메모리 셀에의 기입이 행해지고, 이어서 n행째, m열째의 메모리 셀에의 기입이 행해지는 것으로 한다.
행선택·구동 회로(140)는, 시각(t1 내지 t2)의 기간, 워드선(WLn-1)을 선택하고, 워드선(WLn-1)을 공급 전압(Vdd)으로 구동한다. 이것에 의해, 액세스용 트랜지스터(N3, N4)가 도통된다. 다음에, S/D 단자선 구동회로(150)는, 시각(t3 내지 t4)의 기간, S/D 단자선(Psdn-1)을 선택하고, S/D 단자선(Psdn-1)을 저전압(LV)으로 구동한다. 풀업 트랜지스터(P1, P2)의 소스 전압을 저전압(LV)으로 함으로써, 소스 전압이 공급 전압(Vdd)일 때보다도 드레인 전류를 감소시키고, 또한 N웰에 공급 전압(Vdd)을 인가함으로써 기판 바이어스 효과에 의해 풀업 트랜지스터의 역치을 올려 풀업 트랜지스터를 온 상태로 하기 어렵게 한다. 양자가 작용하는 결과로서, 풀업 트랜지스터의 드레인 전류가 보다 저감된다.
독출 ·기입회로(170)는, 적어도 시각(t1 내지 t2)의 기간에 있어서, 선택된 비트선(BLm-1/BLbm-1)에 기입 데이터가 셋되고, 기입 데이터가 액세스용 트랜지스터를 개재해서 메모리 셀의 노드(D1, D2)에 전송된다. 이때, 풀업용 트랜지스터의 드레인 전류가 감소되므로, 풀업용 트랜지스터의 드레인 전류와 액세스용 트랜지스터의 드레인 전류의 비가 커지고, 기입 마진이 증가한다. 그 때문에, 노드(D1, D2)에 기입 데이터를 올바르게 기입할 수 있다.
n행째, m열째의 메모리 셀에의 기입도 상기와 마찬가지로 행해진다. 즉, 시각(t5 내지 t6)에서 워드선(WLn)이 공급 전압(Vdd)으로 구동되고, 시각(t7 내지 t8)에서 S/D 단자선(Psdn)이 저전압(LV)으로 구동된다. 또한, 비트선(BLm/BLbm)에 셋된 기입 데이터가 메모리 셀의 노드(D1, D2)에 올바르게 기입된다.
다음에, 본 실시예의 SRAM의 독출 동작에 대해서 도 7의 타이밍 차트를 참조해서 설명한다. 여기에서는, n-행째, m-1열째의 메모리 셀의 독출이 행해지고, 이어서 n행째, m열째의 메모리 셀의 독출이 행해지는 것으로 한다.
행선택·구동 회로(140)는, 시각(t1 내지 t2)의 기간, 워드선(WLn-1)을 선택하고, 워드선(WLn-1)을 공급 전압(Vdd)으로 구동한다. 이것에 의해, 액세스용 트랜지스터(N3, N4)가 도통된다. 다음에, S/D 단자선 구동회로(150)는, 시각(t3 내지 t4)의 기간, S/D 단자선(Psdn-1)을 선택하고, S/D 단자선(Psdn-1)을 고전압(HV)으로 구동한다. 풀업 트랜지스터(P1, P2)의 소스 전압을 고전압(HV)으로 함으로써, 공급 전압(Vdd)일 때보다도 드레인 전류를 증가시킬 수 있다. 이렇게 해서, 기입 마진의 증가에 의한 영향이 독출 동작 시의 데이터 유지에 미치지 못하도록 한다.
독출 ·기입회로(170)는, 선택된 비트선(BLm-1/BLbm-1)을 동일 전위에 프리차지하고, 그 후, 시각(t1 내지 t2)의 기간에 있어서 액세스용 트랜지스터(N3, N4)가 온 상태로 됨으로써, 선택된 비트선(BLm-1/BLbm-1)에는 메모리 셀의 노드(D1, D2)의 데이터에 따른 전위가 나타나고, 이것이 감지 증폭기에 의해서 검출된다.
n행째, m열째의 메모리 셀의 독출도 상기와 마찬가지로 행해진다. 즉, 시각(t5 내지 t6)에서 워드선(WLn)이 공급 전압(Vdd)으로 구동되고, 시각(t7 내지 t8)에서 S/D 단자선(Psdn)이 고전압(HV)으로 구동되고, 비트선(BLm/BLbm)을 개재해서 메모리 셀의 데이터가 독출된다.
이와 같이 본 실시예의 메모리 셀의 레이아웃을 이용함으로써, 풀업용 트랜지스터의 역치(Vt)가 기입 동작 중에 낮아져, 독출 마진이나 메모리 셀의 데이터 유지 특성에 영향을 주는 일 없이, 기입 마진을 증가시키는 것이 가능하게 된다.
또, 상기 실시예에 있어서, 기판 단자선(Psubm)(N웰)과 S/D 단자선(Psdn) 사이의 전위차를 생기게 하는 조합으로서, 예를 들어, 기입 동작 시에서는, 공급 전압(Vdd)과 저전압(LV)을 이용했지만, 이것으로 한정되지 않고, 고전압(HV)과 공급 전압(Vdd)을 조합시켜도 되고, 고전압(HV)과 저전압(LV)을 조합시켜도 된다. 마찬가지로, 독출 동작 시에서는, 고전압(HV)과 공급 전압(Vdd)을 조합시켰지만, 공급 전압(Vdd)과 저전압(LV)을 조합시켜도 되고, 고전압(HV)과 저전압(LV)을 조합시켜도 된다.
본 발명의 바람직한 실시형태에 대해서 상세히 설명했지만, 본 발명은, 특정한 실시형태로 한정되는 것은 아니고, 청구범위에 기재된 본 발명의 요지의 범위 내에 있어서, 각종 변형·변경이 가능하다.
100: SRAM 110: 메모리 셀 어레이
120: 입출력 버퍼 130: 제어기
140: 행선택·구동 회로 150: S/D 단자선 구동회로
160: 열선택 회로 170: 독출·기입회로
180: 기판 단자선 구동회로 190: 내부전압 발생회로
Psub: 기판 단자(PMOS 트랜지스터)
Psd: S/D 단자(PMOS 트랜지스터)
Nsub: 기판 단자(NMOS 트랜지스터)
Nsd: S/D 단자(NMOS 트랜지스터)
Psub0 내지 Psubm: 기판 단자선
Psd0 내지 Psdn: S/D 단자선

Claims (10)

1쌍의 P형의 풀업용 트랜지스터 및 1쌍의 N형의 풀다운용 트랜지스터를 포함하는 래치 회로와 1쌍의 N형의 액세스용 트랜지스터를 포함하는 메모리 셀이 복수 형성된 메모리 셀 어레이를 포함하는 반도체 장치로서,
제1 방향으로 연장되고, 상기 풀다운용 트랜지스터와 상기 액세스용 트랜지스터가 형성된 P웰 영역;
상기 제1 방향으로 연장되고, 상기 풀업용 트랜지스터가 형성된 N웰 영역;
상기 P웰 영역 및 상기 N웰 영역 상을 상기 제1 방향과 직교하는 제2 방향으로 연장되고, 상기 N웰 영역 내에 형성된 상기 풀업용 트랜지스터의 공통 S/D 영역에 전기적으로 접속된 제1 배선층;
상기 N웰 영역 상을 상기 제1 방향으로 연장되고, 상기 N웰 영역에 전기적으로 접속된 제2 배선층; 및
선택된 메모리 셀에 데이터를 기입하는 기입수단을 포함하고,
상기 기입수단은, 상기 제1 배선층을 개재해서 상기 S/D 영역에 제1 전압을 인가하고, 그리고 상기 제2 배선층을 개재해서 상기 N웰 영역에 제2 전압을 인가하고, 상기 제1 전압이 상기 제2 전압보다도 작은, 반도체 장치.
제1항에 있어서, 상기 P웰 영역은, 한쪽의 상기 풀다운용 트랜지스터 및 한쪽의 상기 액세스용 트랜지스터가 형성된 제1 P웰 영역과, 다른 쪽의 상기 풀다운용 트랜지스터 및 상기 액세스용 트랜지스터가 형성된 제2 P웰 영역을 포함하고,
상기 N웰 영역은 상기 제1 P웰 영역과 상기 제2 P웰 영역 사이에 배치되는, 반도체 장치.
제1항 또는 제2항에 있어서, 상기 제1 배선층은 상기 제2 배선층과 전기적으로 분리되고, 상기 제1 배선층은 상기 제2 배선층보다도 상층 또는 하층인, 반도체 장치.
제1항에 있어서, 반도체 장치는,
상기 P웰 영역 및 상기 N웰 영역 상에 상기 제2 방향으로 연장되고, 상기 액세스용 트랜지스터의 게이트에 전기적으로 접속된 워드선과,
상기 P웰 영역 상에 상기 제1 방향으로 연장되고, 상기 액세스용 트랜지스터의 상기 S/D 영역에 전기적으로 접속된 비트선을 더 포함하는, 반도체 장치.
삭제
제1항에 있어서, 반도체 장치는,
선택된 메모리 셀로부터 데이터를 독출하는 독출 수단을 더 포함하고,
상기 독출 수단은, 상기 제1 배선층을 개재해서 상기 S/D 영역에 제3 전압을 인가하고, 그리고 상기 제2 배선층을 개재해서 상기 N웰 영역에 제4 전압을 인가하고, 상기 제3 전압이 상기 제4 전압과 동등하거나 그것보다도 높은, 반도체 장치.
제1항에 있어서, 반도체 장치는,
행 어드레스에 의거해서 워드선을 선택해서 상기 액세스용 트랜지스터를 도 통시키는 워드선 선택 수단을 더 포함하고,
상기 기입수단은, 상기 워드선 선택 수단에 의해 상기 액세스용 트랜지스터가 도통하는 기간 내에 있어서 상기 제1 전압을 일정 기간 인가하는, 반도체 장치.
제6항에 있어서,
반도체 장치는 행 어드레스에 의거해서 워드선을 선택해서 상기 액세스용 트랜지스터를 도통시키는 워드선 선택 수단을 더 포함하고,
상기 독출 수단은,
상기 워드선 선택 수단에 의해 상기 액세스용 트랜지스터가 도통하는 기간 내에 있어서 상기 제3 전압을 일정 기간 인가하는, 반도체 장치.
제1항 또는 제7항에 있어서, 상기 기입수단은, 행 어드레스에 의거해서 복수의 제1 배선층 중에서 제1 배선층을 선택하고, 그리고 열 어드레스에 의거해서 복수의 제2 배선층 중에서 제2 배선층을 선택하고, 선택된 제1 배선층에 상기 제1 전압을 인가하고, 선택된 제2 배선층에 상기 제2 전압을 인가하는, 반도체 장치.
제6항 또는 제8항에 있어서, 상기 독출 수단은, 행 어드레스에 의거해서 복수의 제1 배선층 중에서 제1 배선층을 선택하고, 그리고 열 어드레스에 의거해서 복수의 제2 배선층 중에서 제2 배선층을 선택하고, 선택된 제1 배선층에 상기 제3 전압을 인가하고, 선택된 제2 배선층에 상기 제4 전압을 인가하는, 반도체 장치.
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