JPH04258880A

JPH04258880A - 半導体記憶装置

Info

Publication number: JPH04258880A
Application number: JP3041153A
Authority: JP
Inventors: Souichi Kunito; 国戸　総一; Toshio Nosaka; 野坂　寿雄; Hiroshi Yoshida; 浩吉田; Susumu Sugita; 進杉田; Hideaki Nakamura; 英明中村
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Priority date: 1991-02-13
Filing date: 1991-02-13
Publication date: 1992-09-14
Also published as: KR920017103A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
し、特にダイナミック型メモリセルを用いたものに利用
して有効な技術に関するものである。

【０００２】

【従来の技術】情報記憶用キャパシタとアドレス選択用
ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）か
ら構成されるダイナミック型メモリセルを用いたＲＡＭ
（ランダム・アクセス・メモリ）として、ダイナミック
型ＲＡＭ又は入出力インターフェイスをスタティック型
ＲＡＭと互換性を持たせた擬似スタティック型ＲＡＭが
ある。このようなダイナミック型メモリセルを用いたＲ
ＡＭでは、大きな記憶容量が得られるという利点がある
。このようなＲＡＭに関しては、例えば（株）日立製作
所１９９０年発行『日立ＩＣメモリデータブック』があ
る。

【０００３】

【発明が解決しようとする課題】ダイナミック型メモリ
セルを用いたＲＡＭでは、記憶容量の増大に伴いテスト
時間が膨大になってしまうという問題が生じる。ディス
ターブテストでは、ワード線をメモリマット（メモリア
レイ）上で１本ずつ立ち上げて隣合うワード線間／メモ
リセル間の干渉をテストするものである。したがって、
約４Ｍビットや約１６Ｍビットものような大記憶容量を
持つＲＡＭでは、ディスターブテストのために長時間を
費やす必要がある。この発明の目的は、テスト時間の短
縮化を図った半導体記憶装置を提供することにある。こ
の発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面から明らかになるであろ
う。

【０００４】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、ダイナミック型メモリセル
がワード線とデータ線との交点にマトリックス配置され
て構成されたメモリアレイを持つＲＡＭに対して、テス
トモードのとき上記メモリアレイ中の複数本のワード線
を同時に選択可能とする回路を設ける。

【０００５】

【作用】上記した手段によれば、複数のワード線を同時
選択状態にすることにより、逐一ワード線を選択状態に
する必要がないから、隣合うワード線間／メモリセル間
の干渉をテストするディスターブテスト等の大幅な時間
短縮が可能になる。

【０００６】

【実施例】図１ないし図３には、この発明が適用された
ダイナミック型ＲＡＭの一実施例の回路図が示されてい
る。同図の各回路素子及び回路ブロックは、公知の半導
体集積回路の製造技術によって、単結晶シリコンのよう
な１個の半導体基板上において形成される。図１には上
記ダイナミック型ＲＡＭのうちメモリアレイとロウ系の
選択回路の回路図が示され、図２にはセンスアンプ、カ
ラム系選択回路の回路図が示され、図３には制御系と電
源系のブロック図が示されている。図１及び図２におい
て、チャンネル部分（バックゲート）に矢印が付加され
たＭＯＳＦＥＴはＰチャンネル型である。この発明でＭ
ＯＳＦＥＴは絶縁ゲート型電界効果トランジスタ（ＩＧ
ＦＥＴ）の意味で用いている。

【０００７】集積回路の構造は、大まかに説明すると次
のようになる。単結晶Ｐ型シリコンからなり、かつＮ型
ウエル領域が形成された半導体基板の表面部分のうち、
活性領域とされた表面部分以外、言い換えると半導体配
線領域、キャパシタ形成領域、及びＮチャンネル及びＰ
チャンネルＭＯＳＦＥＴのソース、ドレイン及びチャン
ネル形成領域（ゲート形成領域）とされた表面部分以外
には、公知の選択酸化法によって形成された比較的厚い
厚さのフィールド絶縁膜が形成されている。キャパシタ
形成領域は、特に制限されないが、キャパシタ形成領域
上には、比較的薄い厚さの絶縁膜（酸化膜）を介して１
層目ポリシリコン層が形成されている。１層目ポリシリ
コン層は、フィールド絶縁膜上まで延長されている。１
層目ポリシリコン層の表面には、それ自体の熱酸化によ
って形成された薄い酸化膜が形成されている。キャパシ
タ形成領域における半導体基板表面には、イオン打ち込
み法によるＮ型領域が形成されること、又は所定の電圧
が供給されることによってチャンネルが形成される。こ
れによって、１層目ポリシリコン層、薄い絶縁膜及びチ
ャンネル領域からなるキャパシタが形成される。フィー
ルド酸化膜上の１層目ポリシリコン層は、１種の配線と
みなされる。チャンネル形成領域上には、薄いゲート酸
化膜を介してゲート電極とするための２層目ポリシリコ
ン層が形成されている。この２層目ポリシリコン層は、
フィールド絶縁膜上及び１層目ポリシリコン層上に延長
される。特に制限されないが、後で説明するメモリアレ
イにおけるワード線は、２層目ポリシリコン層から構成
される。フィールド絶縁膜、１層目及び２層目ポリシリ
コン層によって覆われていない活性領域表面には、それ
らを不純物導入マスクとして使用する公知の不純物導入
技術によってソース、ドレイン及び半導体配線領域が形
成されてる。１層目及び２層目ポリシリコン層上を含む
半導体基板表面に比較的厚い厚さの層間絶縁膜が形成さ
れ、この層間絶縁膜上には、アルミニュウムからなるよ
うな導体層が形成されている。導体層は、その下の絶縁
膜に設けられたコンタクト孔を介してポリシリコン層、
半導体領域に電気的に結合される。後で説明するメモリ
アレイにおける相補データ線は、特に制限されないが、
この層間絶縁膜上に延長された導体層から構成される。層間絶縁膜上及び導体層上を含む半導体基板表面は、窒
化シリコン膜とフオスフオシリケートガラス膜とからな
るようなファイナルパッシベーション膜によって覆われ
ている。

【０００８】図１において、例示的に示されたメモリア
レイＭＡＲＹは、特に制限されないが、２交点（折り返
しビット線）方式とされる。同図には、その一対の行が
代表として例示的に示されている。一対の平行に配置さ
れた相補データ線（ビット線又はディジット線）Ｄ０，
Ｄ０に、アドレス選択用ＭＯＳＦＥＴＱｍと情報記憶用
キャパシタＣｓとで構成された複数のメモリセルのそれ
ぞれの入出力ノードが同図に示すように所定の規則性を
もって配分されて結合されている。

【０００９】図２において、プリチャージ回路ＰＣは、
代表として示されたＭＯＳＦＥＴＱ５のように、相補デ
ータ線Ｄ０，Ｄ０間に設けられたスイッチＭＯＳＦＥＴ
により構成される。ＭＯＳＦＥＴＱ５は、そのゲートに
チップ非選択状態に発生されるプリチャージ信号φｐｃ
が供給されることによって、チップ非選択状態のとき又
はメモリセルが選択状態にされる前にオン状態にされる
。これにより、前の動作サイクルにおいて、後述するセン
スアンプＳＡの増幅動作による相補データ線Ｄ０，Ｄ０
のハイレベルとロウレベルを短絡して、相補データ線Ｄ
０，Ｄ０を約ＶＣＬ／２（ＨＶＣ）のプリチャージ電圧
とする。特に制限されないが、チップが比較的長い時間
非選択状態に置かれる場合、上記プリチャージレベルは
、リーク電流等によって低下する。そこで、この実施例
では、スイッチＭＯＳＦＥＴＱ４５及びＱ４６を設けて
、ハーフプリチャージ電圧ＨＶＣを供給するようにする
。このハーフプリチャージ電圧ＨＶＣを形成する電圧発
生回路は、その具体的回路は図示しないが、上記リーク
電流等を補うよう比較的小さな電流供給能力しか持たな
いようにされる。これによって、消費電力が増大するの
を抑えている。

【００１０】ＲＡＭのチップ非選択状態等により上記プ
リチャージＭＯＳＦＥＴＱ５等がオン状態にされる前に
、上記センスアンプＳＡは非動作状態にされる。このと
き、上記相補データ線Ｄ０，Ｄ０はハイインピーダンス
状態でハイレベルとロウレベルを保持するものとなって
いる。また、ＲＡＭが動作状態にされると、センスアン
プＳＡが動作状態にされる前に上記プリチャージＭＯＳ
ＦＥＴＱ５、Ｑ４５及びＱ４６等はオフ状態にされる。これにより、相補データ線Ｄ０，Ｄ０は、ハイインピー
ダンス状態で上記ハーフプリチャージレベルＨＶＣを保
持するものである。このようなハーフプリチャージ方式
にあっては、相補データ線Ｄ０，Ｄ０のハイレベルとロ
ウレベルを単に短絡して形成するものであるので、低消
費電力化が図られる。また、センスアンプＳＡの増幅動
作において、上記プリチャージレベルを中心として相補
データ線Ｄ０，Ｄ０がハイレベルとロウレベルのように
コモンモードで変化するので、容量カップリングにより
発生するノイズレベルを低減できるものとなる。

【００１１】センスアンプＳＡは、その単位回路ＵＳＡ
が例示的に示されており、ＰチャンネルＭＯＳＦＥＴＱ
７，Ｑ９と、ＮチャンネルＭＯＳＦＥＴＱ６，Ｑ８とか
らなるＣＭＯＳラッチ回路で構成され、その一対の入出
力ノードが上記相補データ線Ｄ０，Ｄ０に結合されてい
る。また、上記ラッチ回路には、特に制限されないが、
並列形態のＰチャンネルＭＯＳＦＥＴＱ１２，Ｑ１３を
通して電源電圧ＶＣＬが供給され、並列形態のＮチャン
ネルＭＯＳＦＥＴＱ１０，Ｑ１１を通して回路の接地電
圧ＶＳＳが供給される。これらのパワースイッチＭＯＳ
ＦＥＴＱ１０，Ｑ１１及びＭＯＳＦＥＴＱ１２，Ｑ１３
は、同じメモリアレイ内の他の同様な行に設けられたラ
ッチ回路（単位回路）に対して共通に用いられる。言い
換えるならば、同じメモリアレイ内のラッチ回路におけ
るＰチャンネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥ
ＴとはそれぞれそのソースＰＳ及びＳＮが共通接続され
る。上記ＭＯＳＦＥＴＱ１０，Ｑ１２のゲートには、動
作サイクルではセンスアンプＳＡを活性化させる相補タ
イミングパルスφｐａ１　，φｐａ１　が印加され、Ｍ
ＯＳＦＥＴＱ１１，Ｑ１３のゲートには、上記タイミン
グパルスφｐａ１　，φｐａ１　より遅れた相補タイミ
ングパルスφｐａ２　，φｐａ２　が印加される。これ
により、センスアンプＳＡの動作は２段階に分けられる
。タイミングパルスφｐａ１　，φｐａ１　が発生され
たとき、すなわち、第１段階においては、比較的小さい
コンダクタンスを持つＭＯＳＦＥＴＱ１０及びＱ１２に
よる電流制限作用によってメモリセルからの一対のデー
タ線間に与えられた微小読み出し電圧は、不所望なレベ
ル変動を受けることなく増幅される。上記センスアンプ
ＳＡでの増幅動作によって相補データ線電位の差が大き
くされた後、タイミングパルスφｐａ２　，φｐａ２　
が発生されると、すなわち、第２段階に入ると比較的大
きなコンダクタンスを持つＭＯＳＦＥＴＱ１１，Ｑ１３
がオン状態にされる。センスアンプＳＡの増幅動作は、
ＭＯＳＦＥＴＱ１１，Ｑ１３がオン状態にされることに
よって速くされる。このように２段階に分けて、センス
アンプＳＡの増幅動作を行わせることによって、相補デ
ータ線における不所望なレベル変化を防止しつつデータ
の高速読み出しを行うことができる。

【００１２】図１において、Ｘ（ロウ）アドレスデコー
ダは、特に制限されないが、ゲート回路Ｇ１〜Ｇ４から
なる第１のアドレスデコーダ回路と、単位回路ＵＸＤＣ
Ｒのような第２のアドレスデコーダ回路からなるように
２分割されて構成される。同図には、第２のアドレスデ
コーダ回路を構成する１回路分（単位回路）ＵＸＤＣＲ
と、第１のアドレスデコーダ回路を構成するノア（ＮＯ
Ｒ）ゲート回路Ｇ１〜Ｇ４が示されている。なお、ゲー
ト回路Ｇ２とＧ３は回路記号が省略されている。上記単
位回路ＵＸＤＣＲは、ワード線４本分のデコード信号を
形成する。第１のＸデコーダ回路を構成する４個のゲー
ト回路Ｇ１〜Ｇ４には、下位２ビットのアドレス信号に
対応したワード線選択信号ｘ０，ｘ１の組み合わせによ
り４通りのワード線選択タイミング信号φｘ０　　ない
しφｘ３を形成する。これらのワード線選択タイミング
信号φｘ０〜φｘ３は、伝送ゲート上記ＭＯＳＦＥＴＱ
２０〜Ｑ２３を介して単位のワード線ドライバＵＷＤ０
〜ＵＷＤ３に入力される。

【００１３】ワード線ドライバＷＤは、単位回路ＵＷＤ
０が代表として例示的に示されているように、Ｐチャン
ネルＭＯＳＦＥＴＱ２６とＮチャンネルＭＯＳＦＥＴＱ
２７からなるＣＭＯＳ駆動回路と、その入力と動作電圧
端子ＶＣＨとの間に設けられたＰチャンネルＭＯＳＦＥ
ＴＱ２４，Ｑ２５から構成される。ＰチャンネルＭＯＳ
ＦＥＴＱ２４のゲートには前記のようなレベル変換回路
によりレベル変換されたプリチャージ信号ｗｐｈが供給
される。ＰチャンネルＭＯＳＦＥＴＱ２５のゲートには
ワード線Ｗ０の駆動出力が供給される。すなわち、ＭＯ
ＳＦＥＴＱ２５は、内部降圧電圧ＶＣＬに従って形成さ
れたワード線選択タイミング信号φｘ０がハイレベルに
されて、ワード線Ｗ０を接地電位のような非選択レベル
にするとき、そのロウレベルを受けてＣＭＯＳ回路の入
力レベルを高電圧ＶＣＨまでプルアップしてＰチャンネ
ルＭＯＳＦＥＴＱ２６を確実にオフ状態にする。これに
より、非選択のワード線に対応したＣＭＯＳ駆動回路を
構成するＰチャンネルＭＯＳＦＥＴＱ２６とＱ２７との
間で直流電流が消費されるのを防ぐものである。Ｘアド
レスデコーダを上記のように２分割することによって、
第２のＸアドレスデコーダ回路を構成する単位回路ＵＸ
ＤＣＲのピッチ（間隔）とワード線のピッチとを合わせ
ることができる。その結果、無駄な空間が半導体基板上
に生じなくすることができる。

【００１４】実施例では、ディスターブテスト時間の短
縮化を図るために、特に制限されないが、同図における
上記ワード線の遠端側（デコーダ側と反対側の端）には
、スイッチＭＯＳＦＥＴＱ１〜Ｑ４が設けられる。これ
らのＭＯＳＦＥＴＱ１〜Ｑ４は、偶数番号が付されたワ
ード線Ｗ０、Ｗ２に対応したスイッチＭＯＳＦＥＴＱ１
、Ｑ３と、奇数番号が付されたワード線Ｗ１、Ｗ３に対
応したスイッチＭＯＳＦＥＴＱ２、Ｑ４とに分けられ、
それぞれ対応したＭＯＳＦＥＴＱ１，Ｑ３とＱ２，Ｑ４
のゲートがそれぞれ共通化されて、選択信号φｔ０とφ
ｔ１が供給される。上記スイッチＭＯＳＦＥＴＱ１〜Ｑ
４の入力側のノードは共通化されて、テスト駆動回路Ｗ
ＤＴにより形成された駆動電圧ＶＷが供給される。上記
選択信号φｔ０とφｔ１は、ワード線選択タイミング信
号φｘと奇数と偶数のワード線を区別する最下位ビット
のアドレス信号ａ０を受けるテスト選択回路ＴＳＬによ
り形成される。上記テスト駆動回路ＷＤＴとテスト選択
回路ＴＳＬは、テスト信号ＴＳＴを受けてテストモード
ときのみに活性化される。すなわち、ＴＳＴ信号がによ
りテストモードが指示されると、テスト駆動回路ＷＤＴ
は、ワード線を選択レベルに対応した駆動電圧ＶＷを発
生する。特に制限されないが、ＲＡＭが外部から供給さ
れる約５Ｖのような電源電圧ＶＣＣにより動作させられ
る内部降圧回路により形成された約３．３Ｖのような内
部降圧電圧ＶＣＬで動作させられる場合、テスト駆動回
路ＷＤＴの動作電圧として上記外部から供給される電源
電圧ＶＣＣが用いられる。これにより、実質的にワード
線を実際の動作状態と同様に内部降圧電圧ＶＣＬからみ
て昇圧されたレベルにすることができる。なお、特に制
限されないが、実際の書き込み／読み出し動作時におけ
るワード線の選択レベルは、上記降圧電圧ＶＣＬに基づ
いたタイミングパルスを用いて内部昇圧回路により形成
される昇圧電圧ＶＣＨとされる。このように、内部降圧
電圧ＶＣＬからワード線の選択レベル（ＶＣＨ）を形成
することにより、電源電圧ＶＣＣの変動に無関係に安定
した内部動作電圧及びワード線の選択レベルを形成する
ことができる。

【００１５】図２において、ロウ（Ｘ）アドレスバッフ
ァＲ−ＡＤＢは、外部端子から供給されたロウアドレス
ストローブ信号ＲＡＳに基づいて後述する制御回路ＣＯ
ＮＴにより形成されたタイミング信号（図示せず）によ
り動作状態にされ、その動作状態において上記ロウアド
レスストローブ信号ＲＡＳに同期して外部端子から供給
されたアドレス信号Ａ０〜Ａｍを取り込み、それを保持
するととに上記のような降圧電圧ＶＣＬに対応してレベ
ル変換された内部相補アドレス信号ａ０〜ａｍを形成し
て上記第１及び第２のロウアドレスデコーダに伝える。内部相補アドレス信号ａ０〜ａｍは、外部端子から供給
されるアドレス信号Ａ０〜Ａｍに対して一対からなる同
相信号と逆相信号とから構成される。カラム（Ｙ）アド
レスバッファＣ−ＡＤＢは、外部端子から供給されたカ
ラムアドレスストローブ信号ＣＡＳに基づいて後述する
制御回路ＣＯＮＴにより形成されたタイミング信号（図
示せず）により動作状態にされ、その動作状態において
上記カラムアドレスストローブ信号ＣＡＳに同期して外
部端子から供給されたアドレス信号Ａ０〜Ａｎを取り込
み、それを保持するとともに上記のような降圧電圧ＶＣ
Ｌに対応してレベル変換された内部相補アドレス信号ａ
０〜ａｎを形成してカラムアドレスデコーダＣ−ＤＣＲ
に伝える。内部相補アドレス信号ａ０〜ａｎは、外部端
子から供給されるアドレス信号Ａ０〜Ａｎに対して一対
からなる同相信号と逆相信号とから構成される。同図に
おいては、ロウアドレスバッファＲ−ＡＤＢとカラムア
ドレスバッファＣ−ＡＤＢを合わせてアドレスバッファ
Ｒ，Ｃ−ＡＤＢのように表している。

【００１６】カラムデコーダＣ−ＤＣＲは、基本的には
上記Ｘアドレスデコーダと類似のアドレスデコーダ回路
により構成され、カラムアドレスバッファＣ−ＡＤＢか
ら供給される相補アドレス信号ａ０〜ａｎを解読してデ
ータ線選択タイミング信号φｙに同期してカラムスイッ
チＣ−ＳＷに供給すべき選択信号を形成する。カラムス
イッチＣ−ＳＷは、代表として示されているＮチャンネ
ルＭＯＳＦＥＴＱ４２，Ｑ４３のように、相補データ線
Ｄ０，Ｄ０と共通相補データ線ＣＤ，ＣＤを選択的に結
合させる。これらのＭＯＳＦＥＴＱ４２，Ｑ４３のゲー
トには、上記カラムデコーダＣ−ＤＣＲからの選択信号
が供給される。上記共通相補データ線ＣＤ，ＣＤ間には
、上記同様なプリチャージ回路を構成するＮチャンネル
型のプリチャージＭＯＳＦＥＴＱ４４が設けられている
。この共通相補データ線ＣＤ，ＣＤには、上記単位のセ
ンスアンプＵＳＡと類似の回路構成のメインアンプＭＡ
の一対の入出力ノードが結合されている。

【００１７】メイアンプＭＡの一対の出力ノードＭＯ、
ＭＯの読み出し信号は、データ出力バッファＤＯＢを介
して外部端子Ｄｏｕｔ　から外部へ送出される。読み出
し動作モードならば、データ出力バッファＤＯＢはその
タイミング信号φｒによって動作状態にされ、このとき
動作状態にされるメインアンプＭＡの出力信号を増幅及
び外部電源電圧ＶＣＣに対応したレベルにレベル変換し
て外部端子Ｄｏｕｔ　へ送出する。書込み動作モードな
ら、上記タイミング信号φｒによってデータ出力バッフ
ァＤＯＢの出力端子Ｄｏｕｔ　はハイインピーダンス状
態される。

【００１８】上記共通相補データ線ＣＤ，ＣＤは、デー
タ入力バッファＤＩＢの出力端子が結合される。書込み
動作モードならば、データ入力バッファＤＩＢは、その
タイミング信号φｗによって動作状態にされ、外部端子
Ｄｉｎから供給された書込み信号に従った相補書込み信
号を内部降圧電圧ＶＣＬに対応したレベルにレベル変換
して上記共通相補データ線ＣＤ，ＣＤに伝えることによ
り、選択されたメモリセルへの書込みが行われる。読み
出し動作モードなら、上記タイミング信号φｗによって
データ入力バッファＤＩＢの出力はハイインピーダンス
状態にされる。

【００１９】図３において、上述した各種タイミング信
号は、制御回路ＣＯＮＴにより形成される。制御回路Ｃ
ＯＮＴは、上記代表として示された主要なタイミング信
号等のようにＲＡＭの動作に必要な各種タイミング信号
を形成する。すなわち、この制御回路ＣＯＮＴは、外部
端子から供給されたアドレスストローブ信号ＲＡＳ及び
ＣＡＳと、ライトイネーブル信号ＷＥを受けて、上記一
連の各種タイミングパルスを形成する。特に制限されな
いが、制御回路ＣＯＮＴには、３値入力検出回路が設け
られ、例えばライトイネーブル信号ＷＥがＣＭＯＳ入力
レベルにおける約５Ｖのようなハイレベルより高い、約
８Ｖのような高電圧にされると、テストモードと判定し
てテスト信号ＴＳＴを発生させる。

【００２０】回路記号ＲＥＦＣで示されているのは、自
動リフレッシュ回路であり、リフレッシュアドレスカウ
ンタ等を含んでいる。この自動リフレッシュ回路ＲＥＦ
Ｃは、特に制限されないが、アドレストスローブ信号Ｒ
ＡＳとＣＡＳを受ける論理回路により、ロウアドレスス
トローブ信号ＲＡＳがロウレベルにされる前にカラムア
ドレスストローブ信号ＣＡＳがロウレベルにされたとき
、それをリフレッシュモードとして判定し、上記ロウア
ドレスストローブ信号ＲＡＳをクロックとするアドレス
カウンタ回路により形成されたリフレッシュアドレス信
号ａ０’〜ａｍ’を送出させる。このリフレッシュアド
レス信号ａ０’〜ａｍ’は、マルチプレクサ機能を持つ
上記ロウアドレスバッファＲ−ＡＤＢを介してロウアド
レスデコーダ回路に伝えられる。このため、リフレッシ
ュ制御回路ＲＥＦＣは、リフレッシュモードのとき、上
記アドレスバッファＲ−ＡＤＢの切り換えを行う制御信
号を発生させる（図示せず）。これによって、リフレッ
シュアドレス信号ａ０’〜ａｍ’に対応された一本のワ
ード線選択によるリフレッシュ動作が実行される（ＣＡ
ＳビフォワーＲＡＳリフレッシュ）。

【００２１】内部降圧回路ＶＣＬＧは、外部端子から供
給される約５Ｖのような電源電圧ＶＣＣを受けて、約３
．３Ｖのような安定化された内部降圧電圧ＶＣＬを発生
させる。内部昇圧回路ＶＣＨＧは、この安定化された内
部降圧電圧ＶＣＬに基づいて形成されるパルス信号を受
けて、ワード線の選択動作に必要な昇圧電圧を形成する
。基板電圧発生回路ＶＢＧは、特に制限されないが、上
記安定化された内部降圧電圧ＶＣＬに基づいて形成され
るパルス信号を受けて、基板に与える負のバイアス電圧
−Ｖｂｂを発生させる。

【００２２】この実施例のＲＡＭにおけるディスターブ
テストを次に説明する。ＲＡＭの全メモリセルに対して
論理“０”の書き込みを行い、クリア状態にする。この
状態で、ライトイネーブル信号ＷＥを高レベルにして、
テストモードにする。これにより、テスト駆動回路ＷＤ
Ｔとテスト選択回路ＴＳＬが活性化されて、駆動電圧Ｖ
Ｗが電源電圧ＶＣＣに対応したハイレベルにされる。そ
して、ロウアドレスストローブ信号ＲＡＳのロウレベル
への変化に同期して最下位ビットのアドレス信号Ａ０を
ロウレベルとして入力すると、選択信号φｔ０がハイレ
ベルにされる。これにより、スイッチＭＯＳＦＥＴＱ１
、Ｑ３等がオン状態になり、それに対応した偶数番目の
ワード線Ｗ０，Ｗ２等が選択状態にされる。そして、上
記信号ＷＥとＲＡＳをハイレベルにもどしてもとの状態
にする。このときには、奇数番目のワード線Ｗ１，Ｗ３
等に対応したメモリセルは情報保持状態としておいて偶
数番目のワード線の立ち上がりと立ち下がりによる情報
保持の影響を調べるものである。すなわち、上記奇数番
目のワード線Ｗ１，Ｗ３等のメモリセルを順次選択して
論理“０”の読み出しチェックを行う。もしも、読み出
し情報が論理“１”に反転していたらエラーとする。次
に、偶数番目のメモリセルに論理“０”を書き込んでお
いて、ライトイネーブル信号ＷＥを高レベルにして、テ
ストモードにする。これにより、テスト駆動回路ＷＤＴ
とテスト選択回路ＴＳＬが活性化されて、駆動電圧ＶＷ
が電源電圧ＶＣＣに対応したハイレベルにされる。そし
て、ロウアドレスストローブ信号ＲＡＳのロウレベルへ
の変化に同期して最下位ビットのアドレス信号Ａ０をハ
イレベルとして入力すると、選択信号φｔ１がハイレベ
ルにされる。これにより、スイッチＭＯＳＦＥＴＱ２、
Ｑ４等がオン状態になり、それに対応した奇数番目のワ
ード線Ｗ１，Ｗ３等が選択状態にされる。そして、上記
信号ＷＥとＲＡＳをハイレベルにもどしてもとの状態に
する。このときには、偶数番目のワード線Ｗ０，Ｗ２等
に対応したメモリセルは情報保持状態としておいて奇数
番目のワード線の立ち上がりと立ち下がりによる情報保
持の影響を調べるものである。すなわち、上記奇数番目
のワード線Ｗ１，Ｗ３等のメモリセルを順次選択して論
理“０”の読み出しチェックを行う。もしも、読み出し
情報が論理“１”に反転していたらエラーとする。

【００２３】同様に、奇数番目のワード線Ｗ１，Ｗ３等
に対応したメモリセルには記憶情報として論理“１”を
保持させておいて、偶数番目のワード線Ｗ０，Ｗ２等の
立ち上がりと立ち下がりによる情報保持動作の影響を、
また、偶数番目のワード線Ｗ０，Ｗ２等に対応したメモ
リセルには記憶情報として論理“１”を保持させておい
て、奇数番目Ｗ１，Ｗ３等のワード線の立ち上がりと立
ち下がりによる情報保持の影響をそれぞれ調べる。上記
ワード線を多重選択するテストモード時には、特に制限
されないが、ロウデコーダＲ−ＤＣＲやセンスアンプＳ
Ａ及びカラム系の選択回路は、全て非動作状態にされる
ものである。このようにワード線を多重選択すると、メ
モリセルの記憶情報がデータ線を介して相互に混合され
て不定レベルにされるので、多重選択の後には、上記の
ような書き込み動作を行う。なお、この構成に代えて、
センスアンプを活性化した場合には、多重選択されたメ
モリセルには同一の情報が記憶される、それを外部に出
力されることにより、上記のような書き込みを省略させ
るものであってもよい。あるいは、外部から書き込み情
報を入力して、多重選択によるメモリセルの記憶情報を
指定するものであってもよい。このようにすれば、いっ
そうのテスト時間の短縮化が図られる。

【００２４】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、（１）　　ダイナミック型メモリセルを用いたＲＡＭに
おいて、テストモードのときメモリアレイ中の複数本の
ワード線を同時に選択状態にするテスト回路を設けるこ
とにより、ワード線間／メモリセル間の干渉を調べるデ
ィスターブテストの大幅な時間短縮化が可能になるとい
う効果が得られる。（２）　　テストモードのときにワード線駆動信号を形
成する駆動回路と、この駆動回路により形成されたワー
ド線駆動信号を奇数番目と偶数番目のワード線に選択信
号を供給する第１と第２のスイッチ群を設けることによ
り、簡単な回路により上記ディスターブテストの大幅な
短縮化が可能になるという効果が得られる。（３）　　テストモードの指定として、テストモードの
ときに使用しない制御信号又はアドレス信号を通常のハ
イレベルにより高いレベルを入力することにより行うよ
うにすることよって外部端子数の増加を抑えつつ、上記
テスト機能を付加することができるという効果が得られ
る。

【００２５】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本願発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。例えば、
ディスターブテストのような特定モードを指示するため
の制御信号は、前記のような制御信号の他に使用しない
アドレス信号を用いるもの、あるいはそれ専用の外部端
子を用いるものであってもよい。ダイナミック型ＲＡＭ
の内部回路は、降圧電圧を用いるもの他、外部端子から
供給される電圧を動作電圧として用いるものであっても
よい。この場合、電源電圧は約５Ｖのような比較的高い
電圧の他、約３Ｖ程度の低い電圧とするものであっても
よい。このように内部回路を外部の電源電圧により動作
させる場合には、テストモード時にもそれを昇圧してワ
ード線等の選択信号を形成するものである。多数のワー
ド線を選択レベルにするためには内部昇圧回路を用いた
のでは十分なレベルが得れないなら、テストモードのと
きに電源電圧ＶＣＣを昇圧レベルに対応した高いレベル
にして等価的に多重選択ワード線のレベルを確保するも
のであってもよい。この場合には、電源電圧を受ける内
部昇圧回路を含むものは異常に高い電圧が形成されのを
防ぐために昇圧動作が停止させられるようにすればよい
。また、第２のＸアドレスデコーダを構成する単位回路
の出力信号を一斉に選択状態にし、第１のデコーダ回路
Ｇ１〜Ｇ４を３入力のゲートを用い、奇数と偶数に分け
てテスト選択信号を供給することにより上記同様なワー
ド線の多重選択を行うようにするものであってもよい。このように、ワード線を多重選択させるための構成は、
種々の実施形態を採ることができるものである。

【００２６】メモリセルの読み出し基準電圧は、前記の
ようにハーフプリチャージ電圧を用いるものの他、ダミ
ーセルによって基準電圧を形成するものとしてもよい。アドレス信号は、ロウ系とカラム系のそれぞれ独立した
端子から供給するものであってもよい。このようにダイ
ナミック型ＲＡＭを構成する各回路の具体的構成は種々
の実施形態を採ることができる。また、入出力インター
フェイスをスタティック型ＲＡＭと互換性を持たせた擬
似スタティック型ＲＡＭとするものであってもよい。こ
の発明は、ダイナミック型メモリセルを用いた半導体記
憶装置に広く利用できるものである。

【００２７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ダイナミック型メモリセル
を用いたＲＡＭにおいて、テストモードのときメモリア
レイ中の複数本のワード線を同時に選択状態にするテス
ト回路を設けることにより、ワード線間／メモリセル間
の干渉を調べるディスターブテストの大幅な時間短縮化
が可能になる。

【図面の簡単な説明】

【図１】この発明が適用されたダイナミック型ＲＡＭの
うちメモリアレイとロウ系の選択回路の一実施例を示す
回路図である。

【図２】この発明が適用されたダイナミック型ＲＡＭの
うちセンスアンプ、カラム系選択回路の一実施例を示す
回路図である。

【図３】この発明が適用されたダイナミック型ＲＡＭの
うち制御系と電源系回路の一実施例を示すブロック図で
ある。

【符号の説明】

ＭＡＲＹ…メモリアレイ、ＷＤ…ワード線ドライバ、Ｐ
Ｃ…プリチャージ回路、ＵＳＡ…センスアンプ単位回路
、ＳＡ…センスアンプ、ＭＡ…メインアンプ、Ｃ−ＳＷ
…カラムスイッチ、Ｒ，Ｃ−ＡＤＢ…アドレスバッファ
、Ｃ−ＤＣＲ…カラムアドレスデコーダ、ＣＯＮＴ…制
御回路、ＲＥＦＣ…自動リフレッシュ回路、ＤＯＢ…デ
ータ出力バッファ、ＤＩＢ…データ入力バッファ、ＶＢ
Ｇ…基板バイアス発生回路、Ｇ１〜Ｇ８…ゲート回路、
ＵＷＤ０〜ＵＷＤ３…ワード線ドライバ単位回路、ＶＣ
ＬＧ…内部降圧回路、ＶＣＨＧ…内部昇圧回路、ＷＤＴ
…テスト駆動回路、ＴＳＬ…テスト選択回路。

Claims

【特許請求の範囲】

【請求項１】　　情報記憶用キャパシタとアドレス選択
用ＭＯＳＦＥＴからなるメモリセルがワード線とデータ
線との交点にマトリックス配置されて構成されたメモリ
アレイと、テストモードのとき上記メモリアレイ中の複
数本のワード線を同時に選択状態にするテスト回路を備
えてなることを特徴とする半導体記憶装置。
【請求項２】　　請求項１のメモリアレイ中の複数のワ
ード線を同時に選択状態にするテスト回路は、テストモ
ードのときにワード線駆動信号を形成する駆動回路と、
この駆動回路により形成されたワード線駆動信号を奇数
番目のワード線に選択信号を供給する第１のスイッチ群
と、上記ワード線駆動信号を偶数番目のワード線に選択
信号を供給する第１のスイッチ群と、所定のタイミング
信号と奇数と偶数のアドレスを指定するアドレス信号と
を受けて上記第１又は第２のスイッチ群を選択的にオン
状態にする選択回路とからなるものであることを特徴と
する請求項１の半導体記憶装置。
【請求項３】　　請求項１又は請求項２のテストモード
の指定は、テストモードのときに使用しない制御信号又
はアドレス信号を通常のハイレベルにより高いレベルを
入力することにより行われるものであることを特徴とす
る請求項１又は請求項２の半導体記憶装置。