KR19980081111A

KR19980081111A - 다이나믹형 메모리

Info

Publication number: KR19980081111A
Application number: KR1019980012015A
Authority: KR
Inventors: 다카하시야스시; 다카하시츠토무; 아라이고지; 다카하시츠기오; 스케가와순이치; 벳쇼신지; 히라마사유키
Original assignee: 가나이츠토무; 히다치세사쿠쇼(주); 스즈키구니조; 텍사스인스트루먼트인코포레이티드
Priority date: 1997-04-10
Filing date: 1998-04-06
Publication date: 1998-11-25
Also published as: JPH10284705A; US6031779A; TW406401B

Abstract

다이나믹형 RAM에 관한 것으로서, 고집적화와 고속화를 실현한 다이나믹형 RAM을 제공하기 위해, 외부단자에서 공급된 전원전압이 드레인에 공급되고 게이트에 승압된 정전압이 인가되어 소오스에서 정전압을 출력시키는 N채널형 전압클램프MOSFET를 마련하고, 전압클램프MOSFET의 소오스에서 출력되는 클램프전압을 센스앰프의 동작전압으로서 센스앰프 활성화신호에 의해 스위치 제어되는 P채널형 제1 파워MOSFET를 거쳐 센스앰프를 구성하는 P채널형 증폭MOSFET의 공통소오스선에 전달함과 동시에 P채널형 제1 파워MOSFET 및 센스앰프를 구성하는 P채널형 MOSFET가 형성되는 N형 웰영역에 전압클램프용 MOSFET의 소오스에서 출력시키는 정전압을 바이어스전압으로서 공급해서 이루어지는 구성으로 하였다.

이와 같은 구성으로 하는 것에 의해, 전원전압의 변동에 영향을 받지 않고 센스앰프의 증폭동작을 안정화시킬 수 있다는 효과가 얻어진다.

Description

다이나믹형 메모리

본 발명은 다이나믹형 RAM(Random Access Memory)에 관한 것으로서, 예를 들면 메인워드선과 서브워드선을 구비한 분할워드선방식을 채용하면서 기억캐패시터에 기억되는 하이레벨을 강압된 내부전압에 의해 형성하는 것에 이용해서 유효한 기술에 관한 것이다.

선택되는 메모리셀이 마련되는 필요한 메모리블럭만을 동작시키고 동작시키는 메모리영역을 가능한 한 적게 해서 저소비전력을 도모하는 것 및 메모리셀이 접속되는 서브워드선의 선택동작의 고속화를 도모하기 위해, 메인워드선에 대해 메모리셀이 접속되는 여러개의 서브워드선을 마련하도록 한 분할워드선방식이 제안되고 있다. 이와 같은 분할워드선방식의 예로서는 미국특허 08/503, 738(대응 일본공개공보 평성1-286197호)에 기재되어 있다.

또, 센스앰프를 구성하는 1쌍의 PMOS트랜지스터를 N형 웰영역(N-WELL)에 형성하고, 이 N-WELL영역에 내부강압전압을 공급하는 것에 대해서는 일본국 특허공개공보 평성1-187856호 및 일본국 특허공개공보 평성2-18784호에 기재되어 있다.

기억캐패시터와 어드레스선택MOSFET로 이루어지는 다이나믹형 메모리셀에 비트선의 하이레벨을 라이트할 때, 워드선의 선택레벨을 상기 비트선의 하이레벨에 대해 상기 어드레스선택MOSFET의 임계값전압분만큼 승압된 고전압으로 할 필요가 있다. 즉, 워드선의 선택레벨은 상기 비트선의 하이레벨을 기준으로 해서 정해지는 것이다. 대기억용량화에 의한 소자의 미세화에 따라 상기 어드레스선택MOSFET의 게이트산화막도 박막화되고, 그것에 따라 게이트산화막의 전계강도가 문제로 된다. 그래서, 외부단자에서 공급된 전원전압을 강압해서 정전화된 내부전압을 형성하여 상기 워드선의 선택레벨을 낮게 하는 것이 고려된다. 그러나, 이와 같이 하면 상기 비트선의 하이레벨의 증폭신호를 형성하는 센스앰프에 있어서 동작전압이 낮아져 동작속도가 지연되어 버린다.

상기 센스앰프의 동작속도를 빠르게 하기 위해 센스앰프의 동작개시시에 동작전압을 높게 해서 증폭개시시에 있어서의 비트선의 하이레벨의 상승을 빠르게 한다는 오버드라이브방식을 채용하거나 또는 상기 대기억용량화에 따른 워드선의 분할방식을 채용하면 메모리어레이의 주변에 마련되는 상기 센스앰프나 그 구동회로가 복잡하게 되고 회로의 동작전압이 여러 갈래에 걸쳐 래치업을 방지하면서 이들을 어떻게 효율좋게 메모리어레이 주변에 배치하는가가 중요한 과제로 되는 것이다.

본 발명의 목적은 고집적화와 고속화를 실현한 다이나믹형 RAM을 제공하는 것이다. 본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에서 명확하게 될 것이다.

도 1은 본 발명에 관한 다이나믹형 RAM의 1실시예를 도시한 레이아웃도,

도 2는 본 발명에 관한 다이나믹형 RAM을 설명하기 위한 개략적인 레이아웃도,

도 3은 본 발명에 관한 다이나믹형 RAM에 있어서의 서브어레이와 그 주변회로의 1실시예를 도시한 개략적인 레이아웃도,

도 4는 본 발명에 관한 다이나믹형 RAM에 있어서의 서브어레이와 그 주변회로를 형성하는 웰영역의 1실시예를 도시한 개략적인 레이아웃도,

도 5는 본 발명에 관한 다이나믹형 RAM의 센스앰프부와 그 주변회로의 1실시예를 도시한 주요부 회로도,

도 6은 도 3에 도시한 서브어레이의 메인워드선과 서브워드선의 관계를 설명하기 위한 주요부 블럭도,

도 7은 도 3의 서브어레이의 메인워드선과 센스앰프의 관계를 설명하기 위한 주요부 블럭도,

도 8은 본 발명에 관한 다이나믹형 RAM의 주변회로부분의 1실시예를 도시한 개략적인 블럭도,

도 9는 본 발명에 관한 다이나믹형 RAM을 설명하기 위한 메모리셀부의 소자구조 단면도,

도 10은 본 발명에 관한 다이나믹형 RAM에 사용되는 지연회로의 1실시예를 도시한 회로도,

도 11은 본 발명에 관한 다이나믹형 RAM에 사용되는 오버드라이브펄스를 발생시키는 펄스발생회로의 1실시예를 도시한 회로도,

도 12는 본 발명에 관한 다이나믹형 RAM에 사용되는 레벨변환회로의 1실시예를 도시한 회로도,

도 13a 및 도 13b는 본 발명에 관한 다이나믹형 RAM의 동작의 1예를 설명하기 위한 파형도,

도 14는 본 발명에 관한 다이나믹형 RAM의 전원배선을 설명하기 위한 개략적인 레이아웃도,

도 15는 본 발명에 앞서 검토된 다이나믹형 RAM의 동작을 설명하기 위한 파형도,

도 16은 본 발명에 관한 다이나믹형 RAM을 설명하기 위한 소자구조 단면도.

본원에 있어서 개시되는 발명 중 대표적인 것의 개요를 간단히 설명하면 다음과 같다. 즉, 외부단자에서 공급된 전원전압이 드레인에 공급되고 게이트에 승압된 정전압이 인가되어 소오스에서 정전압을 출력시키는 N채널형 전압클램프MOSFET를 마련하고, 이 전압클램프MOSFET의 소오스에서 출력되는 클램프전압을 센스앰프의 동작전압으로서 센스앰프 활성화신호에 의해 스위치 제어되는 P채널형 제1 파워MOSFET를 거쳐 센스앰프를 구성하는 P채널형 증폭MOSFET의 공통소오스선에 전달함과 동시에 상기 P채널형 제1 파워MOSFET 및 센스앰프를 구성하는 상기 P채널형 MOSFET가 형성되는 N형 웰영역에 상기 전압클램프용 MOSFET의 소오스에서 출력시키는 정전압을 바이어스전압으로서 공급한다.

도 1에는 본 발명에 관한 다이나믹형 RAM의 1실시예의 개략적인 레이아웃도가 도시되어 있다. 동일 도면에 있어서는 다이나믹형 RAM을 구성하는 각 회로블럭 중 본 발명에 관련된 부분을 알 수 있도록 도시되어 있고, 그것이 공지의 반도체 집적회로의 제조기술에 의해 단결정 실리콘과 같은 1개의 반도체 기판상에 있어서 형성된다.

이 실시예에서는 메모리어레이는 전체로서 4개로 나누어진다. 반도체칩의 긴쪽방향에 대해 좌우에 2개씩의 메모리어레이가 나누어지고, 중앙부분(14)에 어드레스 입력회로, 데이타 입출력회로 및 본딩패드열로 이루어지는 입출력 인터페이스회로 등이 마련된다. 이들 중앙부분(14)의 양측의 메모리어레이에 접하는 부분에는 컬럼디코더영역(13)이 배치된다.

상술한 바와 같이 반도체칩의 긴쪽방향에 대해서 좌우에 2개, 상하에 2개씩 나누어진 4개로 이루어지는 각 메모리어레이에 있어서, 긴쪽방향에 대해서 상하중앙부에 메인로우디코더영역(11)이 마련된다. 이 메인로우디코더의 상하에는 메인워드드라이버영역(12)가 형성되고, 상기 상하로 나누어진 메모리어레이의 메인워드선을 각각이 구동하도록 된다.

상기 메모리셀 어레이(서브어레이)(15)는 그 확대도에 도시한 바와 같이 메모리셀 어레이(15)를 사이에 두고 센스앰프영역(16)과 서브워드드라이버영역(17)에 둘러싸여 형성되는 것이다. 상기 센스앰프영역과 상기 서브워드드라이버영역의 교차부는 교차영역(cross area)(18)로 된다. 상기 센스앰프영역(16)에 마련되는 센스앰프는 공유센스방식에 의해 구성되고, 메모리셀 어레이의 양끝에 배치되는 센스앰프를 제외해서 센스앰프를 중심으로 해서 좌우에 상보비트선이 마련되고 좌우 중 어느 한쪽의 메모리셀 어레이의 상보비트선에 선택적으로 접속된다.

상술한 바와 같이, 반도체칩의 긴쪽방향에 대해 좌우에 4개씩 나누어진 메모리어레이는 2개씩 조로 되어 배치된다. 이와 같이 2개씩 조로 되어 배치된 2개의 메모리 어레이는 그 중앙부분에 상기 메인로우디코더영역(11)과 메인워드드라이버(12)가 배치된다. 이 메인로우디코더(11)은 그것을 중심으로 해서 상하로 분할된 2개의 메모리어레이에 대응해서 공통으로 마련된다. 메인워드드라이버(12)는 상기 1개의 메모리어레이를 관통하도록 연장되는 메인워드선의 선택신호를 형성한다. 또, 상기 메인워드드라이버(12)에 서브워드선택용 드라이버도 마련되고, 후술하는 바와 같이 상기 메인워드선과 평행하게 연장되어 서브워드선택선의 선택신호를 형성한다.

확대도로서 도시된 1개의 메모리셀 어레이(서브어레이)(15)는 도시하지 않은 서브워드선이 256개와 그것과 직교하는 상보비트선(또는 데이타선)이 256쌍으로 된다. 상기 1개의 메모리어레이에 있어서, 상기 메모리셀 어레이(서브어레이)(15)가 워드비트선방향으로 16개 마련되므로, 전체로서의 상기 서브워드선은 약 4K분 마련되고 워드선방향으로 8개 마련되므로 상보비트선은 전체로서 약 2K분 마련된다. 이와 같은 메모리어레이가 전체 8개 마련되므로 전체로서는 8×2K×4K=64M비트와 같은 대기억용량을 갖게 된다.

상기 1개의 메모리어레이는 메인워드선방향에 대해 8개로 분할된다. 이와 같이 분할된 메모리셀어레이(15)마다 서브워드드라이버(서브워드선 구동회로)(17)이 마련된다. 서브워드드라이버(17)은 메인워드선에 대해 1/8의 길이로 분할되고 그것과 평행하게 연장되는 서브워드선의 선택신호를 형성한다. 이 실시예에서는 메인워드선의 수를 감소시키기 위해 바꿔 말하면 메인워드선의 배선피치를 완만하게 하기 위해, 1개의 메인워드선에 대해 상보비트선방향으로 4개로 이루어지는 서브워드선을 배치시킨다. 이와 같이 메인워드선방향으로는 8개로 분할되고 상보비트선방향에 대해 4개씩이 할당된 서브워드선 중에서 1개의 서브워드선을 선택하기 위해 서브워드선택드라이버가 배치된다. 이 서브워드선택드라이버는 상기 서브워드드라이버의 배열방향으로 연장되는 4개의 서브워드선택선중에서 1개를 선택하는 선택신호를 형성한다.

상기 1개의 메모리어레이에 주목하면 1개의 메인워드선에 할당되는 8개의 메모리셀 어레이중 선택할 메모리셀이 포함되는 1개의 메모리셀 어레이에 대응한 서브워드드라이버에 있어서, 1개의 서브워드선택선이 선택되는 결과 1개의 메인워드선에 속하는 8×4=32개의 서브워드선중에서 1개의 서브워드선이 선택된다. 상기와 같이 메인워드선방향으로 2K(2048)의 메모리셀이 마련되므로, 1개의 서브워드선에는 2048/8=256개의 메모리셀이 접속되게 된다. 또한, 특히 제한되지는 않지만 리프레시동작(예를 들면 셀프리프레시모드)에 있어서는 1개의 메인워드선에 대응하는 8개의 서브워드선이 선택상태로 된다.

상기와 같이 1개의 메모리어레이는 상보비트선방향에 대해 4K비트의 기억용량을 갖는다. 그러나, 1개의 상보비트선에 대해 4K의 메모리셀을 접속하면 상보비트선의 기생용량이 증대하고 미세한 정보기억용 캐패시터와의 용량비에 의해 리드되는 신호레벨이 얻어지지 않게 되어 버리므로 상보비트선방향에 대해서도 16분할된다. 즉, 굵은 검은선으로 표시된 센스앰프(16)에 의해 상보비트선이 16분할로 분할된다. 센스앰프(16)은 공유센스방식에 의해 구성되고 메모리어레이의 양끝에 배치되는 센스앰프(16)을 제외해서 센스앰프(16)을 중심으로 해서 좌우에 상보비트선이 마련되고 좌우 중 어느 한쪽의 상보비트선에 선택적으로 접속된다.

도 2에는 본 발명에 관한 다이나믹형 RAM을 설명하기 위한 개략적인 레이아웃도가 도시되어 있다. 동일 도면에는 메모리칩 전체의 개략적인 레이아웃과 8분할된 1개의 메모리어레이의 레이아웃도가 도시되어 있다. 동일 도면은 도 1의 실시예를 다른 관점에서 도시한 것이다. 즉, 도 1과 마찬가지로 메모리칩은 긴쪽방향(워드선방향)에 대해 좌우와 상하에 각각 2개씩의 메모리어레이가 4분할되고, 그 긴쪽방향에 있어서의 중앙부분에는 여러개로 이루어지는 본딩패드 및 주변회로가 마련된다.

상기 2개씩의 메모리어레이는 각각 약 8M비트의 기억용량을 갖게 되는 것으로서, 그 중 한쪽이 확대해서 도시되어 있는 바와 같이 워드선방향으로 8분할되고 비트선방향으로 16분할된 서브어레이가 마련된다. 상기 서브어레이의 비트선방향의 양측에는 상기 비트선방향에 대해 센스앰프가 배치된다. 상기 서브어레이의 워드선방향의 양측에는 서브워드드라이버가 배치된다.

상기 1개의 어레이에는 전체 4096개의 워드선과 2048쌍의 상보비트선이 마련된다. 이것에 의해, 전체 약 8M비트의 기억용량을 갖게 된다. 상기와 같이 4096개의 워드선이 16개의 서브어레이로 분할해서 배치되므로, 1개의 서브어레이에는 256개의 워드선(서브워드선)이 마련된다. 또, 상기와 같이 2048쌍의 상보비트선이 8개의 서브어레이로 분할해서 배치되므로 1개의 서브어레이이는 256쌍의 상보비트선이 마련된다.

상기 2개의 어레이의 중앙부에는 메인로우디코더가 마련된다. 즉, 동일 도면에 도시된 어레이의 좌측에는 그의 우측에 마련되는 어레이와 공통으로 마련되는 상기 메인로우디코더에 대응해서 어레이제어회로 및 메인워드드라이버가 마련된다. 상기 어레이제어회로에는 제1 서브워드선택선을 구동하는 드라이버가 마련된다. 상기 어레이에는 상기 8분할된 서브어레이를 관통하도록 연장되는 메인워드선이 배치된다. 상기 메인워드드라이버는 상기 메인워드선을 구동한다. 상기 메인워드선과 마찬가지로 제1 서브워드선택선도 상기 8분할된 서브어레이를 관통하도록 연장된다. 상기 어레이의 상부에는 Y디코더 및 Y선택선 드라이버(YS드라이버)가 마련된다.

도 3에는 본 발명에 관한 다이나믹형 RAM에 있어서의 서브어레이와 그 주변회로의 1실시예의 개략적인 레이아웃도가 도시되어 있다. 동일 도면에는 도 2에 도시된 메모리어레이중의 빗금친 위치에 배치된 4개의 서브어레이SBARY가 대표로서 예시적으로 도시되어 있다. 동일 도면에 있어서는 서브어레이SBARY가 형성되는 영역에는 빗금을 치는 것에 의해 그 주변에 마련된 서브워드드라이버영역, 센스앰프영역 및 교차영역을 구별하는 것이다.

서브어레이SBARY는 다음과 같은 4종류로 나누어진다. 즉, 워드선의 연장방향을 수평방향으로 하면 우측하부에 배치되는 제1 서브어레이SBARY는 서브워드선SWL이 256개 배치되고 상보비트선쌍은 256쌍으로 구성된다. 그 때문에, 상기 256개의 서브워드선SWL에 대응한 256개의 서브워드드라이버SWD는 이와 같은 서브어레이의 좌우에 128개씩으로 분할해서 배치된다. 상기 256쌍의 상보비트선BL에 대응해서 마련되는 256개의 센스앰프SA는 상기와 같은 공유센스앰프방식으로 되고 이와 같은 서브어레이의 상하에 128개씩 분할해서 배치된다.

상기와 같이 우측상부에 배치되는 제2 서브어레이SBARY는 정규의 서브워드선SWL이 256개에 부가해서 8개의 예비워드선이 마련된다. 그 때문에, 상기 256+8개의 서브워드선SWL에 대응한 264개의 서브워드드라이버SWD는 이와 같은 서브어레이의 좌우에 132개씩 분할해서 배치된다. 상기와 같이 우측하부의 서브어레이가 256쌍의 상보비트선BL로 이루어지고 상기와 마찬가지로 128개의 센스앰프가 상하에 배치된다. 상기 우측의 상하에 배치되는 서브어레이SBARY에 형성되는 128쌍의 상보비트선은 그것 사이에 배치된 센스앰프SA에 대해 공유스위치MOSFET를 거쳐 공통으로 접속된다.

상기와 같이 좌측 하부에 배치되는 제3 서브어레이SBARY는 우측에 인접하는 서브어레이SBARY와 마찬가지로 서브워드선SWL이 256개에 의해 구성된다. 상기와 마찬가지로 128개의 서브워드드라이버가 분할해서 배치된다. 상기 하측 좌우에 배치된 서브어레이SBARY의 128개의 서브워드선SWL은 그것 사이에 배치된 영역에 형성된 128개의 서브워드드라이버SWD에 대해 공통으로 접속된다. 상기와 같이 좌측 하부에 배치되는 서브어레이SBARY는 256쌍으로 이루어지는 정규의 상보비트선BL에 부가해서 4쌍의 예비비트선4RED가 마련된다. 그 때문에, 상기 260쌍으로 이루어지는 상보비트선BL에 대응한 260개의 센스앰프SA는 이와 같은 서브어레이의 상하에 130개씩 분할해서 배치된다.

상기와 같이 좌측상부에 배치되는 제4 서브어레이SBARY는 우측에 인접하는 서브어레이SBARY와 마찬가지로 정규의 서브워드선SWL이 256개에 예비워드선R이 8개 마련되고, 하측에 인접하는 서브어레이와 마찬가지로 정규의 상보비트선쌍의 256쌍에 부가해서 예비비트선이 4쌍 마련되므로, 서브워드드라이버는 좌우에 132개씩 분할해서 배치되고 센스앰프SA는 130개씩이 상하에 분할해서 배치된다.

메인워드선MWL은 그의 1개가 대표로서 예시적으로 도시되어 있는 바와 같이 연장된다. 또, 컬럼선택선YS는 그의 1개가 대표로서 예시적으로 도시되는 바와 같이 동일 도면의 종방향으로 연장된다. 상기 메인워드선MWL과 평행하게 서브워드선SWL이 배치되고, 상기 컬럼선택선YS와 평행하게 상보비트선BL(도시하지 않음)이 배치되는 것이다. 이 실시예에서는 상기 4개의 서브어레이를 기본단위로 해서 도 2와 같이 8M비트분의 메모리어레이에서는 비트선방향으로는 8조의 서브어레이가 형성되고 워드선방향으로는 4조의 서브어레이가 구성된다. 1조의 서브어레이가 4개로 구성되므로 상기 8M비트의 메모리어레이에서는 8×4×4=128개의 서브어레이가 마련된다. 상기 8M비트의 메모리어레이가 칩전체에서는 8개 마련되므로, 메모리칩 전체에서는 128×8=1024개의 서브어레이가 형성되는 것이다.

상기 4개로 이루어지는 서브어레이에 대해 8개의 서브워드선택선FX0B∼FX7B가 메인워드선MWL과 마찬가지로 4조(8개)의 서브어레이를 관통하도록 연장된다. 그리고, 서브워드선택선FX0B∼FX3B로 이루어지는 4개와 FX4B∼FX7B로 이루어지는 4개가 상하의 서브어레이상에 나누어 연장시키도록 한다. 이와 같이 2개의 서브어레이에 대해 1조의 서브워드선택선FX0B∼FX7B를 할당하고 또한 그들을 서브어레이상을 연장시키도록 하는 이유는 메모리칩 사이즈의 소형화를 도모하기 위함이다.

즉, 각 서브어레이에 대해 상기 8개의 서브워드선택선FX0B∼FX7B를 할당하고 또 그것을 센스앰프영역상의 배선채널에 형성한 경우, 도 2의 메모리어레이와 같이 16개의 서브어레이가 상하의 메모리어레이에 있어서 합계 32개나 배치되므로 8×32=256개분의 배선채널이 필요하게 되는 것이다. 이것에 대해 상기의 실시예에서는 배선 그 자체가 2개의 서브어레이에 대해 상기 8개의 서브워드선택선FX0B∼FX7B를 할당하고 또 그것을 서브어레이상을 통과하도록 배치시키는 것에 의해 각별한 배선채널을 마련하는 일 없이 형성할 수 있다.

당초 서브어레이상에는 8개의 서브워드선에 대해 1개의 메인워드선이 마련되는 것이고, 그 8개중의 1개의 서브워드선을 선택하기 위해 서브워드선택선이 필요하게 되는 것이다. 메모리셀의 피치에 맞춰 형성되는 서브워드선의 8개분에 1개의 비율로 메인워드선이 형성되는 것이므로, 메인워드선의 배선피치는 완만하게 되어 있다. 따라서, 메인워드선과 동일한 배선층을 이용해서 상기 서브워드선택선을 메인워드선 사이에 형성하는 것은 비교적 용이하게 할 수 있는 것이다.

이 실시예의 서브워드드라이버는 후술하는 바와 같이, 상기 서브워드선택선FX0B 등을 통해서 공급되는 선택신호와 그것을 반전시킨 선택신호를 사용해서 1개의 서브워드선SWL을 선택하는 구성을 채용한다. 그리고, 서브워드드라이버는 그것을 중심으로 해서 좌우에 배치되는 서브어레이의 서브워드선SWL을 동시에 선택하는 구성을 채용하는 것이다. 그 때문에, 상기와 같이 2개의 서브어레이에 대해서는 128×2=256개의 서브워드드라이버에 대해 상기 4개의 서브워드선택선을 분할해서 공급한다. 즉, 서브워드선택선FX0B에 주목하면, 256÷4=64개의 서브워드드라이버로 선택신호를 공급할 필요가 있다.

상기 메인워드선MWL과 평행하게 연장되는 것을 제1 서브워드선택선FX0B로 하면, 좌측상부의 교차영역에 마련되고 상기 제1 서브워드선택선FX0B로부터의 선택신호를 받는 서브워드선택선 구동회로FXD를 거쳐 상기 상하에 배열되는 64개의 서브워드드라이버로 선택신호를 공급하는 제2 서브워드선FX0이 마련된다. 상기 제1 서브워드선택선FX0B는 상기 메인워드선MWL 및 서브워드선SWL과 평행하게 연장되는 것에 대해 상기 제2 서브워드선택선은 그것과 직교하는 컬럼선택선YS 및 상보비트선BL과 평행하게 연장된다. 상기 8개의 제1 서브워드선택선FX0B∼FX7B에 대해 상기 제2 서브워드선택선FX0∼FX7은 우수FX0, 2, 4, 6과 기수FX1, 3, 5, 7로 분할되어 서브어레이SBARY의 좌우에 마련된 서브워드드라이버SWD로 분할되어 배치된다.

상기 서브워드선택선 구동회로FXD는 동일 도면에 있어서 ■로 나타낸 바와 같이 1개의 교차영역의 상하에 2개씩 분배해서 배치된다. 즉, 상기와 같이 좌측상부의 교차영역에서는 하측에 배치된 서브워드선택선 구동회로가 상기 제1 서브워드선택선FX0B에 대응되고, 좌측중간부의 교차영역에 마련된 2개의 서브워드선택선 구동회로FXD가 제1 서브워드선택선FX2B와 FX4B에 대응되고, 좌측하부의 교차영역에 마련되고 상측에 배치된 서브워드선택선 구동회로가 상기 제1 서브워드선택선FX6B에 대응된다.

중앙상부의 교차영역에서는 하측에 배치된 서브워드선택선 구동회로가 상기 제1 서브워드선택선FX1B에 대응되고, 중앙중간부의 교차영역에 마련된 2개의 서브워드선택선 구동회로FXD가 제1 서브워드선택선FX3B와 FX5B에 대응되고, 중앙하부의 교차영역에 마련되고 상측에 배치된 서브워드선택선 구동회로가 상기 제1 서브워드선택선FX7B에 대응된다. 그리고, 우측상부의 교차영역에서는 하측에 배치된 서브워드선택선 구동회로가 상기 제1 서브워드선택선FX0B에 대응되고, 우측중간부의 교차영역에 마련된 2개의 서브워드선택선 구동회로FXD가 제1 서브워드선택선FX2B와 FX4B에 대응되고, 우측하부의 교차영역에 마련되고 상측에 배치된 서브워드선택선 구동회로가 상기 제1 서브워드선택선FX6B에 대응된다. 이와 같이 메모리어레이의 끝부에 마련된 서브워드드라이버는 그의 우측에는 서브어레이가 존재하지 않으므로 좌측만의 서브워드선SWL을 구동한다.

이 실시예와 같이 서브어레이상의 메인워드선의 피치 사이에 서브워드선택선을 배치하는 구성에서는 각별한 배선채널을 불필요로 할 수 있으므로, 1개의 서브어레이에 8개의 서브워드선택선을 배치하도록 해도 메모리칩이 커지는 일은 없다. 그러나, 상기와 같은 서브워드선택선 구동회로FXD를 형성하므로 영역이 증대하여 고집적화를 방해하게 된다. 즉, 상기 교차영역에는 동일 도면에 있어서 점선으로 나타낸 바와 같은 메인입출력선MIO나 서브입출력선LIO에 대응해서 마련되는 스위치회로IOSW나 센스앰프를 구동하는 파워MOSFET, 공유스위치MOSFET를 구동하기 위한 구동회로, 프리차지MOSFET를 구동하는 구동회로 등의 주변회로가 형성되므로 면적적인 여유가 없기 때문이다.

후술하는 바와 같이, 서브워드드라이버에 있어서는 상기 제2 서브워드선택선FX0∼6 등에는 그것과 평행하게 제1 서브워드선택선FX0B∼6B에 대응한 선택신호를 통과시키는 배선이 마련되는 것이지만, 그의 부하가 후술하는 바와 같이 작으므로 상기 제2 서브워드선택선FX0∼6과 같이 각별한 드라이버FXD를 마련하는 일 없이 상기 제1 서브워드선택선FX0B∼6B와 직접 접속되는 배선에 의해 구성된다. 단, 그의 배선층은 상기 제2 서브워드선택선FX0∼6과 동일한 것이 사용된다.

상기 교차영역 중 우수에 대응한 제2 서브워드선택선FX0∼FX6의 연장방향A에 배치된 것에는 ○에 P로 나타낸 바와 같이 센스앰프에 대해 정전압화된 내부전압VDL을 공급하는 N채널형 파워MOSFET, ○에 O로 나타낸 바와 같이 센스앰프에 대해 후술하는 바와 같은 오버드라이브용 클램프전압VDDCLP를 공급하는 P채널형 파워MOSFET 및 ○에 N으로 나타낸 바와 같이 센스앰프에 대해 회로의 접지전위VSS를 공급하기 위한 N채널형 파워MOSFET가 마련된다.

상기 교차영역 중 기수에 대응한 제2 서브워드선택선FX0∼FX6의 연장방향B에 배치된 것에는 ○에 B로 나타낸 바와 같이 비트선의 프리차지 및 등화용(이퀄라이즈용) MOSFET를 오프상태로 하는 N채널형 구동MOSFET와 ○에 N으로 나타낸 바와 같이 센스앰프에 대해 회로의 접지전위VSS를 공급하기 위한 N채널형 파워MOSFET가 마련된다. 이 N채널형 파워MOSFET는 센스앰프열의 양측에서 센스앰프를 구성하는 N채널형 MOSFET의 증폭MOSFET의 소오스로 접지전위를 공급하는 것이다. 즉, 센스앰프영역에 마련되는 128개 또는 130개의 센스앰프에 대해서는 상기 A측의 교차영역에 마련된 N채널형 파워MOSFET와 상기 B측의 교차영역에 마련된 N채널형 파워MOSFET의 양쪽에 의해 접지전위가 공급된다.

상기와 같이 서브워드선 구동회로SWD는 그것을 중심으로 해서 양측의 서브어레이의 서브워드선을 선택한다. 이것에 대해 상기 선택된 2개의 서브어레이의 서브워드선에 대응해서 2개의 센스앰프가 활성화된다. 즉, 서브워드선을 선택상태로 하면 어드레스선택MOSFET가 온상태로 되어 기억캐패시터의 전하가 비트선전하와 합성되어 버리므로, 센스앰프를 활성화시켜 원래의 전하의 상태로 복귀시킨다는 리라이트동작을 실행할 필요가 있기 때문이다. 이 때문에, 상기 끝부의 서브어레이에 대응한 것을 제외해서 상기 P, O 및 N으로 나타낸 파워MOSFET는 그것을 사이에 두고 양측의 센스앰프를 활성화시키기 위해 사용된다.

이것에 대해 어레이의 끝에 마련되는 서브어레이의 우측에 마련된 서브워드선 구동회로SWD에서는 상기 서브어레이의 서브워드선밖에 선택하지 않으므로 상기 P, O 및 N으로 나타낸 파워MOSFET는 상기 서브어레이에 대응한 센스앰프만을 활성화하는 것이다.

상기 센스앰프는 공유센스방식으로 되고 그것을 사이에 두고 양측에 배치되는 서브어레이 중 상기 서브워드선이 비선택된 측의 상보비트선에 대응한 공유스위치MOSFET가 오프상태로 되어 분리되는 것에 의해, 상기 선택된 서브워드선에 대응한 상보비트선의 리드신호를 증폭하여 메모리셀의 기억캐패시터를 원래의 전하상태로 복귀시킨다는 리라이트동작을 실행한다.

도 4에는 본 발명에 관한 다이나믹형 RAM에 있어서의 서브어레이와 그 주변회로를 형성하는 웰영역의 1실시예의 개략적인 레이아웃도가 도시되어 있다. 동일 도면에는 도 2에 도시된 메모리어레이 중 점선으로 둘러싸인 바와 같이, 상기 빗금친 위치에 배치된 4개의 서브어레이SBARY를 포함한 8개가 대표로서 예시적으로 도시되어 있다.

동일 도면에 있어서 흰바탕의 부분은 P형 기판(PSUB)을 나타내고 있다. 이 P형 기판PSUB에는 회로의 접지전위VSS가 인가된다. 상기 P형 기판PSUB에는 빗금친 바와 같이 2종류의 N형 웰영역 NWELL(VDL)과 NWELL(VDD CLP)가 형성된다. 즉, 센스앰프SA를 구성하는 P채널형 증폭MOSFET가 형성되는 N형 웰영역과 상기 A열의 교차영역에 배치되는 상기 파워스위치MOSFET가 형성되는 N형 웰영역에는 승압전압VPP를 이용해서 형성된 클램프전압VDDCLP가 공급된다.

상기 B열의 교차영역에는 서브입출력선LIO에 대응해서 마련되는 스위치회로IOSW를 구성하는 P채널형 MOSFET나 메인입출력선에 마련되는 프리차지용과 등화용 P채널형 MOSFET가 형성되는 N형 웰영역이 형성되고 강압해서 형성된 내부전압VDL이 공급된다.

서브어레이, 서브워드선 구동회로SWD가 형성되는 전체에는 깊은 깊이에 형성된 N형 웰영역DWELL이 형성된다. 이 깊은 깊이의 N형 웰영역으로는 워드선의 선택레벨에 대응된 승압전압VPP가 공급된다. 이 깊은 깊이의 N형 웰영역DWELL에는 상기 서브워드선 구동회로SWD를 구성하는 P채널형 MOSFET가 형성되는 N형 웰영역NWELL이 형성되고, 상기 깊은 깊이의 N형 웰영역DWELL과 마찬가지로 승압전압VPP가 인가된다.

상기 깊은 깊이의 N형 웰영역DWELL에는 메모리셀을 구성하는 N채널형 어드레스 선택MOSFET 및 서브워드구동회로SWD의 N채널형 MOSFET를 형성하기 위한 P형 웰영역PWELL이 형성된다. 이들 P형 웰영역PWELL에는 부의 전압으로 된 기판백바이어스전압VBB가 공급된다.

도 2에서 도시된 8분할된 1개의 어레이에서 보면, 상기 깊은 깊이의 N형 웰영역DWELL은 워드선방향에 대응해서 배열된 8개의 서브어레이를 1개의 단위로 해서 전체 16개가 비트선방향으로 배열되어 형성된다. 그리고, 어레이상을 연장하는 메인워드선의 양끝에 배치되는 서브워드드라이버에 대응된 교차영역이 상기 A열로 되고, 상기와 마찬가지로 B열과 같이 교대로 배치된다. 그 때문에, 끝부를 제외해서 상기 A열과 그것의 양측에 배치되는 2개의 센스앰프의 P채널형 MOSFET를 형성하기 위한 N형 웰영역NWELL(VDDCLP)이 공통화해서 마련된다.

도 5에는 본 발명에 관한 다이나믹형 RAM의 센스앰프부와 그의 주변회로의 1실시예의 주요부 회로도가 도시되어 있다. 동일 도면에 있어서는 2개의 서브어레이 사이에 배치된 센스앰프와 그것과 관련된 회로가 예시적으로 도시되어 있다. 또, 각 소자가 형성되는 웰영역이 점선으로 표시되고 그것에 인가되는 바이어스전압도 아울러 도시되어 있다.

다이나믹형 메모리셀은 상기 1개의 서브어레이에 마련된 서브워드선SWL과 상보비트선BL, /BL 중의 한쪽BL과의 사이에 마련된 1개가 대표로서 예시적으로 도시되어 있다. 다이나믹형 메모리셀은 어드레스선택MOSFET Qm과 기억캐패시터Cs로 구성된다. 어드레스선택MOSFET Qm의 게이트는 서브워드선SWL에 접속되고, 이 MOSFET Qm의 드레인이 비트선BL에 접속되고 소오스에 기억캐패시터Cs가 접속된다. 기억캐패시터Cs의 다른쪽의 전극은 공통화되어 플레이트전압이 인가된다. 상기 서브워드선SWL의 선택레벨은 상기 비트선의 하이레벨에 대해 상기 어드레스선택MOSFET Qm의 임계값전압분만큼 높게 된 고전압VPP로 된다.

후술하는 센스앰프를 내부강압전압VDL에 의해 동작시키도록 한 경우, 센스앰프에 의해 증폭되어 비트선에 인가되는 하이레벨은 상기 내부전압VDL에 대응한 레벨로 된다. 따라서, 상기 워드선의 선택레벨에 대응한 고전압VPP는 VDL+Vth로 된다. 센스앰프의 좌측에 마련된 서브어레이의 1쌍의 상보비트선BL과 /BL은 동일 도면에 도시한 바와 같이 평행하게 배치되고, 비트선의 용량밸런스 등을 취하기 위해 필요에 따라 적절하게 교차된다. 이와 같은 상보비트선BL과 /BL은 공유스위치MOSFET Q1과 Q2에 의해 센스앰프의 단위회로의 입출력노드와 접속된다.

센스앰프의 단위회로는 게이트와 드레인이 교차 접속되어 래치형태로 된 N채널형 증폭MOSFET Q5, Q6 및 P채널형 증폭MOSFET Q7, Q8로 구성된다. N채널형 MOSFET Q5와 Q6의 소오스는 공통소오스선CSN에 접속된다. P채널형 MOSFET Q7과 Q8의 소오스는 공통소오스선CSP에 접속된다. 상기 공통소오스선CSN과 CSP에는 각각 파워스위치MOSFET가 마련된다. 특히 제한되지는 않지만, N채널형 증폭MOSFET Q5와 Q6의 소오스가 접속된 공통소오스선CSN에는 상기 A와 B측의 교차영역에 마련된 N채널형 파워스위치MOSFET Q12와 Q13에 의해 접지전위에 대응한 동작전압이 인가된다.

상기 P채널형 증폭MOSFET Q7과 Q8의 소오스가 접속된 공통소오스선CSP에는 상기 A측의 교차영역에 마련된 오버드라이브용 P채널형 파워MOSFET Q15와 상기 내부전압VDL을 공급하는 N채널형 파워MOSFET Q16이 마련된다. 상기 오버드라이브용 전압은 승압전압VPP가 게이트에 공급된 N채널형 MOSFET Q14에 의해 형성된 클램프전압VDDCLP가 사용된다. 이 MOSFET Q14의 드레인에는 외부단자에서 공급된 전원전압VDD가 공급되고 상기 MOSFET Q14를 소오스폴로워 출력회로로서 동작시키고, 상기 승압전압VPP를 기준으로 해서 MOSFET Q14의 임계값전압분만큼 저하시킨 클램프전압VDDCLP를 형성한다.

특히 제한되지는 않지만, 상기 승압전압VPP는 차지펌프회로의 동작을 기준전압을 사용해서 제어해서 3. 8V와 같은 안정화된 고전압으로 된다. 그리고, 상기 MOSFET Q14의 임계값전압은 메모리셀의 어드레스선택MOSFET Qm에 비해 낮은 저임계값전압으로 형성되어 있고, 상기 클램프전압VDDCLP를 약 2. 9V와 같은 안정화된 정전압으로 한다. MOSFET Q26은 누설전류경로를 형성하는 MOSFET로서, 약 1μA정도의 미소한 전류밖에 흐르지 않는다. 이것에 의해, 장기간에 걸쳐 대기상태(비동작상태)로 되었을 때나 전원전압VDD의 범프에 의해 상기 VDDCLP가 과상승하는 것을 방지하고, 이와 같은 과상승시의 전압VDDCLP가 인가되는 증폭MOSFET Q7과 Q8의 백바이어스효과에 의한 동작지연을 방지한다.

이 실시예에서는 상기와 같은 클램프전압VDDCLP에 의해 센스앰프의 오버드라이브전압을 형성하는 것에 주목하여 그 전압을 공급하는 P채널형 파워MOSFET Q15와 센스앰프의 P채널형 증폭MOSFET Q7, Q8을 동일 도면에서 점선으로 나타낸 바와 같은 동일한 N형 웰영역NWELL에 형성함과 동시에 그 바이어스전압으로서 상기 클램프전압VDDCLP를 공급하는 것이다. 그리고, 센스앰프의 P채널형 증폭MOSFET Q7과 Q8의 공통소오스선CSP에 본래의 동작전압VDL을 인가하는 파워MOSFET Q16은 N채널형으로서 상기 오버드라이브용 MOSFET Q14와 전기적으로 분리해서 형성한다.

상기 N채널형 파워MOSFET Q15의 게이트에 공급되는 센스앰프 활성화신호SAP2는 상기 P채널형 MOSFET Q15의 게이트에 공급되는 오버드라이브용 활성화신호/SAP1과 역상의 신호로 되고, 특히 제한되지는 않지만 그의 하이레벨이 전원전압VDD에 대응된 신호로 된다. 즉, 상기와 같이 VDDCLP는 약 +2. 9V정도이고 전원전압VDD의 허용최소전압VDDmin은 약 3. 0V이므로, 상기 P채널형 MOSFET Q15를 오프상태로 할 수 있음과 동시에 상기 N채널형 MOSFET Q16을 저임계값전압의 것을 사용하는 것에 의해 소오스측에서 내부전압VDL에 대응한 전압을 출력시킬 수 있다.

상기 센스앰프의 단위회로의 입출력노드에는 상보비트선을 단락시키는 등화MOSFET Q11과 상보비트선에 하프프리차지전압을 공급하는 스위치MOSFET Q9와 Q10으로 이루어지는 프리차지회로가 마련된다. 이들 MOSFET Q9∼Q11의 게이트에는 공통으로 프리차지신호BLEQ가 공급된다. 이 프리차지신호BLEQ를 형성하는 드라이버회로는 상기 B측의 교차영역에 N채널형 MOSFET Q18을 마련해서 그 하강을 고속화로 한다. 즉, 메모리 액세스의 개시에 의해 워드선을 선택타이밍을 빠르게 하기 위해, 각 교차영역에 마련된 N채널형 MOSFET Q18을 온상태로 해서 상기 프리차지회로를 구성하는 MOSFET Q9∼Q11을 고속으로 오프상태로 전환하도록 하는 것이다.

이것에 대해 프리차지동작을 개시시키는 신호를 형성하는 P채널형 MOSFET Q17은 상기와 같이 교차영역에 마련되는 것이 아니라 Y디코더 및 YS드라이버부에 마련하도록 한다. 즉, 메모리 액세스의 종료에 의해 프리차지동작이 개시되는 것이지만 그 동작에는 시간적인 여유가 있으므로, 신호BLEQ의 상승을 고속으로 하는 것이 필요없기 때문이다. 이 결과, A측 교차영역에 마련되는 P채널형 MOSFET는 상기 오버드라이브용 파워MOSFET Q15만으로 되고, B측의 교차영역에 마련되는 P채널형 MOSFET는 다음에 설명할 입출력선의 스위치회로IOSW를 구성하는 MOSFET Q24, Q25 및 공통입력선MIO를 내부전압VDL에 프리차지시키는 프리차지회로를 구성하는 MOSFET로 할 수 있다. 그리고, 이들 N형 웰영역에는 상기 VDDCLP 또는 VDL과 같은 바이어스전압이 인가되므로, 1종류의 N형 웰영역으로 되어 기생사이리스터소자가 형성되지 않는다.

센스앰프의 단위회로는 공유스위치MOSFET Q3과 Q4를 거쳐 우측의 서브어레이와 마찬가지인 상보비트선BL, /BL에 접속된다. 스위치MOSFET Q12와 Q13은 컬럼스위치회로를 구성하는 것으로서, 선택신호YS를 받아 상기 센스앰프의 단위회로의 입출력노드를 서브공통입출력선LIO에 접속시킨다. 예를 들면, 좌측의 서브어레이의 서브워드선SWL이 선택되었을 때에는 센스앰프의 우측공유스위치MOSFET Q3과 Q4가 오프상태로 된다. 이것에 의해, 센스앰프의 입출력노드는 상기 좌측의 상보비트선BL, /BL에 접속되고, 선택된 서브워드선SWL에 접속된 메모리셀의 미소신호를 증폭하여 상기 컬럼스위치회로를 통해 서브공통입출력선LIO에 전달한다. 상기 서브공통입출력선은 B측의 교차영역에 마련된 N채널형 MOSFET Q19과 Q20 및 상기 P채널형 MOSFET Q24와 Q25로 이루어지는 스위치회로IOSW를 거쳐 메인앰프의 입력단자에 접속되는 입출력선MIO에 접속된다.

서브워드선 구동회로SWD는 그 중의 1개가 대표로서 예시적으로 도시되어 있는 바와 같이, 상기 깊은 깊이의 N형 웰영역DWELL(VPP)에 형성된 P채널형 MOSFET Q21과 이와 같은 DWELL내에 형성되는 P형 웰영역PWELL(VBB)에 형성된 N채널형 MOSFET Q22 및 Q23을 사용해서 구성된다. 인버터회로N1은 특히 제한되지는 않지만 상기 도 3에 도시한 바와 같은 서브워드선택선 구동회로FXD를 구성하는 것으로서, 상기와 같이 교차영역에 마련되는 것이다. 서브어레이의 어드레스선택 MOSFET Qm도 상기 DWELL내에 형성되는 P형 웰 영역PWELL (VBB)에 형성되는 것이다. 도 16에는 도 5에 도시한 MOSFET Qm, Q15 및 Q7의 소오스 및 드레인이 P형 반도체기판PSUB내에 형성된 상태가 단면도에 의해 도시되어 있다.

도 6에는 상기 서브어레이의 메인워드선과 서브워드선의 관계를 설명하기 위한 주요부 블럭도가 도시되어 있다. 동일 도면은 주로 회로동작을 설명하는 것으로서, 상기와 같은 서브워드선택선의 기하학적인 배치를 무시해서 서브워드선택선FX0B∼7B를 일괄해서 나타내고 있다. 동일 도면에 있어서는 서브워드선의 선택동작을 설명하기 위해 2개의 메인워드선MWL0과 MWL1이 대표로서 도시되어 있다. 이들 메인워드선MWL0은 메인워드드라이버MWD0에 의해 선택된다. 다른 메인워드선MWL1은 상기와 동일한 메인워드드라이버에 의해 마찬가지로 선택된다.

상기 1개의 메인워드선MWL0에는 그것의 연장방향에 대해 8조의 서브워드선이 마련된다. 동일 도면에는 그 중의 2조의 서브워드선이 대표로서 예시적으로 도시되어 있다. 서브워드선은 우수0∼6과 기수1∼7의 합계 8개의 서브워드선이 1개의 서브어레이에 교대로 배치된다. 메인워드드라이버에 인접하는 우수0∼6과 메인워드선의 먼끝측(워드드라이버의 반대측)에 배치되는 기수1∼7을 제외해서 서브어레이 사이에 배치되는 서브워드드라이버는 그것을 중심으로 한 좌우의 서브어레이의 서브워드선을 구동한다.

이것에 의해, 상기와 같이 서브어레이로서는 8분할되지만, 상기와 같이 실질적으로 서브워드드라이버SWD에 의해 2개의 서브어레이에 대응한 서브워드선이 동시에 선택되므로 실질적으로는 상기 서브어레이가 4조로 나누어지게 된다. 상기와 같이 서브워드선SWL을 우수0∼6과 기수1∼7로 나누고 각각 메모리블럭의 양측에 서브워드드라이버SWD를 배치하는 구성에서는 메모리셀의 배치에 맞춰 고밀도로 배치되는 서브워드선SWL의 실질적인 피치를 서브워드드라이버SWD중에서 2배로 완화할 수 있어 서브워드드라이버SWD와 서브워드선SWL을 효율좋게 반도체칩상에 배치할 수 있다.

이 실시예에서는 상기 서브워드드라이버SWD는 4개의 서브워드선0∼6(1∼7)에 대해 공통으로 메인워드선MWL에서 선택신호를 공급한다. 상기 4개의 서브워드선중에서 1개의 서브워드선을 선택하기 위한 서브워드선택선FXB가 마련된다. 서브워드선택선은 FXB0∼FXB7의 8개로 구성되고, 그 중의 우수FXB0∼FXB6이 상기 우수열의 서브워드드라이버0∼6에 공급되고, 그 중 기수FXB1∼FXB7이 상기 기수열의 서브워드드라이버1∼7에 공급된다.

서브워드선택선FXB0∼FXB7은 서브어레이상에서는 제2층째의 금속(메탈)배선층M2에 의해 형성되고, 마찬가지로 제2층째의 금속배선층M2에 의해 구성되는 메인워드선MWL0∼MWLn과 평행하게 연장되는 제1 서브워드선택선과 거기에서 직교하는 방향으로 연장되는 제2 서브워드선택선으로 이루어진다. 특히 제한되지는 않지만, 상기 제2 서브워드선택선은 메인워드선MWL과의 교차를 위해 제3층째의 금속배선층M3에 의해 구성된다.

서브워드드라이버SWD는 그 중의 1개가 예시적으로 도시되어 있는 바와 같이, 메인워드선MWL에 입력단자가 접속되고 출력단자에 서브워드선SWL이 접속된 P채널형 MOSFET Q21과 N채널형 MOSFET Q22로 이루어지는 제1 CMOS 인버터회로 및 상기 서브워드선SWL과 회로의 접지전위 사이에 마련되고 상기 서브워드선택신호FXB를 받는 스위치MOSFET Q23으로 구성된다. 이 스위치MOSFET Q23의 게이트를 접속하기 위해 실제로는 0, 2, 4, 6으로 이루어지는 서브워드드라이버열을 따라 FX와 FXB의 합계 8개의 서브워드선택선이 배치되지만 동일 도면에서는 1개의 선으로 표시하고 있다.

상기 서브워드선택신호FXB의 반전신호FX를 형성하는 제2 CMOS 인버터회로N1이 서브워드선택선 구동회로FXD로서 마련되고, 그의 출력신호를 상기 제1 CMOS인버터회로의 동작전압단자인 P채널형 MOSFET Q21의 소오스단자에 공급한다. 이 제2 CMOS인버터회로N1은 특히 제한되지는 않지만, 상기 도 3과 같이 교차영역에 형성되고 여러개(상기 실시예에서는 64개)로 이루어지는 서브워드드라이버SWD에 대응해서 공통으로 사용된다.

상기와 같은 서브워드드라이버SWD의 구성에 있어서는 메인워드선MWL이 워드선의 선택레벨에 대응한 승압전압VPP와 같은 하이레벨일 때, 상기 제1 CMOS 인버터회로의 N채널형 MOSFET Q22가 온상태로 되고 서브워드선SWL을 회로의 접지전위와 같은 로우레벨로 한다. 이 때, 서브워드선택신호FXB가 회로의 접지전위와 같은 로우레벨과 같은 선택레벨로 되고 서브워드선택선 구동회로FXD로서의 제2 CMOS 인버터회로N1의 출력신호가 상기 승압전압VPP에 대응한 선택레벨로 되어도 상기 메인워드선MWL의 비선택레벨에 의해 P채널형 MOSFET Q21이 오프상태이므로, 상기 서브워드선SWL은 상기 N채널형 MOSFET Q22의 온상태에 의한 비선택상태로 된다.

상기 메인워드선MWL이 선택레벨에 대응한 회로의 접지전위와 같은 로우레벨일 때, 상기 제1 CMOS 인버터회로의 N채널형 MOFET Q22가 오프상태로 되고 P채널형 MOSFET Q21이 온상태로 된다. 이 때, 서브워드선택신호FXB가 상기 회로의 접지전위와 같은 로우레벨이면, 서브워드선택선 구동회로FXD로서의 제2 CMOS 인버터회로N1의 출력신호가 상기 승압전압VPP에 대응한 선택레벨로 되고 서브워드선SWL을 VPP와 같은 선택레벨로 한다. 만약, 서브워드선택신호FXB가 승압전압VPP와 같은 비선택레벨이면, 상기 제2 CMOS 인버터회로N1의 출력신호가 로우레벨로 되고 이것과 함께 상기 N채널형 MOSFET Q23이 온상태로 되어 서브워드선SWL을 로우레벨의 비선택레벨로 한다.

상기 메인워드선MWL 및 그것과 평행하게 배치되는 제1 서브워드선택선FXB는 상기와 같이 비선택레벨이 모두 VPP와 같은 하이레벨로 되어 있다. 그 때문에, RAM이 비선택상태(대기상태)일 때 상기 평행하게 배치되는 메인워드선MWL과 제1 서브워드선택선FXB와의 사이에 절연불량이 발생해도 누설전류가 흐르는 일이 없다. 이 결과, 메인워드선MWL 사이에 제1 서브워드선택선FXB를 형성해서 서브어레이상에 배치시킬 수 있고, 배치의 고밀도화로서도 상기 누설전류에 의한 직류불량을 회피할 수 있어 고신뢰성으로 되는 것이다.

도 7에는 상기 메모리어레이의 메인워드선과 센스앰프 관계를 설명하기 위한 주요부 블럭도가 도시되어 있다. 동일 도면에 있어서는 대표로서 1개의 메인워드선MWL이 도시되어 있다. 이 메인워드선MWL은 메인워드드라이버MWD에 의해 선택된다. 상기 메인워드드라이버에 인접해서 상기 우수서브워드선에 대응한 서브워드드라이버SWD가 마련된다.

동일 도면에서는 생략되어 있지만 상기 메인워드선MWL과 평행하게 배치되는 서브워드선과 직교하도록 상보비트선이 마련된다. 이 실시예에서는 특히 제한되지는 않지만 상보비트선도 우수열과 기수열로 나누어지고 각각에 대응해서 서브어레이(메모리셀어레이)를 중심으로 해서 좌우에 센스앰프SA가 분할된다. 센스앰프SA는 상기와 같이 공유센스방식으로 되지만, 끝부의 센스앰프SA에서는 실질적으로 한쪽에만 상보비트선이 마련되는 것이 아니라 공유스위치MOSFET를 거쳐 상보비트선과 접속된다.

상기와 같이 메모리블럭의 양측에 센스앰프SA를 분산해서 배치하는 구성에서는 기수열과 우수열로 상보비트선이 분할되므로 센스앰프열의 피치를 완만하게 할 수 있다. 반대로 말하면, 고밀도로 상보비트선을 배치하면서 센스앰프SA를 형성하는 소자영역을 확보할 수 있게 된다. 상기 센스앰프SA의 배열을 따라 상기 서브입출력선이 배치된다. 이 서브입출력선은 컬럼스위치를 거쳐 상기 상보비트선에 접속된다. 컬럼스위치는 스위치MOSFET로 구성된다. 이 스위치MOSFET의 게이트는 컬럼디코더의 선택신호가 전달되는 컬럼선택선YS에 접속된다.

도 8에는 본 발명에 관한 다이나믹형 RAM의 주변회로부분의 1실시예의 개략적인 블럭도가 도시되어 있다. 타이밍 제어회로TG는 외부단자에서 공급되는 로우어드레스스트로브신호/RAS, 컬럼어드레스스트로브신호/CAS, 라이트인에이블신호/WE 및 출력인에이블신호/OE를 받고 동작모드의 판정 그것에 대응해서 내부회로의 동작에 필요한 각종 타이밍신호를 형성한다. 본 명세서 및 도면에서는 「/」는 로우레벨이 활성화레벨인 것을 의미하는 데 사용되고 있다.

신호R1과 R3은 로우계의 내부타이밍신호로서 로우계의 선택동작를 위해 사용된다. 타이밍신호ψXL은 로우계 어드레스를 페치해서 유지시키는 신호로서 로우어드레스버퍼RAB에 공급된다. 즉, 로우어드레스버퍼RAB는 상기 타이밍신호ψXL에 의해 어드레스단자A0∼Ai에서 입력된 어드레스를 페치해서 래치회로에 유지시킨다. 타이밍신호ψYL은 컬럼계 어드레스를 페치해서 유지시키는 신호로서 컬럼어드레스버퍼CAB에 공급된다. 즉, 컬럼어드레스버퍼CAB는 상기 타이밍신호ψYL에 의해 어드레스단자A0∼Ai에서 입력된 어드레스를 페치해서 래치회로에 유지시킨다.

신호ψREF는 리프레시모드일 때 발생되는 신호로서 로우어드레스버퍼의 입력부에 마련된 멀티플렉서AMX에 공급되고, 리프레시모드일 때 리프레시어드레스카운터회로RFC에 의해 형성된 리프레시용 어드레스신호로 전환하도록 제어한다. 리프레시어드레스카운터회로RFC는 타이밍 제어회로TG에 의해 형성된 리프레시용 클럭펄스ψRC를 계수해서 리프레시어드레스신호를 생성한다. 이 실시예에서는 후술하는 바와 같은 오토리프레시와 셀프리프레시를 갖게 된다. 타이밍신호ψX는 워드선선택 타이밍신호로서 디코더XIB에 공급되어 하위 2비트의 어드레스신호의 해독된 신호에 따라 4가지의 워드선 선택타이밍신호XiB가 형성된다. 타이밍신호ψY는 컬럼선택타이밍신호로서 컬럼계 프리디코더YPD에 공급되어 컬럼선택신호AYix, AYjx, AYkx가 출력된다.

타이밍신호ψW는 라이트동작을 지시하는 제어신호이고, 타이밍신호ψR은 리드동작을 지시하는 제어신호이다. 이들 타이밍신호ψW와 ψR은 입출력회로I/O에 공급되고, 라이트동작일 때는 입출력회로I/O에 포함되는 입력버퍼를 활성화하고 출력버퍼를 출력하이임피던스상태로 한다. 이것에 대해 리드동작일 때에는 상기 출력버퍼를 활성화하고 입력버퍼를 출력하이임피던스상태로 한다. 타이밍신호ψMS는 특히 제한되지는 않지만 메모리어레이 선택동작을 지시하는 신호로서, 로우어드레스버퍼RAB에 공급되고 이 타이밍과 동기해서 선택신호MSi가 출력된다. 타이밍신호ψSA는 센스앰프의 동작을 지시하는 신호이다. 이 타이밍신호ψSA에 따라 센스앰프의 활성화펄스가 형성된다.

이 실시예에서는 로우계의 용장회로X-RED가 대표로서 예시적으로 설명되어 있다. 즉, 상기 회로X-RED는 불량어드레스를 기억시키는 기억회로와 어드레스 비교회로를 포함하고 있다. 기억된 불량어드레스와 로우어드레스버퍼RAB에서 출력되는 내부어드레스신호BXi를 비교하고, 불일치일 때에는 신호XE를 하이레벨로 하고 신호XEB를 로우레벨로 해서 정규회로의 동작을 유효하게 한다. 상기 입력된 내부어드레스신호BXi와 기억된 불량어드레스가 일치하면, 신호XE를 로우레벨로 해서 정규회로의 불량메인워드선의 선택동작을 금지시킴과 동시에 신호XEB를 하이레벨로 해서 1개의 예비메인워드선을 선택하는 선택신호XRiB를 출력시킨다.

내부전압 발생회로VG는 외부단자에서 공급된 3. 3V와 같은 전원전압VDD와 0V의 접지전위VSS를 받고, 상기 승압전압VPP(+3. 8V), 내부전압VDL(+2. 2V), 플레이트전압(프리차지전압)VPL(1. 1V) 및 기판전압VBB(-1. 0V)를 형성한다. 특히 제한되지는 않지만, 상기 승압전압VPP와 기판전압VBB는 차지펌프회로와 그의 제어회로를 사용해서 상기 전압VPP 및 VBB를 안정적으로 형성한다. 상기 내부전압VDL은 기준전압을 사용해서 상기 전원전압VDD를 내부 강압해서 안정화시켜 형성된다. 상기 플레이트전압VPL이나 하프프리차지전압은 내부강압전압VDL을 1/2로 분압해서 형성된다.

도 9에는 본 발명에 관한 다이나믹형 RAM을 설명하기 위한 소자구조 단면도가 도시되어 있다. 이 실시예에서는 상기와 같은 메모리셀부의 소자구조가 대표로서 예시적으로 도시되어 있다. 메모리셀의 기억캐패시터는 2층째의 폴리실리콘층을 축적노드SN으로서 사용하고 어드레스 선택용 MOSFET의 한쪽의 소오스, 드레인SD와 접속된다. 상기 2층째의 폴리실리콘층으로 이루어지는 축적노드SN은 왕관구조로 되고 얇은 게이트절연막을 거쳐 3층째의 폴리실리콘층으로 이루어지는 플레이트전극PL이 형성되어 구성된다. 어드레스 선택용 MOSFET의 게이트는 서브워드선SWL과 일체적으로 구성되고, 1층째의 폴리실리콘층과 그의 상부에 형성된 텅스텐 실리사이드(WSi)에 의해 형성된다. 어드레스 선택용 MOSFET의 다른쪽의 소오스, 드레인은 폴리실리콘층과 그의 상부에 마련된 상기와 마찬가지인 텅스텐실리사이드로 구성된 비트선BL에 접속된다. 상기 메모리셀의 상부에는 제2층째의 금속층M2로 이루어지는 메인워드선MWB, 서브워드선택선FXB가 형성되고, 그의 상부에는 제3층째로 이루어지는 금속층M3으로 이루어지는 Y선택선YS나 서브워드선택선FX가 형성된다.

동일 도면에서는 생략되어 있지만, 메모리셀부의 주변부에는 서브워드드라이버SWD 등을 구성하는 N채널형 MOSFET나 P채널형 MOSFET가 형성된다. 이들 주변회로를 구성하기 위해 도시하지는 않지만 1층째의 금속층이 형성되어 있다. 예를 들면, 상기 CMOS 인버터회로를 구성하기 위해 N채널형 MOSFET와 P채널형 MOSFET의 게이트를 접속하는 배선에는 상기 1층째의 금속층M1이 사용된다. 상기 CMOS 인버터회로의 입력단자와 2층째의 금속층M2로 이루어지는 메인워드선MWB와의 접속에는 스루홀을 거쳐 더미로서의 제1층째의 금속층M1로 떨어뜨려 이 제1층째의 금속층M1과 콘택트를 거쳐 게이트전극에 접속된다.

3층째의 금속층M3에 의해 형성된 Y선택선YS를 컬럼선택스위치MOSFET의 게이트에 접속시키는 경우, 또는 상기 금속층M3으로 형성된 서브워드선선택선FX와 서브워드드라이버의 P채널형 MOSFET의 소오스, 드레인과의 접속에는 스루홀을 거쳐 상기 더미로서의 금속층M2, 금속층M1로 떨어뜨려 상기 컬럼스위치MOSFET의 게이트나 P채널형 MOSFET의 소오스, 드레인과 접속된다.

이 실시예와 같은 소자구조를 채용할 때 상기와 같이 메인워드선을 구성하는 제2층째의 금속층M2에 대해 그것과 평행하게 연장되는 제2층째의 금속층M2의 부분 또는 상기 메인워드선의 금속층M2와 교차하는 제3층째의 금속층M3의 부분으로 이루어지는 서브워드선택선과의 사이의 절연막에 결함이 발생하는 것에 의해 무시할 수 없는 누설전류가 흘러 버린다. 이와 같은 누설전류 그 자체는 메모리셀의 리드/라이트동작에는 영향을 미치지 않으면 실제상은 문제없지만, 비선택상태에서의 전류불량이라는 문제를 야기시켜 버린다. 본원 발명에서는 상기와 같이 메인워드선MWB와 서브워드선택선FXB가 동일 전위에서 비선택상태이므로 상기 누설전류의 발생이 생기지 않는다.

상기 메인워드선MWB와 서브워드선택선FXB 사이의 누설전류의 발생에서 메모리셀의 리드/라이트동작에 불량이 발생하는 경우에는 예비의 메인워드선으로 치환된다. 그러나, 불량의 메인워드선MWB는 그대로 남고 상기 메인워드선MWB에 대해서 누설전류가 계속 흐르는 결과로 된다. 상기와 같은 누설전류의 발생은 이러한 메인워드선MWB가 예비의 메인워드선으로 치환되는 결과 메모리의 리드, 라이트동작 그 자체에는 아무런 영향을 주지 않는다. 그러나, 직류전류가 증가해 버려 제품으로서의 성능의 악화로 이어져 최악의 경우에는 직류불량으로 되므로, 상기 결함구제회로가 활용되지 않게 되지만 상기와 같은 구성으로 하는 것에 의해 그것을 회피할 수 있다.

상기 실시예와 같이 센스앰프의 동작전압으로서 전원전압VDD에 의존하지 않는 안정화전압VDDCLP와 VDL을 사용한 경우, 센스앰프의 증폭동작 그 자체는 전원전압VDD에 의존하지 않고 안정적인 증폭동작을 실행시킬 수 있다. 그러나, 상기 센스앰프의 활성화신호나 센스앰프의 증폭동작에 계속해서 실행되는 컬럼선택타이밍신호를 형성하는 지연회로로서 전원전압VDD를 사용해서 구성하면 상기 센스앰프의 증폭동작의 안정화가 오히려 문제로 되는 것이 판명되었다.

도 15의 파형도에 도시한 바와 같이, 전원전압VDD가 허용최대값VDDmax=3. 6V와 같이 높아지면, 그것에 대응해서 지연회로에 흐르는 전류가 증대해서 신호전파지연시간이 짧아져 버린다. 이 때문에, 오버드라이브시간이 짧아져 비트선BL과 /BL의 증폭속도가 지연된다. 이것에 부가해서, 컬럼선택신호YS의 상승타이밍이 상기 지연시간이 짧아지는 것에 대응해서 빨라져 버린다. 따라서, 센스앰프의 증폭신호가 충분히 커지기 전에 센스앰프의 입출력노드가 상기 서브공통입출력선LIO와 접속되는 것에 의해 증폭진폭이 작아져 버린다.

구체적으로는 로우레벨측의 비트선전위는 서브공통입출력선LIO의 상기와 같은 내부전압VDL에 대응한 하이레벨의 프리차지에 의해 상승되어 버려 최악의 경우에는 상기와 같은 센스앰프의 하이레벨과 동일하게 되어 역리드의 원인으로 된다. 따라서, 상기와 같은 지연회로의 전원전압 의존성이 최악의 경우를 상정해서 각 회로의 동작타이밍을 설정할 필요가 있고, 결과로서 동작속도를 지연시켜 버린다는 문제가 발생한다.

도 10에는 본 발명에 관한 다이나믹형 RAM에 사용되는 지연회로의 1실시예의 회로도가 도시되어 있다. 이 실시예에서는 내부전압VCL에 의해 동작되는 P채널형 MOSFET Q30과 N채널형 MOSFET Q31로 이루어지는 CMOS인버터회로에 의해, 지연신호의 진폭을 전원전압VDD에 의존하지 않는 일정으로 하고, 그것과 저항R과 캐패시터C로 이루어지는 지연회로의 지연신호를 받는 P채널형 MOSFET Q32와 Q33 및 N채널형 MOSFET Q34와 Q35로 이루어지는 NOR게이트회로도 상기 내부전압VDL에 의해 동작시키도록 한다. 이 구성에서는 전원전압VDD의 변동에 관계없이 일정한 지연시간을 설정할 수 있다.

즉, 입력신호IN이 로우레벨일 때 P채널형 MOSFET Q30이 온상태로 되고, 내부전압VDL에 대응한 하이레벨을 형성하고 있다. 이것에 의해, NOR게이트회로의 N채널형 MOSFET Q34와 Q35가 온상태로 되고 로우레벨의 출력신호를 형성하고 있다. 이 신호는 레벨변환회로LVC와 구동회로DR1을 통해서 VDL레벨에서 VDD레벨의 신호로 변환되어 출력되고 있다. 상기 입력신호IN이 하이레벨로 변화하면 상기 P채널형 MOSFET Q30이 오프상태로 되고 N채널형 MOSFET Q31이 온상태로 되므로 MOSFET Q34가 오프상태로 되고 P채널형 MOSFET Q33이 온상태로 된다.

그러나, 캐패시터C에 유지된 VDL에 대응한 하이레벨 저항R에 의해 방전되고, 그것이 상기 NOR게이트회로의 논리임계값전압이하에 도달할 때까지의 동안은 NOR게이트회로의 출력신호는 로우레벨상태로 되어 있다. 그리고, 상기 캐패시터C의 전위가 상기 논리임계값전압이하로 되면, NOR게이트회로의 출력신호는 로우레벨에서 하이레벨로 상승한다. 즉, 입력신호IN의 로우레벨에서 하이레벨의 상승에 대해 출력신호OUT에서는 상기 레벨변환회로와 구동회로에서의 지연시간을 무시하면, 상기 저항R과 캐패시터C에 의해 설정되는 지연시간이 경과후에 하이레벨로 상승하게 된다.

이와 같은 지연회로를 사용해서 예를 들면 워드선의 선택타이밍신호를 입력신호로 하고 상기 출력신호에 의해 센스앰프 활성화신호를 형성하도록 하면, 전원전압VDD의 변동에 관계없이 대략 일정한 시간간격으로 워드선과 센스앰프를 동작시킬 수 있다. 그리고, 상기 센스앰프의 활성화신호를 입력신호로 하고 그 지연신호에 의해 상기 컬럼선택신호YS를 형성하도록 하면, 상기 전원전압VDD의 변동을 받지 않고 안정된 동작을 실행시킬 수 있다. 상기 컬럼선택신호YS는 컬럼어드레스스트로브신호/CAS가 로우레벨이고 컬럼어드레스신호의 페치가 실행되고 또한 컬럼디코더가 동작해서 선택신호를 형성하고 있는 것이 조건으로 되는 것으로서, 상기 지연회로에 공급되는 입력신호IN에는 상기와 같은 조건이 포함되는 것은 물론이다.

도 11에는 오버드라이브펄스를 발생시키는 펄스발생회로의 1실시예의 회로도가 도시되어 있다. 이 실시예에서도 오버드라이브펄스폭이 전원전압VDD의 변동의 영향을 받지 않도록 하기 위해, 지연회로를 구성하는 CMOS인버터회로는 P채널형 MOSFET Q36과 N채널형 MOSFET Q37로 도시된 CMOS인버터회로와 같이 내부전압VDL을 동작전압으로서 사용하게 된다. 이와 같은 CMOS인버터회로를 여러단 종렬형태로 접속해서 필요한 펄스폭에 대응한 지연시간을 얻도록 하는 것이다.

센스앰프 활성화신호/SAE를 형성하는 도시하지 않은 입력회로도 상기 내부전압VDL에 의해 동작되고, 그 로우레벨의 변화에 대응해서 하이레벨에서 로우레벨로 변화하는 타이밍신호/SAP1을 형성할 수 있다. 그리고, 상기 지연회로에 의한 지연시간경과후에 정지신호STP를 형성해서 상기 신호/SAP1을 로우레벨에서 하이레벨로 변화시켜 상기 오버드라이브용 P채널형 MOSFET Q15를 오프상태로 한다. 그리고, 센스앰프 활성화신호SAP2를 하이레벨로 변화시켜 상기 N채널형 파워MOSFET Q16을 온상태로 한다.

이 실시예에서는 전원전압VDD를 사용해서 상기 P채널형 MOSFET Q15를 오프상태로 하는 하이레벨을 형성하고 상기 N채널형 MOSFET Q16을 온상태로 하는 하이레벨을 형성한다. 그 때문에, MOSFET Q16은 내부전압VDL을 그대로 공통소오스선CSP에 공급하도록 하기 위해, 그의 임계값전압이 상기 메모리셀의 어드레스선택MOSFET에 비해 낮은 저임계값전압을 갖게 된다.

이 실시예에 있어서도 상기 내부전압VDL에 의해 동작되는 CMOS인버터회로와 같은 지연회로를 사용해서 오버드라이브시간을 설정하는 것이므로, 전원전압VDD의 변동에 관계없이 센스앰프를 안정적으로 동작시킬 수 있다. 이 결과, 상기 센스앰프의 오버드라이브전압이 상기 클램프전압VDDCLP와 내부전압VDL에 의해 안정동작될 수 있는 것과 상승적으로 작용해서 센스앰프의 증폭동작의 안정화를 도모할 수 있다. 즉, 증폭MOSEFT의 기판전압이 상기와 같이 VDDCLP에 의해 안정화되어 있으므로, 전원전압VDD가 높아져도 P채널형 증폭MOSFET의 기판효과에 의한 임계값전압의 증대를 방지할 수 있어 안정한 이득에서의 증폭이 실행됨과 동시에 전원전압VDD의 변동에 의한 동작타이밍의 변동도 없으므로, 타이밍마진을 필요최소로 설정할 수 있는 결과 메모리액세스시간의 고속화를 기대할 수 있게 된다.

도 12에는 상기 타이밍발생회로에 사용되는 레벨변환회로LVC의 1실시예의 회로도가 도시되어 있다. 레벨변환할 입력신호IN은 P채널형 MOSFET Q40과 N채널형 MOSFET Q41로 이루어지는 CMOS인버터회로에 의해 반전되고, P채널형 MOSFET Q42와 N채널형 MOSFET Q43으로 이루어지는 CMOS인버터회로에 의해 반전된다. 그 때문에, 상기 2개의 CMOS인버터회로의 출력신호는 서로 역상의 신호로 된다.

상기 서로 역상으로 된 VDL레벨의 신호는 P채널형 MOSFET Q45와 N채널형 MOSFET Q46의 게이트 및 P채널형 MOSFET Q48과 N채널형 MOSFET Q49의 게이트에 공급된다. 상기 P채널형 MOSFET Q45와 Q48의 소오스와 전원전압VDD 사이에는 P채널형 MOSFET Q44와 Q47이 마련된다. 이들 MOSFET Q44와 Q47의 게이트에는 서로 다른쪽의 출력신호가 교차적으로 공급되고, 상기 MOSFET Q48과 Q49의 드레인에서 전원전압VDD에 대응한 출력신호OUT를 출력시킨다.

MOSFET Q45와 Q46의 게이트가 하이레벨(VDL)이고 MOSFET Q48과 Q49의 게이트가 로우레벨(VSS)일 때, MOSFET Q46의 온상태에 의해 다른쪽의 회로의 P채널형 MOSFET Q47을 온상태로 한다. 이것에 의해, MOSFET Q47과 Q48을 통해서 전원전압VDD와 같은 하이레벨이 출력되고 P채널형 MOSFET Q44를 오프상태로 한다. 반대로, MOSFET Q45와 Q46의 게이트가 로우레벨(VSS)이고 MOSFET Q48과 Q49의 게이트가 하이레벨(VDL)일 때, MOSFET Q49의 온상태에 의해 로우레벨을 출력하고 다른쪽의 회로의 P채널형 MOSFET Q44를 온상태로 한다. 이것에 의해, MOSFET Q44와 Q45를 통해서 전원전압VDD와 같은 하이레벨이 출력되고 P채널형 MOSFET Q47을 오프상태로 한다.

도 13a 및 도 13b에는 본 발명에 관한 다이나믹형 RAM의 동작의 1예를 설명하기 위한 타이밍도가 도시되어 있다. 도 13a에는 전원전압VDD가 허용최소VDDmin=3. 0V와 같은 낮은 경우가 도시되어 있다. /RAS의 로우레벨에 의해 로우계의 메모리액세스가 개시되고 로우어드레스계의 선택타이밍신호RAC가 발생되고 그것에 의해 워드선SWL이 선택된다. 이 신호RAC를 상기 도 10과 같은 지연회로에 의해 지연시켜 센스앰프 활성화신호/SAE가 형성된다. 상기 센스앰프 활성화신호/SAE를 도 11과 같은 타이밍 발생회로에 공급해서 오버드라이브펄스와 센스앰프의 활성화신호를 형성한다. 이것에 의해, 오버드라이브시간만큼 공통소오스선CSP의 전위가 내부전압VDL이상으로 높아져 비트선BL 또는 /BL의 하이레벨로의 상승을 고속으로 한다. 이 후에 상기 신호/SAE를 상기 도 10과 같은 지연회로에 의해 지연시켜 Y선택신호YS를 상승시킨다.

도 13b에는 전원전압VDD가 허용최대VDDmax=3. 6V와 같은 높은 경우가 도시되어 있다. 상기와 같이 전원전압VDD에 의존하지 않는 지연회로에 의해 타이밍펄스를 발생시키고 있고 또한 센스앰프의 증폭MOSFET의 임계값전압이 상기 전원전압VDD의 변동에 대응해서 변화하지 않으므로, 안정적으로 동작하여 오버드라이브시간과의 정합성이 유지된다. 이 때문에, 전원전압VDD의 허용최소전압에서 허용최대전압으로 변화해도 안정적으로 설계대로 동작하는 것으로 되어 각별한 타이밍마진의 설정을 불필요하게 할 수 있으므로, 메모리액세스의 고속화를 실현할 수 있다.

도 14에는 본 발명에 관한 다이나믹형 RAM의 전원배선을 설명하기 위한 개략적인 레이아웃도가 도시되어 있다. 이 실시예에서는 클램프전압VDDCLP를 형성하는 MOSFET가 Y디코더YDEC 사이에 배치된다. 상기와 같은 오버드라이브용 P채널형 MOSFET는 A열의 교차영역에 형성되는 것이므로, 그것에 대응해서 상기 전압클램프용 N채널형 MOSFET가 배치된다. 특히 제한되지는 않지만, 센스앰프열을 따라 단락용 배선이 형성된다. 이것에서 VDDCLP의 전원임피던스를 내리는 연구가 이루어지고 있다. 또, 내부강압전압VDL은 상기 A열과 B열의 교차영역을 따라 연장된다. 이 내부강압전압VDL은 상기와 같은 N채널형 파워스위치MOSFET를 거쳐 공통소오스선CSP에 공급되는 것 이외에 공통입출력선MIO의 프리차지전압으로서도 이용되는 것이다.

상기의 실시예에서 얻어지는 작용효과는 다음과 같다. 즉,

[1] 외부단자에서 공급된 전원전압이 드레인에 공급되고 게이트에 승압된 정전압이 인가되어 소오스에서 정전압을 출력시키는 N채널형 전압클램프MOSFET를 마련하고, 이 전압클램프MOSFET의 소오스에서 출력되는 클램프전압을 센스앰프의 동작전압으로서 센스앰프 활성화신호에 의해 스위치 제어되는 P채널형 제1 파워MOSFET를 거쳐 센스앰프를 구성하는 P채널형 증폭MOSFET의 공통소오스선에 전달함과 동시에 상기 P채널형 제1 파워MOSFET 및 센스앰프를 구성하는 상기 P채널형 MOSFET가 형성되는 N형 웰영역에 상기 전압클램프용 MOSFET의 소오스에서 출력시키는 정전압을 바이어스전압으로서 공급하는 것에 의해, 전원전압의 변동에 영향받지 않고 센스앰프의 증폭동작을 안정화시킬 수 있다는 효과가 얻어진다.

[2] 게이트에 센스앰프 활성화신호가 공급되고 드레인에 정전압화된 내부전압이 공급되고 소오스에서 상기 제1 공통소오스선에 공급하는 동작전압을 출력시키는 N채널형 제3 파워MOSFET를 또 마련하고, 상기 전압클램프MOSFET의 소오스에서 출력되는 정전압은 상기 제3 파워MOSFET에 의해 공급되는 동작전압에 대해 높은 전압으로 된 오버드라이브용 전압으로 하고, 상기 제1 파워MOSFET의 게이트에 공급되는 센스앰프 활성화신호를 오버드라이브용 활성화신호로 하는 것에 의해, 센스앰프의 고속화와 동작의 안정화를 도모할 수 있다는 효과가 얻어진다.

[3] 상기 제3 파워MOSFET의 게이트에 공급되는 센스앰프 활성화신호와 상기 오버드라이브용 전압을 공급하는 상기 제1 파워MOSFET의 게이트에 공급되는 활성화신호와 마찬가지로 외부단자에서 공급되는 전원전압VDD를 사용해서 형성하는 것에 의해, 이들 MOSFET를 스위치 제어할 수 있음과 동시에 구동회로의 간소화가 가능하다는 효과가 얻어진다.

[4] 상기 서브어레이에 대응해서 마련되고 상기 상보비트선쌍 중 선택된 것이 컬럼스위치를 거쳐 접속되는 서브공통입출력선과 메인앰프가 접속되는 공통입출력선 사이에 마련되는 선택스위치회로를 구성하는 P채널형 스위치MOSFET와 상기 공통입출력선에 상기 내부전압을 프리차지전압으로서 인가하는 P채널형 프리차지MOSFET 및 공통입출력선을 단락시키는 단락MOSFET를 P형 기판상의 N형 웰영역에 형성함과 동시에 상기 내부전압을 공급하는 것에 의해, 이들 회로를 합리적으로 배치시킬 수 있음과 동시에 전원전압의 변동에 관계없이 스위치회로나 프리차지회로를 동작시킬 수 있다는 효과가 얻어진다.

[5] 상기 워드선은 메인워드선의 연장방향에 대해 분할된 길이로 되고, 또한 상기 메인워드선과 교차하는 비트선방향에 대해 여러개 배치되고, 여러개로 이루어지는 다이나믹형 메모리셀의 어드레스선택MOSFET의 게이트에 접속되어 이루어지는 서브워드선으로 하는 분할워드선방식을 채용하고, 상기 1개의 서브어레이를 서브워드선 구동회로열과 여러개의 센스앰프열에 의해 둘러싸이도록 형성하고, 상기 서브어레이에 대응해서 마련되는 서브공통입출력선과 여러개의 서브어레이에 대응해서 마련되고 메인앰프에 접속되는 공통입출력선으로 나누고, 상기 서브공통입출력선과 상기 공통입출력선을 접속하는 스위치회로를 서브어레이의 4개의 코너에 대응되어 상기 센스앰프와 서브워드선 구동회로가 교차하는 교차영역에 마련하는 것에 의해, 분할워드선방식의 메모리어레이에 대해 상기 스위치회로를 효율좋게 배치시킬 수 있다는 효과가 얻어진다.

[6] 상기 서브워드선 구동회로로서 메인워드선이 공통접속된 게이트로 이루어지는 입력단자에 접속되고, 그의 출력단자에 상기 서브워드선이 접속되고 상기 제2 비반전 서브워드선택선이 소오스에 접속된 P채널형 MOSFET 및 그의 소오스가 접지전위에 접속된 N채널형 MOSFET로 이루어지는 제1 CMOS인버터회로와 상기 제1 서브워드선택선에 게이트가 접속되고 상기 서브워드선과 회로의 접지전위 사이에 마련되고 게이트에 상기 제2 반전서브워드선에 접속된 N채널형 MOSFET에 의해 구성하고, 상기 제2 반전서브워드선택선을 상기 제1 서브워드선택선에 접속하고 상기 제2 비반전서브워드선을 상기 제1 서브워드선택선에 입력단자가 접속되어 제2 CMOS인버터회로로 이루어지는 서브워드선택선 구동회로에 의해 형성된 선택신호가 전달되는 것으로 하고, 상기 워드선방향으로 배열해서 배치되는 여러개의 교차영역에는 상기 서브워드선택선 구동회로와 상기 스위치회로를 교대로 배치하는 것에 의해 효율좋게 메모리셀 어레이를 배치시킬 수 있다는 효과가 얻어진다.

[7] 상기 제1 파워MOSFET의 게이트에 공급되는 센스앰프 활성화신호는 상기 내부전압에 의해 동작되는 지연회로에 의해 형성되는 지연시간에 의해서 펄스폭이 설정되는 것에 의해, 전원전압의 변동의 영향을 받지 않고 센스앰프의 동작타이밍을 설정할 수 있어 상기 센스앰프의 증폭동작의 안정화가 상승적으로 작용해서 메모리 액세스시간의 고속화가 가능하게 된다는 효과가 얻어진다.

[8] 상기 서브어레이의 상보비트선쌍을 상기 서브공통입출력선과 접속되는 컬럼스위치MOSFET의 선택타이밍신호를 형성하는 회로로 하고 상기 내부전압에 의해 동작되는 지연회로를 사용해서 구성하는 것에 의해, 상기 센스앰프의 증폭동작의 안정화가 상승적으로 작용해서 메모리 액세스시간의 고속화가 가능하게 된다는 효과가 얻어진다.

[9] 상기 내부전압에 의해 동작되는 지연회로에 따라 형성되는 타이밍신호는 상기 내부전압에서 형성된 상보신호를 받는 1쌍의 CMOS인버터회로와 상기 1쌍의 CMOS인버터회로에 있어서의 P채널형 MOSFET와 상기 외부단자에서 공급된 전원전압 사이에 마련되고, 게이트에 서로 다른쪽의 상기 CMOS인버터회로의 출력신호가 교차적으로 공급되어 이루어지는 레벨변환용 P채널형 MOSFET로 이루어지는 레벨변환회로에 의해 상기 전원전압에 대응한 레벨로 변환시키는 것에 의해서, 필요한 전압레벨과 구동능력을 갖는 타이밍신호를 형성할 수 있다는 효과가 얻어진다.

이상 본 발명자에 의해 이루어진 발명을 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다. 예를 들면, 서브어레이의 구성 또는 반도체칩에 탑재되는 여러개의 메모리어레이의 배치는 그 기억용량 등에 따라 여러가지의 실시예를 채용할 수 있다. 또, 서브워드드라이버의 구성은 여러가지의 실시예를 채용할 수 있다. 입출력인터페이스의 부분은 클럭신호와 동기해서 동작을 실행하도록 된 동기화 다이나믹형 RAM으로 해도 좋다. 1개의 메인워드선에 할당되는 서브워드선의 수는 상기와 같이 4개 이외에 8개 등 여러가지의 실시예를 채용할 수 있다. 본 발명은 다이나믹형 RAM에 널리 이용할 수 있다.

본원에 있어서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 다음과 같다. 즉, 외부단자에서 공급된 전원전압이 드레인에 공급되고 게이트에 승압된 정전압이 인가되어 소오스에서 정전압을 출력시키는 N채널형 전압클램프MOSFET를 마련하고, 이 전압클램프MOSFET의 소오스에서 출력되는 클램프전압을 센스앰프의 동작전압으로서 센스앰프 활성화신호에 의해 스위치 제어되는 P채널형 제1 파워MOSFET를 거쳐 센스앰프를 구성하는 P채널형 증폭MOSFET의 공통소오스선에 전달함과 동시에 상기 P채널형 제1 파워MOSFET 및 센스앰프를 구성하는 상기 P채널형 MOSFET가 형성되는 N형 웰영역에 상기 전압클램프용 MOSFET의 소오스에서 출력시키는 정전압을 바이어스전압으로서 공급하는 것에 의해, 전원전압의 변동에 영향을 받지 않고 센스앰프의 증폭동작을 안정화시킬 수 있다.

Claims

반도체기판상에 형성된 다이나믹 메모리로서,

비트선쌍,

여러개의 워드선,

그의 각각이 상기 여러개의 워드선의 1개와 상기 비트선쌍의 1개에 접속된 여러개의 다이나믹형 메모리셀,

그의 각각이 공통으로 접속된 소오스, 상기 비트선쌍에 각각 접속된 드레인 및 상기 드레인에 각각 교차 접속된 게이트를 구비하는 1쌍의 PMOS트랜지스터와 1쌍의 NMOS트랜지스터를 구비하는 센스앰프,

제1 외부전원전압을 받는 제1 외부단자,

상기 제1 외부전원전압에 대해 안정화된 제2 내부전압이 상기 제1 NMOS트랜지스터의 소오스에서 유도되도록 제1 내부전압이 공급되는 게이트와 상기 제1 외부단자에 접속되는 드레인을 구비하는 제1 NMOS트랜지스터 및

상기 제1 NMOS트랜지스터의 상기 소오스에 접속되는 소오스와 상기 PMOS트랜지스터쌍의 상기 소오스에 접속되는 드레인을 구비하는 제1 PMOS트랜지스터를 포함하고,

상기 제1 PMOS트랜지스터와 상기 PMOS 트랜지스터쌍의 상기 소오스와 드레인이 상기 반도체기판의 N웰내에 형성되고,

상기 N웰에 상기 제2 내부전압이 공급되는 것을 특징으로 하는 다이나믹형 메모리.
제1항에 있어서,

상기 제2 내부전압보다 낮은 제3 내부전압이 공급된 단자와 상기 PMOS트랜지스터쌍의 상기 소오스 사이에 마련되는 소오스-드레인경로를 구비하는 스위치트랜지스터를 더 포함하고,

상기 센스앰프는 상기 여러개의 다이나믹형 메모리셀에서 선택된 메모리에 기억된 정보에 따라 상기 비트선쌍에 낮은측전압과 높은측전압을 갖는 상보신호쌍을 공급하고,

제1 기간에 상기 높은측전압은 인에이블된 제1 PMOS트랜지스터에 응답해서 상승하고,

제1 기간 다음의 제2 기간에 상기 높은측전압은 인에이블된 상기 스위치 트랜지스터에 응답해서 상승하는 것을 특징으로 하는 다이나믹형 메모리.
제2항에 있어서,

상기 제1 외부전원전압보다 높은 상기 제1 내부전압을 생성하는 제1 생성기를 더 포함하는 것을 특징으로 하는 다이나믹형 메모리.
제3항에 있어서,

제2 외부전원전압을 받는 제2 외부단자와

상기 제2 외부단자에 접속된 소오스와 상기 NMOS트랜지스터쌍의 상기 소오스에 접속된 드레인을 구비하는 제2 NMOS트랜지스터를 더 포함하는 것을 특징으로 하는 다이나믹형 메모리.
제4항에 있어서,

상기 제2 외부전원전압은 회로접지전위에 대응하는 것을 특징으로 하는 다이나믹형 메모리.
제2항에 있어서,

상기 스위치트랜지스터는 NMOS트랜지스터인 것을 특징으로 하는 다이나믹형 메모리.
제1항에 있어서,

상기 제1 NMOS트랜지스터는 포화모드에서 동작하는 것을 특징으로 하는 다이나믹형 메모리.
여러개의 워드선,

상보비트선쌍,

상기 여러개의 워드선의 1개와 상기 상보비트선쌍의 한쪽 사이에 각각 마련되고 그의 각각이 어드레스선택MOSFET 및 기억캐패시터를 구비하는 여러개의 다이나믹형 메모리셀,

교차접속된 게이트와 드레인이 상기 상보비트선쌍에 각각 접속되고 전원전압측의 증폭부를 구성하는 1쌍의 P채널형 MOSFET 및 상기 교차접속된 게이트와 드레인이 상기 상보비트선쌍에 각각 접속되고 접지전위측의 증폭부를 구성하는 1쌍의 N채널형 MOSFET로 이루어지는 센스앰프,

상기 센스앰프의 1쌍의 P채널형 MOSFET의 소오스가 공통화되어 이루어지는 제1 공통소오스선,

상기 센스앰프의 1쌍의 N채널형 MOSFET의 소오스가 공통화되어 이루어지는 제2 공통소오스선,

전원전압이 공급되는 외부단자,

상기 전원전압이 공급되는 드레인과 상기 전원전압의 변동에 대해 안정화된 전압을 출력하는 소오스를 갖는 N채널형 전압클램프MOSFET,

상기 전압클램프MOSFET의 소오스에 접속된 소오스, 제1 활성화신호가 인가되는 게이트와 상기 제1 공통소오스선에 전압을 출력하는 드레인을 갖는 P채널형 제1 파워 MOSFET 및

제2 활성화신호가 공급되는 게이트, 회로의 접지전위가 공급되는 소오스와 상기 제2 공통소오스선에 공급하는 접지전위를 출력하는 드레인을 갖는 N채널형 제2 파워MOSFET를 구비해서 이루어지고,

상기 P채널형 제1 파워MOSFET 및 상기 센스앰프의 1쌍의 P채널형 MOSFET가 P형 반도체기판상의 제1 N형 웰영역에 형성되고, 상기 전압클램프용 MOSFET의 소오스에서 출력되는 정전압이 상기 제1 N형 웰영역에 공급되는 것을 특징으로 하는 다이나믹형 메모리.
제8항에 있어서,

제3 활성화신호가 공급되는 게이트, 내부전압이 공급되는 드레인과 상기 제1 공통소오스선에 전압을 출력하는 소오스를 갖는 N채널형 제3 파워MOSFET를 더 포함하고,

상기 전압클램프MOSFET의 소오스에서 출력되는 전압은 상기 제3 파워MOSFET에서 출력되는 전압보다 높은 전압으로 된 오버드라이브용 전압이고,

상기 제1 파워MOSFET의 게이트에 공급되는 제1 활성화신호는 오버드라이브용 활성화신호인 것을 특징으로 하는 다이나믹형 메모리.
제9항에 있어서,

상기 제3 파워MOSFET의 게이트에 공급되는 제3 활성화신호는 상기 외부단자에서 공급되는 전원전압을 사용해서 형성되는 것인 것을 특징으로 하는 다이나믹형 메모리.
제9항 또는 제10항에 있어서,

제1 공통입출력선쌍,

상기 제1 공통입출력선쌍과 상기 상보비트선쌍 사이에 마련된 컬럼스위치,

제2 공통입출력선쌍,

상기 제1 공통입출력선쌍과 상기 제2 공통입출력선쌍 사이에 마련된 P채널형 스위치MOSFET쌍 및

상기 제2 공통입출력선쌍에 소정의 프리차지전압을 인가하는 P채널형 프리차지MOSFET쌍을 더 포함하고,

상기 프리차지MOSFET쌍 및 P채널형 스위치MOSFET쌍을 상기 P형 기판상에 형성된 제2 N형 웰영역에 형성하고, 상기 제2 N형 웰영역에는 상기 제3 파워MOSFET의 드레인에 공급되는 내부전압이 공급되는 것을 특징으로 하는 다이나믹형 메모리.
제8항에 있어서,

상기 제1 파워MOSFET의 게이트에 공급되는 제1 활성화신호는 상기 제3 파워MOSFET의 드레인에 공급되는 상기 내부전압에 의해 동작되는 제1 지연회로에 의해서 형성되는 지연시간에 의해 펄스폭이 설정되는 것을 특징으로 하는 다이나믹형 메모리.
제11항 또는 제12항에 있어서,

상기 컬럼스위치의 선택타이밍신호를 형성하는 회로는 상기 내부전압에 의해 동작되는 제2 지연회로를 사용해서 구성되는 것을 특징으로 하는 다이나믹형 메모리.
제12항에 있어서,

상기 제1 지연회로에 따라 형성되는 타이밍신호는 상기 내부전압에서 형성된 상보신호를 받는 1쌍의 CMOS인버터회로와 상기 1쌍의 CMOS인버터회로에 있어서의 P채널형 MOSFET와 상기 외부단자에서 공급된 전원전압 사이에 마련되고, 게이트에 서로 다른쪽의 상기 CMOS인버터회로의 출력신호가 교차적으로 공급되어 이루어지는 레벨변환용 P채널형 MOSFET로 이루어지는 레벨변환회로에 의해 상기 전원전압에 대응한 레벨로 변환되는 것을 특징으로 하는 다이나믹형 메모리.
제10항에 있어서,

상기 제3 파워MOSFET의 게이트에 공급되는 구동전압레벨은 상기 전압클램프MOSFET의 게이트에 공급되는 전압레벨과 동일레벨인 것을 특징으로 하는 다이나믹형 메모리.
반도체기판상에 형성된 다이나믹 메모리로서,

비트선쌍,

여러개의 워드선,

그의 각각이 상기 여러개의 워드선의 1개와 상기 비트선쌍의 1개에 접속된 여러개의 다이나믹형 메모리셀,

그의 각각이 공통으로 접속된 소오스, 상기 비트선쌍에 각각 접속된 드레인과 상기 드레인에 각각 교차 접속된 게이트를 구비하는 1쌍의 PMOS트랜지스터와 1쌍의 NMOS트랜지스터를 구비하는 센스앰프,

제1 외부전원전압을 받는 제1 외부단자,

상기 제1 외부전원전압에 대해 안정화된 제1 내부전압을 생성하는 제1 전압생성기 및

상기 제1 파워스위치트랜지스터와 상기 PMOS트랜지스터쌍의 상기 소오스에 접속된 드레인이 상기 반도체기판의 N웰내에 형성되고,

상기 반도체기판의 N웰에 상기 PMOS트랜지스터쌍의 상기 소오스 및 드레인과 상기 제1 파워스위치트랜지스터를 형성하고,

상기 N웰에 상기 제1 내부전압이 공급되는 것을 특징으로 하는 다이나믹형 메모리.
제16항에 있어서,

상기 제1 내부전압보다 낮고 상기 제1 외부전원전압에 대해 안정화된 제2 내부전압을 생성하는 제2 전압생성기와

상기 제2 전압생성기의 출력단자와 상기 PMOS 트랜지스터쌍의 상기 소오스 사이에 마련된 소오스-드레인경로를 구비하는 제2 파워스위치트랜지스터를 더 포함하고,

상기 센스앰프는 상기 여러개의 다이나믹형 메모리셀에서 선택된 메모리에 기억된 정보에 따라 상기 비트선쌍에 낮은측전압과 높은측전압을 갖는 상보신호쌍을 공급하고,

제1 기간에 상기 높은측전압은 인에이블된 상기 제1 파워스위치트랜지스터에 응답해서 상승하고,

제1 기간 다음의 제2 기간에 상기 높은측전압은 인에이블된 상기 제2 파워스위치트랜지스터에 응답해서 상승하는 것을 특징으로 하는 다이나믹형 메모리.
제17항에 있어서,

상기 스위치트랜지스터는 NMOS트랜지스터인 것을 특징으로 하는 다이나믹형 메모리.
제1항에 있어서,

상기 제1 전압생성기는 포화모드에서 동작하는 NMOS트랜지스터를 포함하는 것을 특징으로 하는 다이나믹형 메모리.
여러개의 워드선과 여러개의 상보비트선쌍,

상기 워드선과 상기 상보비트선의 한쪽 사이에 마련되고 게이트가 상기 워드선에 접속되고 한쪽의 소오스, 드레인이 대응하는 상기 한쪽의 상보비트선에 접속된 어드레스선택MOSFET 및 상기 어드레스선택MOSFET의 다른쪽의 소오스, 드레인이 한쪽의 전극에 접속되고 다른쪽의 전극에 소정의 전압이 인가되어 이루어지는 기억캐패시터로 이루어지는 다이나믹형 메모리셀,

상기 교차접속된 게이트와 드레인이 상기 여러개의 상보비트선쌍에 각각 접속되고 전원전압측의 증폭부를 구성하는 여러쌍의 P채널형 MOSFET 및 상기 교차접속된 게이트와 드레인이 상기 여러개의 상보비트선쌍에 각각 접속되고 접지전위측의 증폭부를 구성하는 여러쌍의 N채널형 MOSFET로 이루어지는 센스앰프,

상기 센스앰프의 P채널형 MOSFET의 소오스가 공통화되어 이루어지는 제1 공통소오스선,

상기 센스앰프의 N채널형 MOSFET의 소오스가 공통화되어 이루어지는 제2 공통소오스선,

외부단자에서 공급된 전원전압을 받아 정전압을 출력하는 전압클램프회로,

상기 전압클램프회로의 출력단자에 소오스가 접속되고 게이트에 센스앰프 활성화신호가 인가되어 드레인에서 상기 제1 공통소오스선에 공급하는 동작전압을 출력시키는 P채널형 제1 파워MOSFET 및

게이트에 센스앰프 활성화신호가 공급되고 소오스에 회로의 접지전위가 공급되고 드레인에서 상기 제2 공통소오스선에 공급하는 접지전위를 출력시키는 N채널형 제2 파워MOSFET를 구비해서 이루어지고,

상기 P채널형 제1 파워MOSFET 및 전원전압측의 증폭부를 구성하는 P채널형 MOSFET가 형성되는 N형 웰영역에 상기 전압클램프회로에서 출력된 정전압을 공급해서 이루어지는 다이나믹형 메모리.