JP4079522B2 - 半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、例えば半導体チップの中央部に周辺回路及びボンディングパッドを配置し、外部端子から供給された電源電圧を降圧して上記周辺回路等に供給する電源回路を備えたダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）の上記電源回路に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体チップの中央部にボンディングパッドとそれに対応して周辺回路を配置するとともに、外部端子から供給された電源電圧を降圧し、上記周辺回路を含む内部回路に供給するようにしたダイナミック型ＲＡＭの例として、特開平３−２１４６６９号公報がある。この公報のダイナミック型ＲＡＭにおいては、メモリチップの縦横の中央部に十文字状に周辺回路を構成するエリアを設け、かかる十文字状のエリアによって４分割に区切られたエリアにメモリアレイを配置するものである。そして、上記の十文字状の中央部、いわばチップの中心部にもＸデコーダ、Ｙデコーダ用アドレス信号発生回路や内部降圧電源回路等が配置される。
【０００３】
【発明が解決しようとする課題】
上記のようにメモリチップの縦横の中央部に周辺回路を配置した場合には、それぞれの回路配列にそって配線チャンネルが形成される。本願発明者等においては、この発明に先立ってメモリチップの短辺方向の中央部には冗長回路等を配置し、かかる冗長回路に対する信号径路として、第２層目の金属配線層を用いた配線チャンネルを形成し、メモリチップの長辺方向の中央部には、アドレスバッファ、データ入出力回路等の周辺回路を配置し、かかる周辺回路に対する信号径路として第３層目の金属配線層を用いた配線チャンネルを形成することを考えた。
【０００４】
上記のような構成とすることにより、各回路を構成する単位の論理回路等を第１層目の金属配線層を用いて形成し、各論理回路間を接続する配線を、その上層に形成された配線チャンネルを用いることにより合理的な回路レイアウトを実現することができる。しかしながら、このようにするとチップの中央部では、上記２つの配線チャンネルが交差する部分が形成され、上記第１層目の金属配線層のみを用いて回路を形成しなけばならなくなる。
【０００５】
上記第１層目の金属配線層は、それを形成した後の熱工程の影響を受けにくくするために、タングステン（Ｗ）等を含む高い融点の金属材料を用いるものであり、かかる第１層目の金属配線層を用いた配線では比較的抵抗値が大きなものになってしまう。したがって、上記第１層目の金属配線層を用いて、いわば職人技というような配線レイアウトにより回路を構成しても、比較的大きな配線抵抗によって高い性能を持った回路を得ることは期待できない。そこで、本願発明者等においては、上記のように２つの配線チャンネルが交差する部分を有効に利用して回路素子の合理的な配置を実現する半導体集積回路装置の開発に至った。
【０００６】
この発明の目的は、回路の性能を落とすことなく、回路素子の合理的な配置を実現した半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、半導体チップにおける第１方向に延長される複数からなる第２層目の金属配線層からなる第１の配線チャンネルと、上記第１方向とは直交する第２方向に延長される複数からなる第３層目の金属配線層からなる第２の配線チャンネルと、外部端子から供給された電源電圧を受け、それと異なる電圧を形成し、安定化容量を備えた内部電源回路とを備えた半導体集積回路装置において、上記安定化容量の大半を上記第２層目と第３層目の金属配線層が交差する半導体領域上に形成されたキャパシタが占めるようにする。
【０００８】
【発明の実施の形態】
図１には、この発明が適用されるダイナミック型ＲＡＭの一実施例の概略構成図が示されている。同図において、（Ａ）には拡散層の概略レイアウトが示され、（Ｂ）には概略配線層レイアウトが示されている。同図のレイアウトは、ダイナミック型ＲＡＭを構成する各回路ブロックのうち、その主要部が判るように代表的な部分が示されており、それが公知の半導体集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上において形成される。
【０００９】
この実施例では、特に制限されないが、メモリアレイは、全体として４個に分けられる。半導体チップの長手方向に対して左右に分けられて、（Ａ）に示すように長手方向の中央部分にアドレス入力回路、データ入出力回路及び、（Ｂ）に示すようにボンディングパッド列と第３層目の配線層Ｍ３からなる配線チャンネルが形成される。上記のような長手方向の中央部には、上記の入出力インターフェイス回路及び昇圧回路や降圧回路を含む電源回路等が設けられる。そして、短辺方向の中央部には、特に制限されないが、後述するように冗長回路が設けられ、かかる冗長回路が形成される部分には第２層目の金属層Ｍ２による配線チャンネルが形成される。
【００１０】
この実施例では、上記第３層目の配線チャンネルと第２層目の配線チャンネルとが交差する半導体チップの中央部には安定化容量を形成する拡散層が形成される。この安定化容量は、特に制限されないが、上記周辺回路の動作電圧を形成する降圧電源回路の安定化容量として用いられる。上記降圧電源回路は、後述するように複数回路が半導体チップ上の長手方向中央部の周辺回路が形成される部分に分散して配置され、かかる周辺回路の隙間的な半導体領域を活用して小さな容量値の安定化容量も接続される。これら分散して設けられる安定化容量は、上記のように限られた半導体領域を用いるものであるために、上記チップ中央部に形成される安定化容量に比べて小さな容量値にされる。
【００１１】
上記のように半導体チップ上の比較的長くされた長手方向中央部に周辺回路が形成されるものであり、上記のように降圧電源回路を複数個分散させて配置させることにより、周辺回路が動作時に必要とする電流が、比較的短い距離の配線径路を通して供給されるために動作電圧の安定化を図ることができる。このような降圧電圧を供給する電源線としては、特に制限されないが、上記第３層目の金属層Ｍ３を用いて構成される。
【００１２】
上記周辺回路は、特に制限されないが、図（Ｂ）に示したボンディングパッド列を挟んで、図（Ａ）に示したように左側の比較的大きな回路セル列は、入力回路やプリデコーダ、電源回路等の周辺回路であり、右側の比較的小さな回路セル列は、出力回路を構成するものである。
【００１３】
上述のように半導体チップの長手方向に対して左右に２個、半導体チップの短辺方向に対して上下に２個ずつに分けられた４個からなるメモリアレイが配置される。メモリアレイは、後述するように、その長手方向の中央部分にメインロウデコーダ領域とメインワードドライバが配置され、いわゆる階層ワード線（又は分割ワード線）方式が採用される。また、ビット線も複数に分割されて構成される。この結果、上記メモリアレイのそれぞれは、複数のサブアレイに分割されて構成される。
【００１４】
図２には、上記半導体チップの中央部に設けられる安定化容量の構成図が示されている。図２（Ａ）には、平面構成が示され、図２（Ｂ）には断面構成が示されている。特に制限されないが、Ｐ型基板上ＰＳＵＢ上にＮ型ウェル領域ＮＷＥＬＬが形成され、ＭＯＳ容量の他方の電極として用いられる。つまり、ディプレッションモードのＭＯＳ容量が構成される。このＮ型ウェル領域ＮＷＥＬＬの周辺部には、Ｎチャンネル型ＭＯＳＦＥＴのソース，ドレイン領域を構成するＮ＋型拡散層Ｌが形成され、かかるＮ＋型拡散層Ｌにコンタクト部ＬＣＮＴを設けて安定化容量の一方の電極とし、例えば回路の接地電位を供給する。
【００１５】
上記Ｎ型ウェル領域ＮＷＥＬＬの表面にはＭＯＳＦＥＴのゲート絶縁膜と同じ工程で形成された絶縁膜が形成され、これを誘電体として用いる。上記絶縁膜上にはＭＯＳＦＥＴのゲート電極と同じ工程で形成された導電性ポリシリコン層ＦＧが形成されて、上記安定化容量の他方の電極として用いられる。この導電性ポリシリコン層ＦＧに対しては、コンタクト部ＦＣＮＴが設けられ、例えば降圧電源回路の出力端子に接続されて降圧電圧ＶＰＲＥＲＩが供給される。
【００１６】
この実施例の安定化用容量は、特に制限されないが、上記第１の配線チャンネルと第２の配線チャンネルとの交差部であって、周辺回路との関係で４３０μｍ×４２５μｍの大きさと、４００μｍ×３１５μｍのような大きさに形成される。１μｍ×１μｍにより約５ｆＦの容量値を得ることができるから、上記のような大きさの安定化容量においては、おおよそ７３０μｍ×４００μｍであるために、約１４６０ｐＦの容量値のキャパシタを得ることができる。これに対して、図示しないが、前記周辺回路に分散して適宜に設けられる安定化用容量の容量値は、おおよそ９８０ｐＦであり、出力回路に分散して適宜に設けられる安定化用容量は、おおよそ１００ｐＦである。この例では、半導体チップの中央部に形成される安定化容量は、全体の半分以上になるものである。
【００１７】
図３には、この発明に係る降圧電源回路の一実施例の概略回路図が示されている。この実施例では、演算増幅回路ＯＰの非反転入力（＋）に基準電圧ＶＬＲＥＲＩを供給し、その出力信号を可変抵抗として作用するＰチャンネル型の出力ＭＯＳＦＥＴＱ１６のゲートに供給する。このＭＯＳＦＥＴＱ１６のドレインは、電源電圧ＶＤＤに接続され、ソースと回路の接地電位との間に分圧回路を構成するＰチャンネル型ＭＯＳＦＥＴＱ１７とＱ１８が接続される。上記抵抗素子として作用するＭＯＳＦＥＴＱ１７とＱ１８で形成された分圧出力は、上記演算増幅回路ＯＰの反転入力（−）に供給される。これにより、上記可変抵抗素子として動作するＭＯＳＦＥＴＱ１６は、上記分圧された電圧と上記基準電圧ＶＬＰＥＲＩとが一致するようなゲート電圧が供給される。
【００１８】
上記ＭＯＳＦＥＴＱ１６のドレインが出力端子とされて降圧電圧ＶＰＥＲＩが形成される。この出力端子には、上記降圧電圧ＶＰＥＲＩを安定化させる安定化容量（１）、（２）及び（３）が接続される。上記安定化容量（１）は、前記図１に示したように半導体チップの中心部（第１と第２の配線チャンネルの交差部）に形成されたものであり、安定化容量（２）は、上記周辺回路の隙間に形成されたものであり、安定化容量（３）は、上記出力回路の隙間に形成されたものである。
【００１９】
上記演算増幅回路ＯＰは、コントロール回路により制御される。演算増幅回路ＯＰは、次に説明するように定常的に動作するものと、周辺回路が動作状態にされたときに選択的に動作するものとの２種類で構成される。上記コントロール回路は、上記周辺回路が動作状態にされたときに動作信号を形成するものである。また、上記の選択的に動作する演算増幅回路は、半導体チップにおいて複数個が分散して配置される。
【００２０】
図４には、上記降圧電源回路を構成する演算増幅回路の一実施例の回路図が示されている。同図（Ａ）には、待機時用の演算増幅回路が示され、同図（Ｂ）には動作時用の演算増幅回路が示されている。同図（Ａ）の待機時用の演算増幅回路では、ＣＭＯＳ構成の入力回路及び周辺回路等での降圧電圧ＶＰＥＲＩのリーク電流のような比較的小さな電流を補うように小さな電流供給能力で足りることから、同図のようにＮチャンネル型ＭＯＳＦＥＴの差動ＭＯＳＦＥＴＱ１とＱ２と、その共通ソースと回路の接地電位との間にソース−ドレイン経路が接続され、ゲートに基準電圧Ｖｒｅｆが供給されることによって定電流を流すようにされたＮチャンネル型の電流源ＭＯＳＦＥＴＱ５と、上記ＭＯＳＦＥＴＱ１とＱ２のドレインと電源電圧ＶＤＤとの間に設けられ、電流ミラー形態にされることによってアクティブ負荷回路を構成するＰチャンネル型ＭＯＳＦＥＴＱ３とＱ４からなる差動回路と、上記差動回路の出力信号を受ける．Ｐチャンネル型の出力ＭＯＳＦＥＴＱ６と、そのドレインと回路の接地電位との間に設けられ、負荷回路と帰還回路を構成する抵抗Ｒ１とＲ２から構成される。
【００２１】
上記差動ＭＯＳＦＥＴＱ１のゲートには、基準電圧ＶＬＰＥＲＩが印加され、上記出力ＭＯＳＦＥＴＱ６のドレインから降圧電圧ＶＰＥＲＩが出力される。上記抵抗Ｒ１とＲ２で形成された分圧電圧が、上記帰還電圧として上記差動ＭＯＳＦＥＴＱ２のゲートに供給される。この実施例では、上記抵抗Ｒ１とＲ２の抵抗値を等しく形成することにより、演算増幅回路では、上記基準電圧ＶＬＰＥＲＩと、降圧電圧ＶＰＥＲＩの１／２に分割された帰還電圧とが等しくなるように上記出力ＭＯＳＦＥＴＱ６を制御するので、上記１／２にされた基準電圧ＶＬＰＥＲＩを用いて、その２倍に電圧増幅された降圧電圧ＶＰＥＲＩを形成することができる。このように出力電圧ＶＬＰＥＲＩに対して１／２の定電圧ＶＬＰＥＲＩを用いて差動回路を動作させるようにすることにより、差動回路を高感度領域で動作させることができる。なお、抵抗Ｒ１，Ｒ２は、前記のように２つのＭＯＳトランジスタのダイオード接続によっても実現できる。
【００２２】
動作時用の演算増幅回路では、前記のように入力回路やアドレスデコーダ等のアドレス選択回路の動作電流に見合った比較的大きな電流を効率よく形成するようにするため、同図のようにＮチャンネル型ＭＯＳＦＥＴの差動ＭＯＳＦＥＴＱ７とＱ８、その共通ソースと回路の接地電位との間にソース−ドレイン経路が接続され、ゲートに動作制御信号φＯＰが供給されることによって動作時のみに動作電流を流すようにされたＮチャンネル型の電流源ＭＯＳＦＥＴＱ９と、上記ＭＯＳＦＥＴＱ１とＱ２のドレインと電源電圧ＶＤＤとの間にそれぞれダイオート形態にされたＰチャンネル型ＭＯＳＦＥＴＱ１０とＱ１２が設けられる。
【００２３】
上記差動ＭＯＳＦＥＴＱ７とＱ８のドレイン出力信号は、次の出力駆動回路を通して出力ＭＯＳＦＥＴＱ１６のゲートに伝えられる。上記一方の差動ＭＯＳＦＥＴＱ７のドレイン電流は、上記Ｐチャンネル型ＭＯＳＦＥＴＱ１０とＰチャンネル型ＭＯＳＦＥＴＱ１１からなる電流ミラー回路を介してダイオード形態にされたＮチャンネル型ＭＯＳＦＥＴＱ１４に供給される。このＭＯＳＦＥＴＱ１４のソースは回路の接地電位に接続される。上記ＭＯＳＦＥＴＱ１４には、電流ミラー形態にされたＮチャンネル型ＭＯＳＦＥＴＱ１５が設けられる。上記他方の差動ＭＯＳＦＥＴＱ８のドレイン電流は、上記Ｐチャンネル型ＭＯＳＦＥＴＱ１２とＰチャンネル型ＭＯＳＦＥＴＱ１３からなる電流ミラー回路を介して上記ＭＯＳＦＥＴＱ１５のドレインに供給される。
【００２４】
上記Ｐチャンネル型ＭＯＳＦＥＴＱ１３とＱ１５の共通接続されたドレイン電圧が駆動電圧としてＰチャンネル型の出力ＭＯＳＦＥＴＱ１６のゲートに供給される。この構成では、上記差動ＭＯＳＦＥＴＱ７とＱ８のドレイン電流の差分に対応した電流によって出力ＭＯＳＦＥＴＱ１６のゲート容量が充放電されて駆動電圧が形成される。それ故、出力ＭＯＳＦＥＴＱ１６のゲートに供給される駆動電圧は、ほぼ電源電圧ＶＤＤから回路の接地電位のような大きな信号振幅となり、出力ＭＯＳＦＥＴＱ１６のゲートに印加される駆動電圧のダイナミックレンジが大きくなり、出力ＭＯＳＦＥＴＱ１６から大きな駆動電流を形成することができる。
【００２５】
上記差動ＭＯＳＦＥＴＱ７のゲートには、基準電圧ＶＬＰＥＲＩが印加され、上記出力ＭＯＳＦＥＴＱ１６のドレインから降圧電圧ＶＰＥＲＩが出力される。この出力ＭＯＳＦＥＴＱ１６のドレイン側に設けられた抵抗Ｒ３とＲ４で形成された分圧電圧が、上記帰還電圧として上記差動ＭＯＳＦＥＴＱ８のゲートに供給される。この実施例では、上記抵抗Ｒ３とＲ４の抵抗値を等しく形成することにより、演算増幅回路では、上記基準電圧ＶＬＰＥＲＩと、降圧電圧ＶＰＥＲＩの１／２に分割された帰還電圧とが等しくなるように上記出力ＭＯＳＦＥＴＱ１６を制御するので、上記１／２にされた基準電圧ＶＬＰＥＲＩを用いて、その２倍に電圧増幅された降圧電圧ＶＰＥＲＩを形成することができる。なお、上記抵抗Ｒ３，Ｒ４は、前記図３のように２つのＭＯＳトランジスタＱ１７とＱ１８のようにダイオード接続によっても実現できる。
【００２６】
上記のように動作時用の演算増幅回路は、前記のように大きな信号振幅で出力ＭＯＳＦＥＴＱ１６を駆動するので、大きな出力電流を得ることができる反面、差動回路の電流源ＭＯＳＦＥＴＱ９で形成された動作電流と同じ電流が出力駆動回路に流れるので、たとえＭＯＳＦＥＴＱ５とＱ９とに流れる電流が同じであっても、（Ａ）のような演算増幅回路の２．５倍の電流が流れてしまう。このように（Ｂ）は（Ａ）に比べて本質的に消費電流が大きい。このため、上記制御信号φＯＰにより上記のように対応する周辺回路の動作時に合わせて間欠的あるいは選択的に動作させられる。
【００２７】
図５には、この発明が適用された半導体記憶装置の一実施例の全体のメモリチップの構成図が示されている。同図には、代表として入力回路と周辺回路に対応した降圧電源回路１〜６のように複数個と、非動作時用の降圧電源回路７とが代表として例示的に示されている。上記非動作時用の降圧電源回路（Ｓｔｂｙ）７は、上記のように１つが設けられる。
【００２８】
メモリアレイ部が、同図のように４つのメモリバンク（Ｂａｎｋ０〜３）に分けられたとき、特に制限されないが、１つのメモリバンクＢａｎｋ０が選択されたとき、中心部の電圧駆動回路１，２と、端部の電圧駆動回路３とが動作制御信号φＯＰ１とφＯＰＢ０により動作状態にされて電流供給を行う。このように隣接して設けられる電圧駆動回路からの電流供給を行うことにより、電源線での電圧ロスを最小に抑えて動作電圧の安定化を図ることができる。このとき、メモリバンク１ないし３に対応して設けられる端部の電圧駆動回路４〜６は非動作状態にされることによって消費電流を低減させる。
【００２９】
リフレッシュ動作時において２つのメモリバンク、例えばＢａｎｋ０と１とで同時にリフレッシュ動作が行われるとき、中心部の電圧駆動回路１，２と、端部の電圧駆動回路３と４とが動作制御信号φＯＰ１とφＯＰＢ０とφＯＰＢ１とにより動作状態にされて電流供給を行う。リフレッシュ動作時において４つのメモリバンク（Ｂａｎｋ）０〜３が同時にリフレッシュ動作が行われるときには、動作制御信号φＯＰ１とφＯＰＢ０〜φＯＰＢ３により、全ての電圧駆動回路１〜６が動作状態にされて電流供給を行うようにされる。このような電圧駆動回路１〜６の動作と類似して、上記メモリバンクＢａｎｋ０〜３に対応して設けられるセンスアンプの動作電圧ＶＤＬを形成する図示しない降圧電源回路も上記の周辺回路に対応した降圧電源回路１〜６と同様に複数個が設けられて上記と同様に制御される。
【００３０】
上記センスアンプに動作電圧ＶＤＬを供給する降圧電源回路も、前記図４に示した周辺回路用の降圧電源回路と同様に形成される。つまり、図４において、基準電圧（ＶＬＤＬ）は、上記センスアンプ用の電源電圧ＶＤＬに対応した基準電圧であり、かかる基準電圧ＶＬＤＬを供給することにより、それに対応した降圧電圧ＶＤＬを形成することができる。例えば、電源電圧ＶＤＤが３．３Ｖであるときに、上記周辺回路用の内部降圧電圧は２．５Ｖにされ、上記センスアンプ用の内部降圧電圧ＶＤＬは２．０Ｖにされる。
【００３１】
図６には、この発明に係るダイナミック型ＲＡＭの一実施例の概略レイアウト図が示されている。この実施例では、メモリアレイは、前記同様に全体として４個に分けられる。半導体チップの長手方向に沿った上下に２個、左右に２個ずつのメモリアレイが分割されて設けられ、前記同様に上記チップの長手方向に沿った中央部分にアドレス入力回路、データ入出力回路及びボンディングパッド列からなる入出力インターフェイス回路ＰＥＲＩ等が設けられる。上記メモリアレイの上記中央側にはメインアンプＭＡが配置される。
【００３２】
上述のように半導体チップの長手方向に沿った上下に２個と、左右に２個ずつに分けられて合計４個からなる各メモリアレイにおいて、長手方向に対して左右方向の中間部にＸ系プリデコーダ回路ＲＯＷＰＤＣ及び救済回路ＲＯＷＲＥＤ、Ｙ系プリデコーダ回路ＣＯＬＰＤＣ及び救済回路ＣＯＬＲＥＤが纏めて配置される。つまり、上記４個のメモリアレイにそれぞれ対応して、上記Ｘ系プリデコーダ回路ＲＯＷＰＤＣ及び救済回路ＲＯＷＲＥＤ、Ｙ系プリデコーダ回路ＣＯＬＰＤＣ及び救済回路ＣＯＬＲＥＤが上記左右２個ずつ設けられたメモリアレイに対応して２組ずつ振り分けて設けられる。
【００３３】
上記メモリアレの上記中間部分に沿って前記同様にメインワードドライバ領域ＭＷＤが形成されて、それぞれのメモリアレイに対応して下、上方側に延長するように設けられたメインワード線をそれぞれが駆動するようにされる。この構成では、前記同様なザブアレイを用いた場合には、１６個のサブアレイを貫通するようにメインワード線が延長される。そして、上記メモリアレイにおいて、上記チップ中央部分とは反対側のチップ周辺側にＹデコーダＹＤＣが設けられる。つまり、この実施例においては、上記中央側に配置されたメインアンプＭＡと周辺側に配置されたＹデコーダＹＤＣとにより上記４分割されてなる各メモリアレイがそれぞれ挟さまれるように配置されるものである。この場合には、前記のようにチップ中央部には、縦方向と横方向に延長される配線チャンネルが交差する部分が発生し、そこに安定化容量Ｃが形成される。また、前記のように周辺回路等の隙間にも分散して小さな容量値の安定化容量が適宜に設けられる。
【００３４】
上記メモリアレイにおいて、特に制限されないが、上記チップ中央部分とは反対側のチップ周辺側にＹデコーダＹＤＣが設けられる。この実施例においては、上記中央側に配置されたメインアンプＭＡと周辺側に配置されたＹデコーダＹＤＣとにより上記４分割されてなる各メモリアレイが挟さまれるように配置されるものである。
【００３５】
上記メモリアレイは、複数のサブアレイ１５に分割される。その１つが拡大して示されているように、かかるサブアレイ１５は、それを挟むように配置されたセンスアンプ領域１６、サブワードドライバ領域１７に囲まれて形成される。上記センスアンプアンプ領域１６と、上記サブワードドライバ領域１７の交差部は交差領域１８とされる。上記センスアンプ領域１６に設けられるセンスアンプは、シェアードセンス方式により構成され、メモリセルアレイの両端に配置されるセンスアンプを除いて、センスアンプを中心にして左右に相補ビット線が設けられ、左右いずれかのサブアレイ１５の相補ビット線に選択的に接続される。
【００３６】
図７には、この発明に係るダイナミック型ＲＡＭの他の一実施例の概略レイアウト図が示されている。この実施例では、特に制限されないが、メモリアレイは、全体として８個に分けられる。半導体チップの長手方向に沿った上下に４個、左右に２個ずつのメモリアレイが分割されて設けられ、上記チップの長手方向に沿った中央部分にアドレス入力回路、データ入出力回路及びボンディングパッド列からなる入出力インターフェイス回路等の周辺回路ＰＥＲＩ等が設けられる。上記メモリアレイの上記中央側にはメインアンプＭＡが配置される。
【００３７】
上述のように半導体チップの長手方向に沿った上下に２個ずつの４個と、左右に２個ずつに分けられて合計８個からなる各メモリアレイにおいて、長手方向に対して左右方向の中間部にＸ系プリデコーダ回路ＲＯＷＰＤＣ及び救済回路ＲＯＷＲＥＤ、Ｙ系プリデコーダ回路ＣＯＬＰＤＣ及び救済回路ＣＯＬＲＥＤが配置される。上記メモリアレの上記中間部分に沿ってメインワードドライバ領域ＭＷＤが形成されて、それぞれのメモリアレイに対応して下、上方側に延長するように設けられたメインワード線をそれぞれが駆動するようにされる。
【００３８】
上記メモリアレイにおいて、特に制限されないが、上記チップ中央部分とは反対側のチップ周辺側にＹデコーダＹＤＣが設けられる。この実施例においては、上記中央側に配置されたメインアンプＭＡと周辺側に配置されたＹデコーダＹＤＣとにより上記８分割されてなる各メモリアレイが挟さまれるように配置される。上記各メモリアレイは、前記同様に複数のサブアレイに分割される。かかるサブアレイは、それを挟むように配置されたセンスアンプ領域、サブワードドライバ領域に囲まれて形成される。上記センスアンプアンプ領域と、上記サブワードドライバ領域の交差部は交差領域とされる。
【００３９】
上述のように半導体チップの長手方向に沿って４個ずつに分けられたメモリアレイは、２個ずつ組となって配置される。このように２個ずつ組となって配置された２つのメモリアレイは、その中間部分にＸ系プリデコーダ回路ＲＯＷＰＤＣ及び救済回路ＲＯＷＲＥＤ、Ｙ系プリデコーダ回路ＣＯＬＰＤＣ及び救済回路ＣＯＬＲＥＤが配置される。つまり、上記Ｘ系プリデコーダ回路ＲＯＷＰＤＣ及び救済回路ＲＯＷＲＥＤ、Ｙ系プリデコーダ回路ＣＯＬＰＤＣ及び救済回路ＣＯＬＲＥＤを中心として、メモリアレイが上下に配置される。上記メインワードドライバＭＷＤは、上記１つのメモリアレイを貫通するようにチップ長手方向に延長されるメインワード線の選択信号を形成する。また、上記メインワードドライバＭＷＤにサブワード選択用のドライバも設けれら、後述するように上記メインワード線と平行に延長されてサブワード選択線の選択信号を形成する。
【００４０】
１つのサブアレイは、図示しないが２５６本のサブワード線と、それと直交する２５６対からなる相補ビット線（又はデータ線）とにより構成される。なお、不良ワード線又は不良ビット線の救済のために予備のワード線及び予備の相補ビット線に設けられるものである。上記１つのメモリアレイにおいて、上記サブアレイがワード線の配列方向に８個設けられるから、全体としての上記サブワード線は約２Ｋ分設けられ、ビット線の配列方向に１６個設けられるから、相補ビット線は全体として約４Ｋ分設けられる。このようなメモリアレイが全体で８個設けられるから、全体では８×２Ｋ×４Ｋ＝６４Ｍビットのような記憶容量を持つようにされる。これにより、相補ビット線その長さが、上記１６個のサブアレイに対応して１／１６の長さに分割される。サブワード線は、上記８個のサブアレイに対応して１／８の長さに分割される。
【００４１】
上記１つのメモリアレイの分割されたサブアレイ毎にサブワードドライバ（サブワード線駆動回路）が設けられる。サブワードドライバは、上記のようにメインワード線に対して１／８の長さに分割され、それと平行に延長されるサブワード線の選択信号を形成する。この実施例では、メインワード線の数を減らすために、言い換えるならば、メインワード線の配線ピッチを緩やかにするために、特に制限されないが、１つのメインワード線に対して、相補ビット線方向に４本からなるサブワード線を配置させる。このようにメインワード線方向には８本に分割され、及び相補ビット線方向に対して４本ずつが割り当てられたサブワード線の中から１本のサブワード線を選択するために、メインワードドライバＭＷＤには図示しないサブワード選択ドライバが配置される。このサブワード選択ドライバは、上記サブワードドライバの配列方向に延長される４本のサブワード選択線の中から１つを選択する選択信号を形成する。この構成は、前記図６の実施例にも同様に適用される。
【００４２】
図７のようなレイアウトを採用した場合において、Ｙアドレスが入力されると、アドレスバッファＡＤＤＢＵＰを通して上記メモリアレイの中間部に設けられた救済回路、プリデコーダを介してチップの周辺側に配置されたＹデコーダＹＤＣに伝えられ、ここでＹ選択信号が形成される。上記Ｙ選択信号より１つのサブアレイの相補ビット線が選択されて、それと反対側のチップ中央部側のメインアンプＭＡに伝えられ、増幅されて図示しない出力回路を通して出力される。
【００４３】
この構成は、一見すると信号がチップを引き回されて読み出し信号が出力されるまでの時間が長くなるように判断される。しかし、救済回路には、アドレス信号をそのまま入力する必要があるので、救済回路をチップ中央のいずれかに配置すると、不良アドレスであるか否かの判定結果をまってプリデコーダの出力時間が決定される。つまり、プリデコーダと救済回路とが離れていると、そこでの信号遅延が実際のＹ選択動作を遅らせる原因となる。
【００４４】
この実施例では、メモリアレイを挟んでメインアンプＭＡとＹデコーダＹＤＣが両側に配置されるため、サブアレイの相補ビット線を選択するための信号伝達経路と、選択された相補ビット線から入出力線を通ってメインアンプＭＡの入力に至る信号伝達経路との和は、いずれの相補ビット線を選択しようともメモリアレイを横断するだけの信号伝達経路となって上記のように１往復するものの半分に短縮できるものである。これにより、メモリアクセスの高速化が可能になるものである。このことは、前記図６の実施例でも同様である。
【００４５】
この実施例では、周辺回路に対応した配線チャンネルと前記冗長回路に対応した配線チャンネルとが交差する部分が２つに分散して設けられる。したがって、それぞれの交差領域に対応して前記のような安定化容量Ｃが２つに分散して設けられるものである。特に制限されないが、前記定常的に動作して内部降圧電圧を形成する回路も、上記分散して設けられた安定化容量に対応して２個設けるようにするものであってもよい。あるいは、上記２つの安定化容量の中心部に１個配置するものであってもよい。
【００４６】
図８には、この発明に係るダイナミック型ＲＡＭのセンスアンプ部を中心にして、アドレス入力からデータ出力までの簡略化された一実施例の回路図が示されている。同図においては、２つのサブアレイ１５に上下から挟まれるようにされたセンスアンプ１６と交差エリア１８に設けられる回路が例示的に示され、他はブロック図として示されている。また、ＭＯＳＦＥＴに付された回路記号は、前記図４と重複しているが、それぞれは別個の回路機能を持つものであると理解されたい。
【００４７】
ダイナミック型メモリセルは、上記１つのサブアレイ１５に設けられたサブワード線ＳＷＬと、相補ビット線ＢＬ，ＢＬＢのうちの一方のビット線ＢＬとの間に設けられた１つが代表として例示的に示されている。ダイナミック型メモリセルは、アドレス選択ＭＯＳＦＥＴＱｍと記憶キャパシタＣｓから構成される。アドレス選択ＭＯＳＦＥＴＱｍのゲートは、サブワード線ＳＷＬに接続され、このＭＯＳＦＥＴＱｍのドレインがビット線ＢＬに接続され、ソースに記憶キャパシタＣｓが接続される。記憶キャパシタＣｓの他方の電極は共通化されてプレート電圧ＶＰＬＴが与えられる。上記ＭＯＳＦＥＴＱｍの基板（チャンネル）には負のバックバイアス電圧ＶＢＢが印加される。特に制限されないが、上記バックバイアス電圧ＶＢＢは、−１Ｖのような電圧に設定される。上記サブワード線ＳＷＬの選択レベルは、上記ビット線のハイレベルに対して上記アドレス選択ＭＯＳＦＥＴＱｍのしきい値電圧分だけ高くされた高電圧ＶＰＰとされる。
【００４８】
センスアンプを内部降圧電圧ＶＤＬで動作させるようにした場合、センスアンプにより増幅されてビット線に与えられるハイレベルは、上記内部電圧ＶＤＬレベルにされる。したがって、上記ワード線の選択レベルに対応した高電圧ＶＰＰはＶＤＬ＋Ｖth＋αにされる。センスアンプの左側に設けられたサブアレイの一対の相補ビット線ＢＬとＢＬＢは、同図に示すように平行に配置される。かかる相補ビット線ＢＬとＢＬＢは、シェアードスイッチＭＯＳＦＥＴＱ１とＱ２によりセンスアンプの単位回路の入出力ノードと接続される。
【００４９】
センスアンプの単位回路は、ゲートとドレインとが交差接続されてラッチ形態にされたＮチャンネル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８からなるＣＭＯＳラッチ回路で構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソースは、共通ソース線ＣＳＮに接続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＣＳＰに接続される。上記共通ソース線ＣＳＮとＣＳＰには、それぞれパワースイッチＭＯＳＦＥＴが接続される。特に制限されないが、Ｎチャンネル型の増幅ＭＯＳＦＥＴＱ５とＱ６のソースが接続された共通ソース線ＣＳＮには、上記クロスエリア１８に設けられたＮチャンネル型のパワースイッチＭＯＳＦＥＴＱ１４により接地電位に対応した動作電圧が与えられる。
【００５０】
特に制限されないが、上記Ｐチャンネル型の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続された共通ソース線ＣＳＰには、上記クロスエリア１８に設けられたオーバードライブ用のＮチャンネル型のパワーＭＯＳＦＥＴＱ１６と、上記内部電圧ＶＤＬを供給するＮチャンネル型のパワーＭＯＳＦＥＴＱ１５が設けられる。上記オーバードライブ用の電圧には、特に制限されないが、外部端子から供給される電源電圧ＶＤＤが用いられる。あるいは、センスアンプ動作速度の電源電圧ＶＤＤ依存性を軽減するために、ゲートにＶＰＰが印加され、ドレインに電源電圧ＶＤＤが供給されたＮチャンネル型ＭＯＳＦＥＴのソースから上記電圧を得るものとしてわずかに降圧してもよい。
【００５１】
上記Ｎチャンネル型のパワーＭＯＳＦＥＴＱ１６のゲートに供給されるセンスアンプオーバードライブ用活性化信号ＳＡＰ１は、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１５のゲートに供給される活性化信号ＳＡＰ２と同相の信号とされ、ＳＡＰ１とＳＡＰ２は時系列的にハイレベルにされる。特に制限されないが、ＳＡＰ１とＳＡＰ２のハイレベルは昇圧電圧ＶＰＰレベルの信号とされる。つまり、昇圧電圧ＶＰＰは、約３．６Ｖであるので、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１５、１６を十分にオン状態にさせることができる。ＭＯＳＦＥＴＱ１６がオフ状態（信号ＳＡＰ１がロウレベル）の後にはＭＯＳＦＥＴＱ１５のオン状態（信号ＳＡＰ２がハイレベル）によりソース側から内部電圧ＶＤＬに対応した電圧を出力させることができる。
【００５２】
上記センスアンプの単位回路の入出力ノードには、相補ビット線を短絡させるイコライズＭＯＳＦＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧ＶＢＬＲを供給するスイッチＭＯＳＦＥＴＱ９とＱ１０からなるプリチャージ（イコライズ）回路が設けられる。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共通にプリチャージ信号ＰＣＢが供給される。このプリチャージ信号ＰＣＢを形成するドライバ回路は、図示しないが、上記クロスエリアにインバータ回路を設けて、その立ち上がりや立ち上がりを高速にする。つまり、メモリアクセスの開始時にワード線選択タイミングに先行して、各クロスエリアに分散して設けられたインバータ回路を通して上記プリチャージ回路を構成するＭＯＳＦＥＴＱ９〜Ｑ１１を高速に切り替えるようにするものである。
【００５３】
上記クロスエリア１８には、ＩＯスイッチ回路ＩＯＳＷ（ローカルＩＯとメインＩＯを接続するスイッチＭＯＳＦＥＴＱ１９，Ｑ２０）が置かれる。さらに、図３に示した回路以外にも、必要に応じて、センスアンプのコモンソース線ＣＳＰとＣＳＮのハーフプリチャージ回路、ローカル入出力線ＬＩＯのハーフプリチャージ回路、メイン入出力線のＶＤＬプリチャージ回路、シェアード選択信号線ＳＨＲとＳＨＬの分散ドライバ回路等も設けられる。
【００５４】
センスアンプの単位回路は、シェアードスイッチＭＯＳＦＥＴＱ３とＱ４を介して図下側のサブアレイ１５の同様な相補ビット線ＢＬ，ＢＬＢに接続される。例えば、上側のサブアレイのサブワード線ＳＷＬが選択されたときには、センスアンプの上側シェアードスイッチＭＯＳＦＥＴＱ１とＱ２はオン状態に、下側シェアードスイッチＭＯＳＦＥＴＱ３とＱ４とがオフ状態にされる。スイッチＭＯＳＦＥＴＱ１２とＱ１３は、カラム（Ｙ）スイッチ回路を構成するものであり、上記選択信号ＹＳが選択レベル（ハイレベル）にされるとオン状態となり、上記センスアンプの単位回路の入出力ノードとローカル入出力線ＬＩＯ１とＬＩＯ１Ｂ、ＬＩＯ２，ＬＩＯ２Ｂ等とを接続させる。
【００５５】
これにより、センスアンプの入出力ノードは、上記上側の相補ビット線ＢＬ，ＢＬＢに接続されて、選択されたサブワード線ＳＷＬに接続されたメモリセルの微小信号を増幅し、上記カラムスイッチ回路（Ｑ１２とＱ１３）を通してローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂに伝える。上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂは、上記センスアンプ列に沿って、つまり、同図では横方向に延長される。上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂは、クロスエリア１８に設けられたＮチャンネル型ＭＯＳＦＥＴＱ１９とＱ２０からなるＩＯスイッチ回路を介してメインアンプ６１の入力端子が接続されるメイン入出力線ＭＩＯ，ＭＩＯＢに接続される。上記ＩＯスイッチ回路は、Ｘ系のアドレス信号を解読して形成された選択信号よりスイッチ制御されれる。なお、ＩＯスイッチ回路は、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１９とＱ２０のそれぞれにＰチャンネル型ＭＯＳＦＥＴを並列に接続したＣＭＯＳスイッチ構成としてもよい。
【００５６】
上記のようにカラム選択信号ＹＳにより、２対の相補ビット線を選択する構成では、図２の実施例で２本の点線で示されたローカル入出力線ＬＩＯとメイン入出力線ＭＩＯは、上記二対の入出力線に対応するものである。シンクロナスＤＲＡＭのバーストモードでは、上記カラム選択信号ＹＳがカウンタ動作により切り換えられ、上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂ及びＬＩＯ２，ＬＩＯ２Ｂとサブアレイの二対ずつの相補ビット線ＢＬ，ＢＬＢとの接続が順次に切り換えられる。
【００５７】
アドレス信号Ａｉは、アドレスバッファ５１に供給される。このアドレスバッファは、時分割的に動作してＸアドレス信号とＹアドレス信号を取り込む。Ｘアドレス信号は、プリデコーダ５２に供給され、メインローデコーダ１１とメインワードドライバ１２を介してメインワード線ＭＷＬの選択信号が形成される。上記アドレスバッファ５１は、外部端子から供給されるアドレス信号Ａｉを受けるものであるので、外部端子から供給される電源電圧ＶＤＤにより動作させられ、上記プリデコーダは、前記の降圧電圧ＶＰＥＲＩにより動作させられ、上記メインワードドライバ１２は、昇圧電圧ＶＰＰにより動作させられる。このメインワードドライバ１２として、次に説明するような上記プリデコード信号を受けるレベル変換機能付論理回路が用いられる。カラムデコーダ（ドライバ）５３は、上記アドレスバフッァ５１の時分割的な動作によって供給されるＹアドレス信号を受けて、上記選択信号ＹＳを形成する。
【００５８】
上記メインアンプ６１は、前記降圧電圧ＶＰＥＲＩにより動作させられ、外部端子から供給される電源電圧ＶＤＤで動作させられる出力バッファ６２を通して外部端子Ｄout から出力される。外部端子Ｄinから入力される書き込み信号は、入力バッファ６３を通して取り込まれ、同図においてメインアンプ６１に含まれるライトアンプ（ライトドライバ）を通して上記メイン入出力線ＭＩＯとＭＩＯＢに書き込み信号を供給する。上記出力バッファ６２の入力部には、レベル変換回路とその出力信号を上記クロック信号に対応したタイミング信号に同期させて出力させるための論理部が設けられる。
【００５９】
特に制限されないが、上記外部端子から供給される電源電圧ＶＤＤは、第１の形態では３．３Ｖにされ、内部回路に供給される降圧電圧ＶＰＥＲＩは２．５Ｖに設定され、上記センスアンプの動作電圧ＶＤＬは２．０Ｖとされる。そして、ワード線の選択信号（昇圧電圧）は、３．６Ｖにされる。ビット線のプリチャージ電圧ＶＢＬＲは、ＶＤＬ／２に対応した１．０Ｖにされ、プレート電圧ＶＰＬＴも１．０Ｖにされる。そして、基板電圧ＶＢＢは−１．０Ｖにされる。上記外部端子から供給される電源電圧ＶＤＤは、２．５Ｖのような低電圧にされてもよい。このように低い電源電圧ＶＤＤのときには、降圧電圧ＶＰＥＲＩが２．０Ｖにされ、降圧電圧ＶＤＬが１．８Ｖ程度により低くされる。
【００６０】
上記の実施例から得られる作用効果は、下記の通りである。
（１） 半導体チップにおける第１方向に延長される複数からなる第２層目の金属配線層からなる第１の配線チャンネルと、上記第１方向とは直交する第２方向に延長される複数からなる第３層目の金属配線層からなる第２の配線チャンネルと、外部端子から供給された電源電圧を受け、それと異なる電圧を形成し、安定化容量を備えた内部電源回路とを備えた半導体集積回路装置において、上記安定化容量の大半を上記第２層目と第３層目の金属配線層が交差する半導体領域上に形成されたキャパシタが占めるようにすることにより、内部電源電圧の安定化を確保しつつ、回路機能や動作性能を落とすことなく合理的な回路配置を実現することができるという効果が得られる。
【００６１】
（２） 上記電源電圧と異なる電圧を降圧した電圧とし、かかる降圧電圧を、上記第２の配線チャンネルに沿って形成される内部回路の動作電圧として用いるようにすることより、半導体集積回路装置の消費電流を低減しつつ、合理的な回路配置を実現することができるという効果が得られる。
【００６２】
（３） 上記半導体チップの第１方向の中央部において第２方向に複数のボンディングパッドを並べて配置し、かかるボンディングパッドに沿って上記第２の配線チャンネルを形成し、上記第２の配線チャンネルに沿ってアドレス入力回路、データ入出力回路を含む周辺回路を設け、上記半導体チップの第２方向の中央部において第１方向に上記第１の配線チャンネルを形成し、上記第１の配線チャンネルに沿って不良救済のための冗長回路を形成し、上記第１と第２の配線チャンネルにより分割された４つのエリアにメモリアレイを構成することにより、信号の流れに沿った合理的な回路配置と、上記周辺回路の動作電圧の安定化を図ることができるという効果が得られる。
【００６３】
（４） 上記降圧電圧を形成する内部電源回路として、第１導電型の差動ＭＯＳＦＥＴと、上記差動ＭＯＳＦＥＴの共通化されたソースに設けられて定常的に動作電流を供給する第１の電流源と、上記差動ＭＯＳＦＥＴのドレインに設けられてアクティブ負荷回路を構成する電流ミラー形態にされた第２導電型のＭＯＳＦＥＴからなる第１差動回路と、上記第１差動回路の出力信号がゲートに供給された第２導電型の出力ＭＯＳＦＥＴと、上記出力ＭＯＳＦＥＴのドレインに設けられて負荷回路を構成する抵抗素子とを備え、上記第１差動回路の一方の入力に上記第１内部電圧に対応された基準電圧を供給し、上記出力ＭＯＳＦＥＴのドレインから上記第１内部電圧にされた出力電圧を得るように上記第１差動回路の他方の入力に上記負荷回路で形成した負帰還電圧を供給した第１回路と、第１導電型の差動ＭＯＳＦＥＴと、上記差動ＭＯＳＦＥＴの共通化されたソースに設けられて内部回路の動作時に動作電流を流すようにされた第２の電流源と、上記差動ＭＯＳＦＥＴのそれぞれのドレインに設けられたダイオード形態の第２導電型の第１、第２ＭＯＳＦＥＴとからなる第２差動回路と、上記第１ＭＯＳＦＥＴと電流ミラー形態にされた第２導電型の第３ＭＯＳＦＥＴ及び上記第２ＭＯＳＦＥＴと電流ミラー形態にされた第２導電型の第４ＭＯＳＦＥＴと、上記第３と第４ＭＯＳＦＥＴのドレインに設けられて、アクティブ負荷回路を構成する電流ミラー形態にされた第１導電型のＭＯＳＦＥＴからなる出力駆動回路と、上記出力駆動回路の出力信号がゲートに供給された第２導電型の出力ＭＯＳＦＥＴと、上記出力ＭＯＳＦＥＴのドレインに設けられ、負荷回路を構成する抵抗素子とを備え、上記第２差動回路の一方の入力に上記第１内部電圧に対応された基準電圧を供給し、上記出力ＭＯＳＦＥＴのドレインから上記第１内部電圧にされた出力電圧を得るように上記第２差動回路の他方の入力に上記負荷回路で形成した負帰還電圧を供給する第２回路とを用いることにより、効率のよい降圧電圧動作を行わせることができるという効果が得られる。
【００６４】
（５）上記第１回路を、内部回路が何も動作をしないスタンバイ時の電流に対応した電流を供給するよう設定し、かつ、上記第２層目と第３層目の金属配線層が交差する半導体領域上に形成されたキャパシタに隣接して設け、上記第２回路を、上記内部回路が動作を行う時の電流に対応した電流を供給するよう設定され、かつ、上記周辺回路に対応して複数個を設けるようにすることにより、半導体集積回路の動作に対応した合理的な電流供給を行うようにすることができるという効果が得られる。
【００６５】
（６）上記第２回路には、上記周辺回路の隙間に形成された上記第２層目と第３層目の金属配線層が交差する半導体領域上に形成されたキャパシタに比べて小さな容量値にされたキャパシタが適宜を接続することにより、降圧電圧の安定化と合理的な回路レイアウトを実現することができるという効果が得られる。
【００６６】
（７） 四角形の領域内に形成され、その第１辺を横切る線に沿って延びる第１領域と、上記第１辺の隣辺である第２辺を横切る線に沿って延びる第２領域を備え、メモリアレイと周辺回路を含む半導体集積回路装置において、上記第１領域と第２領域とを上記周辺回路を形成してそこに外部電源電圧を受けて内部電源電圧を出力する電源回路を設け、その出力部に設けられる上記安定化容量の容量値の半分以上を形成する容量を上記第１領域と第２領域とが交差する領域に設けることにより、内部電源電圧の安定化を確保しつつ、回路機能や動作性能を落とすことなく合理的な回路配置を実現することができるという効果が得られる。
【００６７】
（８） 上記電源回路として上記外部電源電圧を降圧して上記内部電源電圧を出力する降圧回路とすることにより、上記のように内部電源電圧の安定化を確保しつつ、回路機能や動作性能を落とすことなく合理的な回路配置に合わせて低消費電力化を図ることができるという効果が得られる。
【００６８】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記図６又は図７に示したダイナミック型ＲＡＭにおいてメモリアレイ、サブアレイ及びサブワードドライバの構成は、種々の実施形態を採ることができるし、ダイナミック型ＲＡＭの入出力インターフェイスは、シンクロナス仕様やランバス仕様等に適合したもの等種々の実施形態を採ることができるものである。ワード線は、前記のような階層ワード線方式の他にワードシャント方式を採るものであってもよい。
【００６９】
この発明に係る半導体集積回路装置は、前記のような前記のようなダイナミック型ＲＡＭの他、スタティック型ＲＡＭ等のような他の半導体記憶装置、あるいは交差した配線チャンネルを持ち、しかも内部で形成された電圧で動作する内部回路を備えた１チップマイクロコンピュータ等のような各種の半導体集積回路装置に広く利用できる。内部電圧は、前記のように降圧した電圧の他に、前記ダイナミック型ＲＡＭのワード線の昇圧回路等のように昇圧して形成された電圧であってよい。
【００７０】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、半導体チップにおける第１方向に延長される複数からなる第２層目の金属配線層からなる第１の配線チャンネルと、上記第１方向とは直交する第２方向に延長される複数からなる第３層目の金属配線層からなる第２の配線チャンネルと、外部端子から供給された電源電圧を受け、それと異なる電圧を形成し、安定化容量を備えた内部電源回路とを備えた半導体集積回路装置において、上記安定化容量の大半を上記第２層目と第３層目の金属配線層が交差する半導体領域上に形成されたキャパシタが占めるようにすることにより、内部電源電圧の安定化を確保しつつ、回路機能や動作性能を落とすことなく合理的な回路配置を実現することができる。
【図面の簡単な説明】
【図１】この発明が適用されるダイナミック型ＲＡＭの一実施例を示す概略構成図である。
【図２】図１に示した半導体チップの中央部に設けられる安定化容量の一実施例を示す構成図である。
【図３】この発明に係る降圧電源回路の一実施例を示す概略回路図である。
【図４】図３に示した降圧電源回路を構成する演算増幅回路の一実施例を示す回路図である。
【図５】この発明が適用された半導体記憶装置の一実施例を示す全体のメモリチップの構成図である。
【図６】この発明に係るダイナミック型ＲＡＭの一実施例を示す概略レイアウト図である。
【図７】この発明に係るダイナミック型ＲＡＭの他の一実施例を示す概略レイアウト図である。
【図８】この発明に係るダイナミック型ＲＡＭのセンスアンプ部を中心にして、アドレス入力からデータ出力までの簡略化された一実施例を示す回路図である。
【符号の説明】
ＯＰ…演算回路（差動増幅回路）、１〜７…降圧電源回路、
ＹＤＣ…Ｙデコーダ、ＭＡ…メインアンプ、ＣＯＬＲＥＤ…Ｙ系救済回路、ＣＯＬＰＤＣ…Ｙ系プリデコーダ、ＲＯＷＲＥＤ…Ｘ系救済回路、ＲＯＷＰＤＣ…Ｘ系プリデコーダ、ＳＡ…センスアンプ、ＳＷＤ…サブワードドライバ、ＭＷＤ…メインワードドライバ、
１１，１２…デコーダ，メインワードドライバ、１５…サブアレイ、１６…センスアンプ、１７…サブワードドライバ、１８…クロスエリア、５１…アドレスバッファ、５２…プリデコーダ、５３…デコーダ、６１…メインアンプ、６２…出力バッファ、６３…入力バッファ、
Ｑ１〜Ｑ２０…ＭＯＳＦＥＴ。
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、例えば半導体チップの中央部に周辺回路及びボンディングパッドを配置し、外部端子から供給された電源電圧を降圧して上記周辺回路等に供給する電源回路を備えたダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）の上記電源回路に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体チップの中央部にボンディングパッドとそれに対応して周辺回路を配置するとともに、外部端子から供給された電源電圧を降圧し、上記周辺回路を含む内部回路に供給するようにしたダイナミック型ＲＡＭの例として、特開平３−２１４６６９号公報がある。この公報のダイナミック型ＲＡＭにおいては、メモリチップの縦横の中央部に十文字状に周辺回路を構成するエリアを設け、かかる十文字状のエリアによって４分割に区切られたエリアにメモリアレイを配置するものである。そして、上記の十文字状の中央部、いわばチップの中心部にもＸデコーダ、Ｙデコーダ用アドレス信号発生回路や内部降圧電源回路等が配置される。
【０００３】
【発明が解決しようとする課題】
上記のようにメモリチップの縦横の中央部に周辺回路を配置した場合には、それぞれの回路配列にそって配線チャンネルが形成される。本願発明者等においては、この発明に先立ってメモリチップの短辺方向の中央部には冗長回路等を配置し、かかる冗長回路に対する信号径路として、第２層目の金属配線層を用いた配線チャンネルを形成し、メモリチップの長辺方向の中央部には、アドレスバッファ、データ入出力回路等の周辺回路を配置し、かかる周辺回路に対する信号径路として第３層目の金属配線層を用いた配線チャンネルを形成することを考えた。
【０００４】
上記のような構成とすることにより、各回路を構成する単位の論理回路等を第１層目の金属配線層を用いて形成し、各論理回路間を接続する配線を、その上層に形成された配線チャンネルを用いることにより合理的な回路レイアウトを実現することができる。しかしながら、このようにするとチップの中央部では、上記２つの配線チャンネルが交差する部分が形成され、上記第１層目の金属配線層のみを用いて回路を形成しなけばならなくなる。
【０００５】
上記第１層目の金属配線層は、それを形成した後の熱工程の影響を受けにくくするために、タングステン（Ｗ）等を含む高い融点の金属材料を用いるものであり、かかる第１層目の金属配線層を用いた配線では比較的抵抗値が大きなものになってしまう。したがって、上記第１層目の金属配線層を用いて、いわば職人技というような配線レイアウトにより回路を構成しても、比較的大きな配線抵抗によって高い性能を持った回路を得ることは期待できない。そこで、本願発明者等においては、上記のように２つの配線チャンネルが交差する部分を有効に利用して回路素子の合理的な配置を実現する半導体集積回路装置の開発に至った。
【０００６】
この発明の目的は、回路の性能を落とすことなく、回路素子の合理的な配置を実現した半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、半導体チップにおける第１方向に延長される複数からなる第２層目の金属配線層からなる第１の配線チャンネルと、上記第１方向とは直交する第２方向に延長される複数からなる第３層目の金属配線層からなる第２の配線チャンネルと、外部端子から供給された電源電圧を受け、それと異なる電圧を形成し、安定化容量を備えた内部電源回路とを備えた半導体集積回路装置において、上記安定化容量の大半を上記第２層目と第３層目の金属配線層が交差する半導体領域上に形成されたキャパシタが占めるようにする。
【０００８】
【発明の実施の形態】
図１には、この発明が適用されるダイナミック型ＲＡＭの一実施例の概略構成図が示されている。同図において、（Ａ）には拡散層の概略レイアウトが示され、（Ｂ）には概略配線層レイアウトが示されている。同図のレイアウトは、ダイナミック型ＲＡＭを構成する各回路ブロックのうち、その主要部が判るように代表的な部分が示されており、それが公知の半導体集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上において形成される。
【０００９】
この実施例では、特に制限されないが、メモリアレイは、全体として４個に分けられる。半導体チップの長手方向に対して左右に分けられて、（Ａ）に示すように長手方向の中央部分にアドレス入力回路、データ入出力回路及び、（Ｂ）に示すようにボンディングパッド列と第３層目の配線層Ｍ３からなる配線チャンネルが形成される。上記のような長手方向の中央部には、上記の入出力インターフェイス回路及び昇圧回路や降圧回路を含む電源回路等が設けられる。そして、短辺方向の中央部には、特に制限されないが、後述するように冗長回路が設けられ、かかる冗長回路が形成される部分には第２層目の金属層Ｍ２による配線チャンネルが形成される。
【００１０】
この実施例では、上記第３層目の配線チャンネルと第２層目の配線チャンネルとが交差する半導体チップの中央部には安定化容量を形成する拡散層が形成される。この安定化容量は、特に制限されないが、上記周辺回路の動作電圧を形成する降圧電源回路の安定化容量として用いられる。上記降圧電源回路は、後述するように複数回路が半導体チップ上の長手方向中央部の周辺回路が形成される部分に分散して配置され、かかる周辺回路の隙間的な半導体領域を活用して小さな容量値の安定化容量も接続される。これら分散して設けられる安定化容量は、上記のように限られた半導体領域を用いるものであるために、上記チップ中央部に形成される安定化容量に比べて小さな容量値にされる。
【００１１】
上記のように半導体チップ上の比較的長くされた長手方向中央部に周辺回路が形成されるものであり、上記のように降圧電源回路を複数個分散させて配置させることにより、周辺回路が動作時に必要とする電流が、比較的短い距離の配線径路を通して供給されるために動作電圧の安定化を図ることができる。このような降圧電圧を供給する電源線としては、特に制限されないが、上記第３層目の金属層Ｍ３を用いて構成される。
【００１２】
上記周辺回路は、特に制限されないが、図（Ｂ）に示したボンディングパッド列を挟んで、図（Ａ）に示したように左側の比較的大きな回路セル列は、入力回路やプリデコーダ、電源回路等の周辺回路であり、右側の比較的小さな回路セル列は、出力回路を構成するものである。
【００１３】
上述のように半導体チップの長手方向に対して左右に２個、半導体チップの短辺方向に対して上下に２個ずつに分けられた４個からなるメモリアレイが配置される。メモリアレイは、後述するように、その長手方向の中央部分にメインロウデコーダ領域とメインワードドライバが配置され、いわゆる階層ワード線（又は分割ワード線）方式が採用される。また、ビット線も複数に分割されて構成される。この結果、上記メモリアレイのそれぞれは、複数のサブアレイに分割されて構成される。
【００１４】
図２には、上記半導体チップの中央部に設けられる安定化容量の構成図が示されている。図２（Ａ）には、平面構成が示され、図２（Ｂ）には断面構成が示されている。特に制限されないが、Ｐ型基板上ＰＳＵＢ上にＮ型ウェル領域ＮＷＥＬＬが形成され、ＭＯＳ容量の他方の電極として用いられる。つまり、ディプレッションモードのＭＯＳ容量が構成される。このＮ型ウェル領域ＮＷＥＬＬの周辺部には、Ｎチャンネル型ＭＯＳＦＥＴのソース，ドレイン領域を構成するＮ＋型拡散層Ｌが形成され、かかるＮ＋型拡散層Ｌにコンタクト部ＬＣＮＴを設けて安定化容量の一方の電極とし、例えば回路の接地電位を供給する。
【００１５】
上記Ｎ型ウェル領域ＮＷＥＬＬの表面にはＭＯＳＦＥＴのゲート絶縁膜と同じ工程で形成された絶縁膜が形成され、これを誘電体として用いる。上記絶縁膜上にはＭＯＳＦＥＴのゲート電極と同じ工程で形成された導電性ポリシリコン層ＦＧが形成されて、上記安定化容量の他方の電極として用いられる。この導電性ポリシリコン層ＦＧに対しては、コンタクト部ＦＣＮＴが設けられ、例えば降圧電源回路の出力端子に接続されて降圧電圧ＶＰＲＥＲＩが供給される。
【００１６】
この実施例の安定化用容量は、特に制限されないが、上記第１の配線チャンネルと第２の配線チャンネルとの交差部であって、周辺回路との関係で４３０μｍ×４２５μｍの大きさと、４００μｍ×３１５μｍのような大きさに形成される。１μｍ×１μｍにより約５ｆＦの容量値を得ることができるから、上記のような大きさの安定化容量においては、おおよそ７３０μｍ×４００μｍであるために、約１４６０ｐＦの容量値のキャパシタを得ることができる。これに対して、図示しないが、前記周辺回路に分散して適宜に設けられる安定化用容量の容量値は、おおよそ９８０ｐＦであり、出力回路に分散して適宜に設けられる安定化用容量は、おおよそ１００ｐＦである。この例では、半導体チップの中央部に形成される安定化容量は、全体の半分以上になるものである。
【００１７】
図３には、この発明に係る降圧電源回路の一実施例の概略回路図が示されている。この実施例では、演算増幅回路ＯＰの非反転入力（＋）に基準電圧ＶＬＲＥＲＩを供給し、その出力信号を可変抵抗として作用するＰチャンネル型の出力ＭＯＳＦＥＴＱ１６のゲートに供給する。このＭＯＳＦＥＴＱ１６のドレインは、電源電圧ＶＤＤに接続され、ソースと回路の接地電位との間に分圧回路を構成するＰチャンネル型ＭＯＳＦＥＴＱ１７とＱ１８が接続される。上記抵抗素子として作用するＭＯＳＦＥＴＱ１７とＱ１８で形成された分圧出力は、上記演算増幅回路ＯＰの反転入力（−）に供給される。これにより、上記可変抵抗素子として動作するＭＯＳＦＥＴＱ１６は、上記分圧された電圧と上記基準電圧ＶＬＰＥＲＩとが一致するようなゲート電圧が供給される。
【００１８】
上記ＭＯＳＦＥＴＱ１６のドレインが出力端子とされて降圧電圧ＶＰＥＲＩが形成される。この出力端子には、上記降圧電圧ＶＰＥＲＩを安定化させる安定化容量（１）、（２）及び（３）が接続される。上記安定化容量（１）は、前記図１に示したように半導体チップの中心部（第１と第２の配線チャンネルの交差部）に形成されたものであり、安定化容量（２）は、上記周辺回路の隙間に形成されたものであり、安定化容量（３）は、上記出力回路の隙間に形成されたものである。
【００１９】
上記演算増幅回路ＯＰは、コントロール回路により制御される。演算増幅回路ＯＰは、次に説明するように定常的に動作するものと、周辺回路が動作状態にされたときに選択的に動作するものとの２種類で構成される。上記コントロール回路は、上記周辺回路が動作状態にされたときに動作信号を形成するものである。また、上記の選択的に動作する演算増幅回路は、半導体チップにおいて複数個が分散して配置される。
【００２０】
図４には、上記降圧電源回路を構成する演算増幅回路の一実施例の回路図が示されている。同図（Ａ）には、待機時用の演算増幅回路が示され、同図（Ｂ）には動作時用の演算増幅回路が示されている。同図（Ａ）の待機時用の演算増幅回路では、ＣＭＯＳ構成の入力回路及び周辺回路等での降圧電圧ＶＰＥＲＩのリーク電流のような比較的小さな電流を補うように小さな電流供給能力で足りることから、同図のようにＮチャンネル型ＭＯＳＦＥＴの差動ＭＯＳＦＥＴＱ１とＱ２と、その共通ソースと回路の接地電位との間にソース−ドレイン経路が接続され、ゲートに基準電圧Ｖｒｅｆが供給されることによって定電流を流すようにされたＮチャンネル型の電流源ＭＯＳＦＥＴＱ５と、上記ＭＯＳＦＥＴＱ１とＱ２のドレインと電源電圧ＶＤＤとの間に設けられ、電流ミラー形態にされることによってアクティブ負荷回路を構成するＰチャンネル型ＭＯＳＦＥＴＱ３とＱ４からなる差動回路と、上記差動回路の出力信号を受ける．Ｐチャンネル型の出力ＭＯＳＦＥＴＱ６と、そのドレインと回路の接地電位との間に設けられ、負荷回路と帰還回路を構成する抵抗Ｒ１とＲ２から構成される。
【００２１】
上記差動ＭＯＳＦＥＴＱ１のゲートには、基準電圧ＶＬＰＥＲＩが印加され、上記出力ＭＯＳＦＥＴＱ６のドレインから降圧電圧ＶＰＥＲＩが出力される。上記抵抗Ｒ１とＲ２で形成された分圧電圧が、上記帰還電圧として上記差動ＭＯＳＦＥＴＱ２のゲートに供給される。この実施例では、上記抵抗Ｒ１とＲ２の抵抗値を等しく形成することにより、演算増幅回路では、上記基準電圧ＶＬＰＥＲＩと、降圧電圧ＶＰＥＲＩの１／２に分割された帰還電圧とが等しくなるように上記出力ＭＯＳＦＥＴＱ６を制御するので、上記１／２にされた基準電圧ＶＬＰＥＲＩを用いて、その２倍に電圧増幅された降圧電圧ＶＰＥＲＩを形成することができる。このように出力電圧ＶＬＰＥＲＩに対して１／２の定電圧ＶＬＰＥＲＩを用いて差動回路を動作させるようにすることにより、差動回路を高感度領域で動作させることができる。なお、抵抗Ｒ１，Ｒ２は、前記のように２つのＭＯＳトランジスタのダイオード接続によっても実現できる。
【００２２】
動作時用の演算増幅回路では、前記のように入力回路やアドレスデコーダ等のアドレス選択回路の動作電流に見合った比較的大きな電流を効率よく形成するようにするため、同図のようにＮチャンネル型ＭＯＳＦＥＴの差動ＭＯＳＦＥＴＱ７とＱ８、その共通ソースと回路の接地電位との間にソース−ドレイン経路が接続され、ゲートに動作制御信号φＯＰが供給されることによって動作時のみに動作電流を流すようにされたＮチャンネル型の電流源ＭＯＳＦＥＴＱ９と、上記ＭＯＳＦＥＴＱ１とＱ２のドレインと電源電圧ＶＤＤとの間にそれぞれダイオート形態にされたＰチャンネル型ＭＯＳＦＥＴＱ１０とＱ１２が設けられる。
【００２３】
上記差動ＭＯＳＦＥＴＱ７とＱ８のドレイン出力信号は、次の出力駆動回路を通して出力ＭＯＳＦＥＴＱ１６のゲートに伝えられる。上記一方の差動ＭＯＳＦＥＴＱ７のドレイン電流は、上記Ｐチャンネル型ＭＯＳＦＥＴＱ１０とＰチャンネル型ＭＯＳＦＥＴＱ１１からなる電流ミラー回路を介してダイオード形態にされたＮチャンネル型ＭＯＳＦＥＴＱ１４に供給される。このＭＯＳＦＥＴＱ１４のソースは回路の接地電位に接続される。上記ＭＯＳＦＥＴＱ１４には、電流ミラー形態にされたＮチャンネル型ＭＯＳＦＥＴＱ１５が設けられる。上記他方の差動ＭＯＳＦＥＴＱ８のドレイン電流は、上記Ｐチャンネル型ＭＯＳＦＥＴＱ１２とＰチャンネル型ＭＯＳＦＥＴＱ１３からなる電流ミラー回路を介して上記ＭＯＳＦＥＴＱ１５のドレインに供給される。
【００２４】
上記Ｐチャンネル型ＭＯＳＦＥＴＱ１３とＱ１５の共通接続されたドレイン電圧が駆動電圧としてＰチャンネル型の出力ＭＯＳＦＥＴＱ１６のゲートに供給される。この構成では、上記差動ＭＯＳＦＥＴＱ７とＱ８のドレイン電流の差分に対応した電流によって出力ＭＯＳＦＥＴＱ１６のゲート容量が充放電されて駆動電圧が形成される。それ故、出力ＭＯＳＦＥＴＱ１６のゲートに供給される駆動電圧は、ほぼ電源電圧ＶＤＤから回路の接地電位のような大きな信号振幅となり、出力ＭＯＳＦＥＴＱ１６のゲートに印加される駆動電圧のダイナミックレンジが大きくなり、出力ＭＯＳＦＥＴＱ１６から大きな駆動電流を形成することができる。
【００２５】
上記差動ＭＯＳＦＥＴＱ７のゲートには、基準電圧ＶＬＰＥＲＩが印加され、上記出力ＭＯＳＦＥＴＱ１６のドレインから降圧電圧ＶＰＥＲＩが出力される。この出力ＭＯＳＦＥＴＱ１６のドレイン側に設けられた抵抗Ｒ３とＲ４で形成された分圧電圧が、上記帰還電圧として上記差動ＭＯＳＦＥＴＱ８のゲートに供給される。この実施例では、上記抵抗Ｒ３とＲ４の抵抗値を等しく形成することにより、演算増幅回路では、上記基準電圧ＶＬＰＥＲＩと、降圧電圧ＶＰＥＲＩの１／２に分割された帰還電圧とが等しくなるように上記出力ＭＯＳＦＥＴＱ１６を制御するので、上記１／２にされた基準電圧ＶＬＰＥＲＩを用いて、その２倍に電圧増幅された降圧電圧ＶＰＥＲＩを形成することができる。なお、上記抵抗Ｒ３，Ｒ４は、前記図３のように２つのＭＯＳトランジスタＱ１７とＱ１８のようにダイオード接続によっても実現できる。
【００２６】
上記のように動作時用の演算増幅回路は、前記のように大きな信号振幅で出力ＭＯＳＦＥＴＱ１６を駆動するので、大きな出力電流を得ることができる反面、差動回路の電流源ＭＯＳＦＥＴＱ９で形成された動作電流と同じ電流が出力駆動回路に流れるので、たとえＭＯＳＦＥＴＱ５とＱ９とに流れる電流が同じであっても、（Ａ）のような演算増幅回路の２．５倍の電流が流れてしまう。このように（Ｂ）は（Ａ）に比べて本質的に消費電流が大きい。このため、上記制御信号φＯＰにより上記のように対応する周辺回路の動作時に合わせて間欠的あるいは選択的に動作させられる。
【００２７】
図５には、この発明が適用された半導体記憶装置の一実施例の全体のメモリチップの構成図が示されている。同図には、代表として入力回路と周辺回路に対応した降圧電源回路１〜６のように複数個と、非動作時用の降圧電源回路７とが代表として例示的に示されている。上記非動作時用の降圧電源回路（Ｓｔｂｙ）７は、上記のように１つが設けられる。
【００２８】
メモリアレイ部が、同図のように４つのメモリバンク（Ｂａｎｋ０〜３）に分けられたとき、特に制限されないが、１つのメモリバンクＢａｎｋ０が選択されたとき、中心部の電圧駆動回路１，２と、端部の電圧駆動回路３とが動作制御信号φＯＰ１とφＯＰＢ０により動作状態にされて電流供給を行う。このように隣接して設けられる電圧駆動回路からの電流供給を行うことにより、電源線での電圧ロスを最小に抑えて動作電圧の安定化を図ることができる。このとき、メモリバンク１ないし３に対応して設けられる端部の電圧駆動回路４〜６は非動作状態にされることによって消費電流を低減させる。
【００２９】
リフレッシュ動作時において２つのメモリバンク、例えばＢａｎｋ０と１とで同時にリフレッシュ動作が行われるとき、中心部の電圧駆動回路１，２と、端部の電圧駆動回路３と４とが動作制御信号φＯＰ１とφＯＰＢ０とφＯＰＢ１とにより動作状態にされて電流供給を行う。リフレッシュ動作時において４つのメモリバンク（Ｂａｎｋ）０〜３が同時にリフレッシュ動作が行われるときには、動作制御信号φＯＰ１とφＯＰＢ０〜φＯＰＢ３により、全ての電圧駆動回路１〜６が動作状態にされて電流供給を行うようにされる。このような電圧駆動回路１〜６の動作と類似して、上記メモリバンクＢａｎｋ０〜３に対応して設けられるセンスアンプの動作電圧ＶＤＬを形成する図示しない降圧電源回路も上記の周辺回路に対応した降圧電源回路１〜６と同様に複数個が設けられて上記と同様に制御される。
【００３０】
上記センスアンプに動作電圧ＶＤＬを供給する降圧電源回路も、前記図４に示した周辺回路用の降圧電源回路と同様に形成される。つまり、図４において、基準電圧（ＶＬＤＬ）は、上記センスアンプ用の電源電圧ＶＤＬに対応した基準電圧であり、かかる基準電圧ＶＬＤＬを供給することにより、それに対応した降圧電圧ＶＤＬを形成することができる。例えば、電源電圧ＶＤＤが３．３Ｖであるときに、上記周辺回路用の内部降圧電圧は２．５Ｖにされ、上記センスアンプ用の内部降圧電圧ＶＤＬは２．０Ｖにされる。
【００３１】
図６には、この発明に係るダイナミック型ＲＡＭの一実施例の概略レイアウト図が示されている。この実施例では、メモリアレイは、前記同様に全体として４個に分けられる。半導体チップの長手方向に沿った上下に２個、左右に２個ずつのメモリアレイが分割されて設けられ、前記同様に上記チップの長手方向に沿った中央部分にアドレス入力回路、データ入出力回路及びボンディングパッド列からなる入出力インターフェイス回路ＰＥＲＩ等が設けられる。上記メモリアレイの上記中央側にはメインアンプＭＡが配置される。
【００３２】
上述のように半導体チップの長手方向に沿った上下に２個と、左右に２個ずつに分けられて合計４個からなる各メモリアレイにおいて、長手方向に対して左右方向の中間部にＸ系プリデコーダ回路ＲＯＷＰＤＣ及び救済回路ＲＯＷＲＥＤ、Ｙ系プリデコーダ回路ＣＯＬＰＤＣ及び救済回路ＣＯＬＲＥＤが纏めて配置される。つまり、上記４個のメモリアレイにそれぞれ対応して、上記Ｘ系プリデコーダ回路ＲＯＷＰＤＣ及び救済回路ＲＯＷＲＥＤ、Ｙ系プリデコーダ回路ＣＯＬＰＤＣ及び救済回路ＣＯＬＲＥＤが上記左右２個ずつ設けられたメモリアレイに対応して２組ずつ振り分けて設けられる。
【００３３】
上記メモリアレの上記中間部分に沿って前記同様にメインワードドライバ領域ＭＷＤが形成されて、それぞれのメモリアレイに対応して下、上方側に延長するように設けられたメインワード線をそれぞれが駆動するようにされる。この構成では、前記同様なザブアレイを用いた場合には、１６個のサブアレイを貫通するようにメインワード線が延長される。そして、上記メモリアレイにおいて、上記チップ中央部分とは反対側のチップ周辺側にＹデコーダＹＤＣが設けられる。つまり、この実施例においては、上記中央側に配置されたメインアンプＭＡと周辺側に配置されたＹデコーダＹＤＣとにより上記４分割されてなる各メモリアレイがそれぞれ挟さまれるように配置されるものである。この場合には、前記のようにチップ中央部には、縦方向と横方向に延長される配線チャンネルが交差する部分が発生し、そこに安定化容量Ｃが形成される。また、前記のように周辺回路等の隙間にも分散して小さな容量値の安定化容量が適宜に設けられる。
【００３４】
上記メモリアレイにおいて、特に制限されないが、上記チップ中央部分とは反対側のチップ周辺側にＹデコーダＹＤＣが設けられる。この実施例においては、上記中央側に配置されたメインアンプＭＡと周辺側に配置されたＹデコーダＹＤＣとにより上記４分割されてなる各メモリアレイが挟さまれるように配置されるものである。
【００３５】
上記メモリアレイは、複数のサブアレイ１５に分割される。その１つが拡大して示されているように、かかるサブアレイ１５は、それを挟むように配置されたセンスアンプ領域１６、サブワードドライバ領域１７に囲まれて形成される。上記センスアンプアンプ領域１６と、上記サブワードドライバ領域１７の交差部は交差領域１８とされる。上記センスアンプ領域１６に設けられるセンスアンプは、シェアードセンス方式により構成され、メモリセルアレイの両端に配置されるセンスアンプを除いて、センスアンプを中心にして左右に相補ビット線が設けられ、左右いずれかのサブアレイ１５の相補ビット線に選択的に接続される。
【００３６】
図７には、この発明に係るダイナミック型ＲＡＭの他の一実施例の概略レイアウト図が示されている。この実施例では、特に制限されないが、メモリアレイは、全体として８個に分けられる。半導体チップの長手方向に沿った上下に４個、左右に２個ずつのメモリアレイが分割されて設けられ、上記チップの長手方向に沿った中央部分にアドレス入力回路、データ入出力回路及びボンディングパッド列からなる入出力インターフェイス回路等の周辺回路ＰＥＲＩ等が設けられる。上記メモリアレイの上記中央側にはメインアンプＭＡが配置される。
【００３７】
上述のように半導体チップの長手方向に沿った上下に２個ずつの４個と、左右に２個ずつに分けられて合計８個からなる各メモリアレイにおいて、長手方向に対して左右方向の中間部にＸ系プリデコーダ回路ＲＯＷＰＤＣ及び救済回路ＲＯＷＲＥＤ、Ｙ系プリデコーダ回路ＣＯＬＰＤＣ及び救済回路ＣＯＬＲＥＤが配置される。上記メモリアレの上記中間部分に沿ってメインワードドライバ領域ＭＷＤが形成されて、それぞれのメモリアレイに対応して下、上方側に延長するように設けられたメインワード線をそれぞれが駆動するようにされる。
【００３８】
上記メモリアレイにおいて、特に制限されないが、上記チップ中央部分とは反対側のチップ周辺側にＹデコーダＹＤＣが設けられる。この実施例においては、上記中央側に配置されたメインアンプＭＡと周辺側に配置されたＹデコーダＹＤＣとにより上記８分割されてなる各メモリアレイが挟さまれるように配置される。上記各メモリアレイは、前記同様に複数のサブアレイに分割される。かかるサブアレイは、それを挟むように配置されたセンスアンプ領域、サブワードドライバ領域に囲まれて形成される。上記センスアンプアンプ領域と、上記サブワードドライバ領域の交差部は交差領域とされる。
【００３９】
上述のように半導体チップの長手方向に沿って４個ずつに分けられたメモリアレイは、２個ずつ組となって配置される。このように２個ずつ組となって配置された２つのメモリアレイは、その中間部分にＸ系プリデコーダ回路ＲＯＷＰＤＣ及び救済回路ＲＯＷＲＥＤ、Ｙ系プリデコーダ回路ＣＯＬＰＤＣ及び救済回路ＣＯＬＲＥＤが配置される。つまり、上記Ｘ系プリデコーダ回路ＲＯＷＰＤＣ及び救済回路ＲＯＷＲＥＤ、Ｙ系プリデコーダ回路ＣＯＬＰＤＣ及び救済回路ＣＯＬＲＥＤを中心として、メモリアレイが上下に配置される。上記メインワードドライバＭＷＤは、上記１つのメモリアレイを貫通するようにチップ長手方向に延長されるメインワード線の選択信号を形成する。また、上記メインワードドライバＭＷＤにサブワード選択用のドライバも設けれら、後述するように上記メインワード線と平行に延長されてサブワード選択線の選択信号を形成する。
【００４０】
１つのサブアレイは、図示しないが２５６本のサブワード線と、それと直交する２５６対からなる相補ビット線（又はデータ線）とにより構成される。なお、不良ワード線又は不良ビット線の救済のために予備のワード線及び予備の相補ビット線に設けられるものである。上記１つのメモリアレイにおいて、上記サブアレイがワード線の配列方向に８個設けられるから、全体としての上記サブワード線は約２Ｋ分設けられ、ビット線の配列方向に１６個設けられるから、相補ビット線は全体として約４Ｋ分設けられる。このようなメモリアレイが全体で８個設けられるから、全体では８×２Ｋ×４Ｋ＝６４Ｍビットのような記憶容量を持つようにされる。これにより、相補ビット線その長さが、上記１６個のサブアレイに対応して１／１６の長さに分割される。サブワード線は、上記８個のサブアレイに対応して１／８の長さに分割される。
【００４１】
上記１つのメモリアレイの分割されたサブアレイ毎にサブワードドライバ（サブワード線駆動回路）が設けられる。サブワードドライバは、上記のようにメインワード線に対して１／８の長さに分割され、それと平行に延長されるサブワード線の選択信号を形成する。この実施例では、メインワード線の数を減らすために、言い換えるならば、メインワード線の配線ピッチを緩やかにするために、特に制限されないが、１つのメインワード線に対して、相補ビット線方向に４本からなるサブワード線を配置させる。このようにメインワード線方向には８本に分割され、及び相補ビット線方向に対して４本ずつが割り当てられたサブワード線の中から１本のサブワード線を選択するために、メインワードドライバＭＷＤには図示しないサブワード選択ドライバが配置される。このサブワード選択ドライバは、上記サブワードドライバの配列方向に延長される４本のサブワード選択線の中から１つを選択する選択信号を形成する。この構成は、前記図６の実施例にも同様に適用される。
【００４２】
図７のようなレイアウトを採用した場合において、Ｙアドレスが入力されると、アドレスバッファＡＤＤＢＵＰを通して上記メモリアレイの中間部に設けられた救済回路、プリデコーダを介してチップの周辺側に配置されたＹデコーダＹＤＣに伝えられ、ここでＹ選択信号が形成される。上記Ｙ選択信号より１つのサブアレイの相補ビット線が選択されて、それと反対側のチップ中央部側のメインアンプＭＡに伝えられ、増幅されて図示しない出力回路を通して出力される。
【００４３】
この構成は、一見すると信号がチップを引き回されて読み出し信号が出力されるまでの時間が長くなるように判断される。しかし、救済回路には、アドレス信号をそのまま入力する必要があるので、救済回路をチップ中央のいずれかに配置すると、不良アドレスであるか否かの判定結果をまってプリデコーダの出力時間が決定される。つまり、プリデコーダと救済回路とが離れていると、そこでの信号遅延が実際のＹ選択動作を遅らせる原因となる。
【００４４】
この実施例では、メモリアレイを挟んでメインアンプＭＡとＹデコーダＹＤＣが両側に配置されるため、サブアレイの相補ビット線を選択するための信号伝達経路と、選択された相補ビット線から入出力線を通ってメインアンプＭＡの入力に至る信号伝達経路との和は、いずれの相補ビット線を選択しようともメモリアレイを横断するだけの信号伝達経路となって上記のように１往復するものの半分に短縮できるものである。これにより、メモリアクセスの高速化が可能になるものである。このことは、前記図６の実施例でも同様である。
【００４５】
この実施例では、周辺回路に対応した配線チャンネルと前記冗長回路に対応した配線チャンネルとが交差する部分が２つに分散して設けられる。したがって、それぞれの交差領域に対応して前記のような安定化容量Ｃが２つに分散して設けられるものである。特に制限されないが、前記定常的に動作して内部降圧電圧を形成する回路も、上記分散して設けられた安定化容量に対応して２個設けるようにするものであってもよい。あるいは、上記２つの安定化容量の中心部に１個配置するものであってもよい。
【００４６】
図８には、この発明に係るダイナミック型ＲＡＭのセンスアンプ部を中心にして、アドレス入力からデータ出力までの簡略化された一実施例の回路図が示されている。同図においては、２つのサブアレイ１５に上下から挟まれるようにされたセンスアンプ１６と交差エリア１８に設けられる回路が例示的に示され、他はブロック図として示されている。また、ＭＯＳＦＥＴに付された回路記号は、前記図４と重複しているが、それぞれは別個の回路機能を持つものであると理解されたい。
【００４７】
ダイナミック型メモリセルは、上記１つのサブアレイ１５に設けられたサブワード線ＳＷＬと、相補ビット線ＢＬ，ＢＬＢのうちの一方のビット線ＢＬとの間に設けられた１つが代表として例示的に示されている。ダイナミック型メモリセルは、アドレス選択ＭＯＳＦＥＴＱｍと記憶キャパシタＣｓから構成される。アドレス選択ＭＯＳＦＥＴＱｍのゲートは、サブワード線ＳＷＬに接続され、このＭＯＳＦＥＴＱｍのドレインがビット線ＢＬに接続され、ソースに記憶キャパシタＣｓが接続される。記憶キャパシタＣｓの他方の電極は共通化されてプレート電圧ＶＰＬＴが与えられる。上記ＭＯＳＦＥＴＱｍの基板（チャンネル）には負のバックバイアス電圧ＶＢＢが印加される。特に制限されないが、上記バックバイアス電圧ＶＢＢは、−１Ｖのような電圧に設定される。上記サブワード線ＳＷＬの選択レベルは、上記ビット線のハイレベルに対して上記アドレス選択ＭＯＳＦＥＴＱｍのしきい値電圧分だけ高くされた高電圧ＶＰＰとされる。
【００４８】
センスアンプを内部降圧電圧ＶＤＬで動作させるようにした場合、センスアンプにより増幅されてビット線に与えられるハイレベルは、上記内部電圧ＶＤＬレベルにされる。したがって、上記ワード線の選択レベルに対応した高電圧ＶＰＰはＶＤＬ＋Ｖth＋αにされる。センスアンプの左側に設けられたサブアレイの一対の相補ビット線ＢＬとＢＬＢは、同図に示すように平行に配置される。かかる相補ビット線ＢＬとＢＬＢは、シェアードスイッチＭＯＳＦＥＴＱ１とＱ２によりセンスアンプの単位回路の入出力ノードと接続される。
【００４９】
センスアンプの単位回路は、ゲートとドレインとが交差接続されてラッチ形態にされたＮチャンネル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８からなるＣＭＯＳラッチ回路で構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソースは、共通ソース線ＣＳＮに接続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＣＳＰに接続される。上記共通ソース線ＣＳＮとＣＳＰには、それぞれパワースイッチＭＯＳＦＥＴが接続される。特に制限されないが、Ｎチャンネル型の増幅ＭＯＳＦＥＴＱ５とＱ６のソースが接続された共通ソース線ＣＳＮには、上記クロスエリア１８に設けられたＮチャンネル型のパワースイッチＭＯＳＦＥＴＱ１４により接地電位に対応した動作電圧が与えられる。
【００５０】
特に制限されないが、上記Ｐチャンネル型の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続された共通ソース線ＣＳＰには、上記クロスエリア１８に設けられたオーバードライブ用のＮチャンネル型のパワーＭＯＳＦＥＴＱ１６と、上記内部電圧ＶＤＬを供給するＮチャンネル型のパワーＭＯＳＦＥＴＱ１５が設けられる。上記オーバードライブ用の電圧には、特に制限されないが、外部端子から供給される電源電圧ＶＤＤが用いられる。あるいは、センスアンプ動作速度の電源電圧ＶＤＤ依存性を軽減するために、ゲートにＶＰＰが印加され、ドレインに電源電圧ＶＤＤが供給されたＮチャンネル型ＭＯＳＦＥＴのソースから上記電圧を得るものとしてわずかに降圧してもよい。
【００５１】
上記Ｎチャンネル型のパワーＭＯＳＦＥＴＱ１６のゲートに供給されるセンスアンプオーバードライブ用活性化信号ＳＡＰ１は、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１５のゲートに供給される活性化信号ＳＡＰ２と同相の信号とされ、ＳＡＰ１とＳＡＰ２は時系列的にハイレベルにされる。特に制限されないが、ＳＡＰ１とＳＡＰ２のハイレベルは昇圧電圧ＶＰＰレベルの信号とされる。つまり、昇圧電圧ＶＰＰは、約３．６Ｖであるので、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１５、１６を十分にオン状態にさせることができる。ＭＯＳＦＥＴＱ１６がオフ状態（信号ＳＡＰ１がロウレベル）の後にはＭＯＳＦＥＴＱ１５のオン状態（信号ＳＡＰ２がハイレベル）によりソース側から内部電圧ＶＤＬに対応した電圧を出力させることができる。
【００５２】
上記センスアンプの単位回路の入出力ノードには、相補ビット線を短絡させるイコライズＭＯＳＦＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧ＶＢＬＲを供給するスイッチＭＯＳＦＥＴＱ９とＱ１０からなるプリチャージ（イコライズ）回路が設けられる。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共通にプリチャージ信号ＰＣＢが供給される。このプリチャージ信号ＰＣＢを形成するドライバ回路は、図示しないが、上記クロスエリアにインバータ回路を設けて、その立ち上がりや立ち上がりを高速にする。つまり、メモリアクセスの開始時にワード線選択タイミングに先行して、各クロスエリアに分散して設けられたインバータ回路を通して上記プリチャージ回路を構成するＭＯＳＦＥＴＱ９〜Ｑ１１を高速に切り替えるようにするものである。
【００５３】
上記クロスエリア１８には、ＩＯスイッチ回路ＩＯＳＷ（ローカルＩＯとメインＩＯを接続するスイッチＭＯＳＦＥＴＱ１９，Ｑ２０）が置かれる。さらに、図３に示した回路以外にも、必要に応じて、センスアンプのコモンソース線ＣＳＰとＣＳＮのハーフプリチャージ回路、ローカル入出力線ＬＩＯのハーフプリチャージ回路、メイン入出力線のＶＤＬプリチャージ回路、シェアード選択信号線ＳＨＲとＳＨＬの分散ドライバ回路等も設けられる。
【００５４】
センスアンプの単位回路は、シェアードスイッチＭＯＳＦＥＴＱ３とＱ４を介して図下側のサブアレイ１５の同様な相補ビット線ＢＬ，ＢＬＢに接続される。例えば、上側のサブアレイのサブワード線ＳＷＬが選択されたときには、センスアンプの上側シェアードスイッチＭＯＳＦＥＴＱ１とＱ２はオン状態に、下側シェアードスイッチＭＯＳＦＥＴＱ３とＱ４とがオフ状態にされる。スイッチＭＯＳＦＥＴＱ１２とＱ１３は、カラム（Ｙ）スイッチ回路を構成するものであり、上記選択信号ＹＳが選択レベル（ハイレベル）にされるとオン状態となり、上記センスアンプの単位回路の入出力ノードとローカル入出力線ＬＩＯ１とＬＩＯ１Ｂ、ＬＩＯ２，ＬＩＯ２Ｂ等とを接続させる。
【００５５】
これにより、センスアンプの入出力ノードは、上記上側の相補ビット線ＢＬ，ＢＬＢに接続されて、選択されたサブワード線ＳＷＬに接続されたメモリセルの微小信号を増幅し、上記カラムスイッチ回路（Ｑ１２とＱ１３）を通してローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂに伝える。上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂは、上記センスアンプ列に沿って、つまり、同図では横方向に延長される。上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂは、クロスエリア１８に設けられたＮチャンネル型ＭＯＳＦＥＴＱ１９とＱ２０からなるＩＯスイッチ回路を介してメインアンプ６１の入力端子が接続されるメイン入出力線ＭＩＯ，ＭＩＯＢに接続される。上記ＩＯスイッチ回路は、Ｘ系のアドレス信号を解読して形成された選択信号よりスイッチ制御されれる。なお、ＩＯスイッチ回路は、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１９とＱ２０のそれぞれにＰチャンネル型ＭＯＳＦＥＴを並列に接続したＣＭＯＳスイッチ構成としてもよい。
【００５６】
上記のようにカラム選択信号ＹＳにより、２対の相補ビット線を選択する構成では、図２の実施例で２本の点線で示されたローカル入出力線ＬＩＯとメイン入出力線ＭＩＯは、上記二対の入出力線に対応するものである。シンクロナスＤＲＡＭのバーストモードでは、上記カラム選択信号ＹＳがカウンタ動作により切り換えられ、上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂ及びＬＩＯ２，ＬＩＯ２Ｂとサブアレイの二対ずつの相補ビット線ＢＬ，ＢＬＢとの接続が順次に切り換えられる。
【００５７】
アドレス信号Ａｉは、アドレスバッファ５１に供給される。このアドレスバッファは、時分割的に動作してＸアドレス信号とＹアドレス信号を取り込む。Ｘアドレス信号は、プリデコーダ５２に供給され、メインローデコーダ１１とメインワードドライバ１２を介してメインワード線ＭＷＬの選択信号が形成される。上記アドレスバッファ５１は、外部端子から供給されるアドレス信号Ａｉを受けるものであるので、外部端子から供給される電源電圧ＶＤＤにより動作させられ、上記プリデコーダは、前記の降圧電圧ＶＰＥＲＩにより動作させられ、上記メインワードドライバ１２は、昇圧電圧ＶＰＰにより動作させられる。このメインワードドライバ１２として、次に説明するような上記プリデコード信号を受けるレベル変換機能付論理回路が用いられる。カラムデコーダ（ドライバ）５３は、上記アドレスバフッァ５１の時分割的な動作によって供給されるＹアドレス信号を受けて、上記選択信号ＹＳを形成する。
【００５８】
上記メインアンプ６１は、前記降圧電圧ＶＰＥＲＩにより動作させられ、外部端子から供給される電源電圧ＶＤＤで動作させられる出力バッファ６２を通して外部端子Ｄout から出力される。外部端子Ｄinから入力される書き込み信号は、入力バッファ６３を通して取り込まれ、同図においてメインアンプ６１に含まれるライトアンプ（ライトドライバ）を通して上記メイン入出力線ＭＩＯとＭＩＯＢに書き込み信号を供給する。上記出力バッファ６２の入力部には、レベル変換回路とその出力信号を上記クロック信号に対応したタイミング信号に同期させて出力させるための論理部が設けられる。
【００５９】
特に制限されないが、上記外部端子から供給される電源電圧ＶＤＤは、第１の形態では３．３Ｖにされ、内部回路に供給される降圧電圧ＶＰＥＲＩは２．５Ｖに設定され、上記センスアンプの動作電圧ＶＤＬは２．０Ｖとされる。そして、ワード線の選択信号（昇圧電圧）は、３．６Ｖにされる。ビット線のプリチャージ電圧ＶＢＬＲは、ＶＤＬ／２に対応した１．０Ｖにされ、プレート電圧ＶＰＬＴも１．０Ｖにされる。そして、基板電圧ＶＢＢは−１．０Ｖにされる。上記外部端子から供給される電源電圧ＶＤＤは、２．５Ｖのような低電圧にされてもよい。このように低い電源電圧ＶＤＤのときには、降圧電圧ＶＰＥＲＩが２．０Ｖにされ、降圧電圧ＶＤＬが１．８Ｖ程度により低くされる。
【００６０】
上記の実施例から得られる作用効果は、下記の通りである。
（１） 半導体チップにおける第１方向に延長される複数からなる第２層目の金属配線層からなる第１の配線チャンネルと、上記第１方向とは直交する第２方向に延長される複数からなる第３層目の金属配線層からなる第２の配線チャンネルと、外部端子から供給された電源電圧を受け、それと異なる電圧を形成し、安定化容量を備えた内部電源回路とを備えた半導体集積回路装置において、上記安定化容量の大半を上記第２層目と第３層目の金属配線層が交差する半導体領域上に形成されたキャパシタが占めるようにすることにより、内部電源電圧の安定化を確保しつつ、回路機能や動作性能を落とすことなく合理的な回路配置を実現することができるという効果が得られる。
【００６１】
（２） 上記電源電圧と異なる電圧を降圧した電圧とし、かかる降圧電圧を、上記第２の配線チャンネルに沿って形成される内部回路の動作電圧として用いるようにすることより、半導体集積回路装置の消費電流を低減しつつ、合理的な回路配置を実現することができるという効果が得られる。
【００６２】
（３） 上記半導体チップの第１方向の中央部において第２方向に複数のボンディングパッドを並べて配置し、かかるボンディングパッドに沿って上記第２の配線チャンネルを形成し、上記第２の配線チャンネルに沿ってアドレス入力回路、データ入出力回路を含む周辺回路を設け、上記半導体チップの第２方向の中央部において第１方向に上記第１の配線チャンネルを形成し、上記第１の配線チャンネルに沿って不良救済のための冗長回路を形成し、上記第１と第２の配線チャンネルにより分割された４つのエリアにメモリアレイを構成することにより、信号の流れに沿った合理的な回路配置と、上記周辺回路の動作電圧の安定化を図ることができるという効果が得られる。
【００６３】
（４） 上記降圧電圧を形成する内部電源回路として、第１導電型の差動ＭＯＳＦＥＴと、上記差動ＭＯＳＦＥＴの共通化されたソースに設けられて定常的に動作電流を供給する第１の電流源と、上記差動ＭＯＳＦＥＴのドレインに設けられてアクティブ負荷回路を構成する電流ミラー形態にされた第２導電型のＭＯＳＦＥＴからなる第１差動回路と、上記第１差動回路の出力信号がゲートに供給された第２導電型の出力ＭＯＳＦＥＴと、上記出力ＭＯＳＦＥＴのドレインに設けられて負荷回路を構成する抵抗素子とを備え、上記第１差動回路の一方の入力に上記第１内部電圧に対応された基準電圧を供給し、上記出力ＭＯＳＦＥＴのドレインから上記第１内部電圧にされた出力電圧を得るように上記第１差動回路の他方の入力に上記負荷回路で形成した負帰還電圧を供給した第１回路と、第１導電型の差動ＭＯＳＦＥＴと、上記差動ＭＯＳＦＥＴの共通化されたソースに設けられて内部回路の動作時に動作電流を流すようにされた第２の電流源と、上記差動ＭＯＳＦＥＴのそれぞれのドレインに設けられたダイオード形態の第２導電型の第１、第２ＭＯＳＦＥＴとからなる第２差動回路と、上記第１ＭＯＳＦＥＴと電流ミラー形態にされた第２導電型の第３ＭＯＳＦＥＴ及び上記第２ＭＯＳＦＥＴと電流ミラー形態にされた第２導電型の第４ＭＯＳＦＥＴと、上記第３と第４ＭＯＳＦＥＴのドレインに設けられて、アクティブ負荷回路を構成する電流ミラー形態にされた第１導電型のＭＯＳＦＥＴからなる出力駆動回路と、上記出力駆動回路の出力信号がゲートに供給された第２導電型の出力ＭＯＳＦＥＴと、上記出力ＭＯＳＦＥＴのドレインに設けられ、負荷回路を構成する抵抗素子とを備え、上記第２差動回路の一方の入力に上記第１内部電圧に対応された基準電圧を供給し、上記出力ＭＯＳＦＥＴのドレインから上記第１内部電圧にされた出力電圧を得るように上記第２差動回路の他方の入力に上記負荷回路で形成した負帰還電圧を供給する第２回路とを用いることにより、効率のよい降圧電圧動作を行わせることができるという効果が得られる。
【００６４】
（５）上記第１回路を、内部回路が何も動作をしないスタンバイ時の電流に対応した電流を供給するよう設定し、かつ、上記第２層目と第３層目の金属配線層が交差する半導体領域上に形成されたキャパシタに隣接して設け、上記第２回路を、上記内部回路が動作を行う時の電流に対応した電流を供給するよう設定され、かつ、上記周辺回路に対応して複数個を設けるようにすることにより、半導体集積回路の動作に対応した合理的な電流供給を行うようにすることができるという効果が得られる。
【００６５】
（６）上記第２回路には、上記周辺回路の隙間に形成された上記第２層目と第３層目の金属配線層が交差する半導体領域上に形成されたキャパシタに比べて小さな容量値にされたキャパシタが適宜を接続することにより、降圧電圧の安定化と合理的な回路レイアウトを実現することができるという効果が得られる。
【００６６】
（７） 四角形の領域内に形成され、その第１辺を横切る線に沿って延びる第１領域と、上記第１辺の隣辺である第２辺を横切る線に沿って延びる第２領域を備え、メモリアレイと周辺回路を含む半導体集積回路装置において、上記第１領域と第２領域とを上記周辺回路を形成してそこに外部電源電圧を受けて内部電源電圧を出力する電源回路を設け、その出力部に設けられる上記安定化容量の容量値の半分以上を形成する容量を上記第１領域と第２領域とが交差する領域に設けることにより、内部電源電圧の安定化を確保しつつ、回路機能や動作性能を落とすことなく合理的な回路配置を実現することができるという効果が得られる。
【００６７】
（８） 上記電源回路として上記外部電源電圧を降圧して上記内部電源電圧を出力する降圧回路とすることにより、上記のように内部電源電圧の安定化を確保しつつ、回路機能や動作性能を落とすことなく合理的な回路配置に合わせて低消費電力化を図ることができるという効果が得られる。
【００６８】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記図６又は図７に示したダイナミック型ＲＡＭにおいてメモリアレイ、サブアレイ及びサブワードドライバの構成は、種々の実施形態を採ることができるし、ダイナミック型ＲＡＭの入出力インターフェイスは、シンクロナス仕様やランバス仕様等に適合したもの等種々の実施形態を採ることができるものである。ワード線は、前記のような階層ワード線方式の他にワードシャント方式を採るものであってもよい。
【００６９】
この発明に係る半導体集積回路装置は、前記のような前記のようなダイナミック型ＲＡＭの他、スタティック型ＲＡＭ等のような他の半導体記憶装置、あるいは交差した配線チャンネルを持ち、しかも内部で形成された電圧で動作する内部回路を備えた１チップマイクロコンピュータ等のような各種の半導体集積回路装置に広く利用できる。内部電圧は、前記のように降圧した電圧の他に、前記ダイナミック型ＲＡＭのワード線の昇圧回路等のように昇圧して形成された電圧であってよい。
【００７０】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、半導体チップにおける第１方向に延長される複数からなる第２層目の金属配線層からなる第１の配線チャンネルと、上記第１方向とは直交する第２方向に延長される複数からなる第３層目の金属配線層からなる第２の配線チャンネルと、外部端子から供給された電源電圧を受け、それと異なる電圧を形成し、安定化容量を備えた内部電源回路とを備えた半導体集積回路装置において、上記安定化容量の大半を上記第２層目と第３層目の金属配線層が交差する半導体領域上に形成されたキャパシタが占めるようにすることにより、内部電源電圧の安定化を確保しつつ、回路機能や動作性能を落とすことなく合理的な回路配置を実現することができる。
【図面の簡単な説明】
【図１】この発明が適用されるダイナミック型ＲＡＭの一実施例を示す概略構成図である。
【図２】図１に示した半導体チップの中央部に設けられる安定化容量の一実施例を示す構成図である。
【図３】この発明に係る降圧電源回路の一実施例を示す概略回路図である。
【図４】図３に示した降圧電源回路を構成する演算増幅回路の一実施例を示す回路図である。
【図５】この発明が適用された半導体記憶装置の一実施例を示す全体のメモリチップの構成図である。
【図６】この発明に係るダイナミック型ＲＡＭの一実施例を示す概略レイアウト図である。
【図７】この発明に係るダイナミック型ＲＡＭの他の一実施例を示す概略レイアウト図である。
【図８】この発明に係るダイナミック型ＲＡＭのセンスアンプ部を中心にして、アドレス入力からデータ出力までの簡略化された一実施例を示す回路図である。
【符号の説明】
ＯＰ…演算回路（差動増幅回路）、１〜７…降圧電源回路、
ＹＤＣ…Ｙデコーダ、ＭＡ…メインアンプ、ＣＯＬＲＥＤ…Ｙ系救済回路、ＣＯＬＰＤＣ…Ｙ系プリデコーダ、ＲＯＷＲＥＤ…Ｘ系救済回路、ＲＯＷＰＤＣ…Ｘ系プリデコーダ、ＳＡ…センスアンプ、ＳＷＤ…サブワードドライバ、ＭＷＤ…メインワードドライバ、
１１，１２…デコーダ，メインワードドライバ、１５…サブアレイ、１６…センスアンプ、１７…サブワードドライバ、１８…クロスエリア、５１…アドレスバッファ、５２…プリデコーダ、５３…デコーダ、６１…メインアンプ、６２…出力バッファ、６３…入力バッファ、
Ｑ１〜Ｑ２０…ＭＯＳＦＥＴ。
Claims (19)
- 半導体基板上に第１方向に延在する複数の第１配線を有する第１配線チャンネルと、
前記半導体基板上に前記第１方向と交差する第２方向に延在する複数の第２配線を有する第２配線チャンネルと、
内部電源電圧を形成するための電源供給回路と、
前記内部電源電圧を安定させるために前記電源供給回路に接続される複数のキャパシタと、
を具備し、
前記第１配線チャンネルと前記第２配線チャンネルは、異なる配線層に形成され、
前記複数のキャパシタの全容量値の半分以上は、前記第１配線チャンネルと前記第２配線チャンネルの交差領域に設けられることを特徴とする半導体集積回路装置。 - 請求項１において、
前記電源供給回路は、前記内部電源電圧を供給するために外部電源電圧を降圧する降圧回路であることを特徴とする半導体集積回路装置。 - 半導体基板上に形成される第１配線層と、
前記半導体基板上に形成され、前記第１配線層に重なる第２配線層と、
前記半導体基板上に形成され、前記第２配線層に重なる第３配線層と、
前記第２配線層に配置され、第１方向に延在する複数の第１配線を有する第１配線領域と、
前記第３配線層に配置され、前記第１方向と交差する第２方向に延在する複数の第２配線を有する第２配線領域と、
内部電源電圧を供給するために設けられる電源供給回路と、
前記内部電源電圧を安定させるために前記電源供給回路の出力ノードに接続される複数のキャパシタと、
を具備し、
前記複数のキャパシタの全容量値の半分以上は、前記第１配線領域と前記第２配線領域が交差する領域に形成されることを特徴とする半導体集積回路装置。 - 請求項３において、
前記複数のキャパシタの夫々の一つの電極は、前記半導体基板に形成された拡散層であることを特徴とする半導体集積回路装置。 - 請求項４において、
前記複数のキャパシタの夫々の他の一つの電極は、前記半導体基板に形成された前記拡散層を有するＭＯＳＦＥＴのゲート電極であることを特徴とする半導体集積回路装置。 - 第１方向に延長される複数の第１の配線チャンネルを含む第２層目の金属配線層と、
前記第１方向とは直交する第２方向に延長される複数の第２の配線チャンネルを含む第３層目の金属配線層と、
外部端子から供給された電源電圧を受け、前記電源電圧とは異なる第１内部電圧を形成し、前記第１内部電圧を出力ノードから出力する内部電源回路と、
を具備し、
前記内部電源回路は、前記出力ノードに安定化容量が接続され、前記安定化容量の容量値の半分以上を前記第２層目の金属配線層と前記第３層目の金属配線層が交差する半導体領域上に形成されたキャパシタが占めるようにしてなることを特徴とする半導体集積回路装置。 - 請求項６において、
前記第１内部電圧は、降圧した電圧であり、前記降圧した電圧は、前記第２の配線チャンネルに沿って形成される内部回路の動作電圧として用いられるものであることを特徴とする半導体集積回路装置。 - 請求項７において、
半導体基板の前記第１方向の中央部において前記第２方向に複数のボンディングパッドが並べて配置され、前記複数のボンディングパッドに沿って前記第２の配線チャンネルが形成され、
前記第２の配線チャンネルに沿ってアドレス入力回路、データ入出力回路を含む周辺回路が設けられ、
前記半導体基板の前記第２方向の中央部において前記第１方向に前記第１の配線チャンネルが形成され、
前記第１の配線チャンネルに沿って不良救済のための冗長回路が形成され、
前記第１及び第２の配線チャンネルにより分割された４つのエリアにメモリアレイが構成されてなることを特徴とする半導体集積回路装置。 - 請求項８において、
前記降圧電圧を形成する内部電源回路は、第１回路と第２回路とからなり、
前記第１回路は、
第１導電型の差動ＭＯＳＦＥＴと、前記差動ＭＯＳＦＥＴの共通化されたソースに設けられて定常的に動作電流を供給する第１の電流源と、前記差動ＭＯＳＦＥＴのドレインに設けられてアクティブ負荷回路を構成する電流ミラー形態にされた第２導電型のＭＯＳＦＥＴからなる第１差動回路と、
前記第１差動回路の出力信号がゲートに供給された第２導電型の出力ＭＯＳＦＥＴと、
前記出力ＭＯＳＦＥＴのドレインに設けられ、負荷回路を構成する抵抗素子と、
を備え、前記第１差動回路の一方の入力に前記第１内部電圧に対応された基準電圧が供給され、前記出力ＭＯＳＦＥＴのドレインから前記第１内部電圧にされた出力電圧を得るように前記第１差動回路の他方の入力に前記負荷回路で形成した負帰還電圧が供給され、
前記第２回路は、
第１導電型の差動ＭＯＳＦＥＴと、前記差動ＭＯＳＦＥＴの共通化されたソースに設けられて内部回路の動作時に動作電流を流すようにされた第２の電流源と、前記差動ＭＯＳＦＥＴのそれぞれのドレインに設けられたダイオード形態の第２導電型の第１、第２ＭＯＳＦＥＴとからなる第２差動回路と、
前記第１ＭＯＳＦＥＴと電流ミラー形態にされた第２導電型の第３ＭＯＳＦＥＴ及び前記第２ＭＯＳＦＥＴと電流ミラー形態にされた第２導電型の第４ＭＯＳＦＥＴと、前記第３と第４ＭＯＳＦＥＴのドレインに設けられて、アクティブ負荷回路を構成する電流ミラー形態にされた第１導電型のＭＯＳＦＥＴからなる出力駆動回路と、
前記出力駆動回路の出力信号がゲートに供給された第２導電型の出力ＭＯＳＦＥＴと、
前記出力ＭＯＳＦＥＴのドレインに設けられ、負荷回路を構成する抵抗素子と、
を備え、前記第２差動回路の一方の入力に前記第１内部電圧に対応された基準電圧が供給され、前記出力ＭＯＳＦＥＴのドレインから前記第１内部電圧にされた出力電圧を得るように前記第２差動回路の他方の入力に前記負荷回路で形成した負帰還電圧が供給される、ことを特徴とする半導体集積回路装置。 - 請求項９において、
前記第１回路は、内部回路のスタンバイ時の電流に対応した電流を供給するよう設定され、かつ、前記第２層目の金属配線層と前記第３層目の金属配線層が交差する半導体領域上に形成されたキャパシタに隣接して設けられ、
前記第２回路は、前記内部回路が動作を行う時の電流に対応した電流を供給するよう設定され、かつ、前記周辺回路に対応して複数個が設けられるものであることを特徴とする半導体集積回路装置。 - 請求項１０において、
前記第２回路には、前記周辺回路の隙間に形成された前記第２層目の金属配線層と前記第３層目の金属配線層が交差する半導体領域上に形成されたキャパシタに比べて小さな容量値にされたキャパシタが接続されるものであることを特徴とする半導体集積回路装置。 - 四角形の領域内に形成された半導体集積回路装置であって、前記半導体集積回路装置の第１辺を横切る線に沿って延びる第１領域と、前記第１辺の隣辺である第２辺を横切る線に沿って延びる第２領域を備え、
前記半導体集積回路装置はメモリアレイと周辺回路を含み、
前記第１領域及び前記第２領域は、前記周辺回路を形成するために設けられ、
前記周辺回路は外部電源電圧を受けて内部電源電圧を出力する電源回路を有し、
前記電源回路の出力部に安定化容量が接続され、
前記安定化容量の容量値の半分以上を形成する容量が前記第１領域と前記第２領域とが交差する領域に設けられることを特徴とする半導体集積回路装置。 - 請求項１２において、
前記電源回路は前記外部電源電圧を降圧して前記内部電源電圧を出力する降圧回路であることを特徴とする半導体集積回路装置。 - 請求項１３において、
前記メモリアレイはセンスアンプを含み、
前記周辺回路はメインアンプを含み、
前記内部電源電圧は前記メインアンプの電源電圧とされることを特徴とする半導体集積回路装置。 - 請求項１４において、
前記メモリアレイはダイナミック型メモリセルを含むことを特徴とする半導体集積回路装置。 - 半導体基板の第１方向に延びる長辺を有する四角形の第１領域と、
前記第１方向と交差する第２方向に延びる長辺を有し、前記第１領域と交差する四角形の第２領域と、
前記第１領域と前記第２領域で区切られる第３、第４、第５及び第６領域と有する半導体集積回路装置であって、
前記第１領域の長辺は、前記第２領域の長辺より短く、
前記第３、第４、第５及び第６領域は、複数のメモリセルを有し、
前記第２領域のうち前記第１領域と交差しない領域は、外部電源電圧を受け、内部電源電圧を形成する第１内部電源回路と、前記第１内部電源回路の出力ノードに接続される第１キャパシタとを含み、
前記第１領域と前記第２領域とが交差する領域は、前記第１内部電源回路の出力ノードに接続される第２キャパシタを含み、
前記第２キャパシタの容量値は、前記第１キャパシタの容量値より大きいことを特徴とする半導体集積回路装置。 - 請求項１６において、
前記第２領域のうち前記第１領域と交差しない領域は、前記内部電源電圧を形成する第２内部電源回路を更に有し、
前記第２内部電源回路から前記第２キャパシタまでの距離は、前記第１内部電源回路から前記第２キャパシタまでの距離より短く、
前記１内部電源回路の出力電流は、前記第２内部電源回路の出力電流より大きいことを特徴とする半導体集積回路装置。 - 請求項１７において、
前記第１領域は、前記複数のメモリセルに欠陥がある場合に、他のメモリセルと置き換えるための冗長回路を含むことを特徴とする半導体集積回路装置。 - 請求項１８において、
前記第１領域は、前記第１方向に延在する複数の第１配線が設けられる第１配線層を有し、
前記第２領域は、前記第２方向に延在する複数の第２配線が設けられる第２配線層を有し、
前記複数の第１配線は、前記冗長回路に用いる信号を伝達し、
前記複数の第２配線は、前記第２領域に設けられる複数の回路に用いる信号を伝達することを特徴とする半導体集積回路装置。
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