JPH11307739A - ダイナミック型ｒａｍ - Google Patents

Abstract

(57)【要約】 【課題】 簡単な構成で動作速度や消費電力をそれほど
犠牲にすることなく、専有面積を小さくしたダイナミッ
ク型ＲＡＭを提供する。 【解決手段】 複数のサブワード線とそれと直交するよ
うに配置された相補ビット線対との交点に配置されたダ
イナミック型メモリセルにより構成されたサブアレイを
ワード線方向に３個並べて、合わせて１０２４対からな
る相補ビット線対をそれぞれで実質的に等しい数となる
ように３分割する、あるいはサブアレイをビット線方向
に３個並べて、合わせて１０２４本からなるサブワード
線をそれぞれで実質的に等しい数となるように３分割す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ダイナミック型
ＲＡＭ（ランダム・アクセス・メモリ）に関し、特にメ
インワード線とサブワード線からなる階層ワード線方式
のダイナミック型ＲＡＭにおけるビット線又はワード線
の分割技術に利用してチップ面積低減のために有効な技
術に関するものである。

【０００２】

【従来の技術】ワード線をメインワード線とサブワード
線からなる階層構成にしたダイナミック型ＲＡＭの例と
して、特開平８−１８１２９２公報がある。

【０００３】

【発明が解決しようとする課題】上記サブワード線に対
応されたサブアレイの大きさは、例えば２５６ＷＬ（ワ
ード線）×２５６ＢＬ対（ビット線）というように２の
ｎ乗の単位に選ばれる。２５６（２の８乗）ＷＬはサブ
ワード線の数であり、これを５１２ＷＬにすると１本の
ビット線に接続されるメモリセルが５１２個となってビ
ット線容量が大きくなり、それに伴いメモリセルからビ
ット線に読み出される信号量が減少する上、再書き込み
（リフレッシュ）時のビット線充放電電流が増大する。
反面、センスアンプ数は２５６ＷＬの場合の１／２にな
るためにチップ面積低減には有利である。

【０００４】２５６ＢＬ対はサブワードドライバが駆動
するメモリセル数が２５６（２の８乗）個であることを
意味する。５１２ＢＬ対の選択もあるが、時定数ではや
はり両者に４倍（抵抗値で２倍、容量値で２倍）もの差
が生じる。上記２５６ＢＬ対と５１２ＢＬ対の選択は、
サブワード線の立ち上がりと立ち下がり時定数から決め
られる。サブワード線の配線材料としてシート抵抗値が
１０Ω／□前後のポリサイド層を使えば、２５６ＢＬ対
の長さでは１０ＫΩとなり、容量値は０．２ｐＦ／２５
６ビットであり、時定数は２ｎｓとなる。これが５１２
ＢＬ対になると、時定数は４倍の８ｎｓにもなってしま
う。

【０００５】この発明の目的は、簡単な構成で動作速度
や消費電力をそれほど犠牲にすることなく、専有面積を
小さくしたダイナミック型ＲＡＭを提供することにあ
る。この発明の前記ならびにそのほかの目的と新規な特
徴は、本明細書の記述および添付図面から明らかになる
であろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、複数のサブワード線とそれ
と直交するように配置された相補ビット線対との交点に
配置されたダイナミック型メモリセルにより構成された
サブアレイをワード線方向に３個並べて、合わせて１０
２４からなる相補ビット線対をそれぞれで実質的に等し
い数となるように分割する、あるいはサブアレイをビッ
ト線方向に３個並べて、合わせて１０２４からなるサブ
ワード線をそれぞれで実質的に等しい数となるように３
分割する。

【０００７】

【発明の実施の形態】図１には、この発明に係るダイナ
ミック型ＲＡＭの一実施例の概略レイアウト図が示され
ている。同図においては、上記ダイナミック型ＲＡＭを
構成する各回路のうち、その主要部が判るように示され
ており、それが公知の半導体集積回路の製造技術によ
り、単結晶シリコンのような１個の半導体基板上におい
て形成される。

【０００８】この実施例では、特に制限されないが、メ
モリアレイは、全体として４個に分けられる。半導体チ
ップの長手方向に対して左右に分けられて、中央部分１
４にクロック・アドレス入力回路、データ入出力回路及
びボンディングパッド列からなる入出力インターフェイ
ス回路及びワード線選択に必要な昇圧回路やデコーダ等
の内部回路の動作に必要な降圧回路、及びメモリセルの
アドレス選択ＭＯＳＦＥＴにバックバイアス電圧を与え
る負電圧発生回路を含む電源回路等が設けられる。これ
ら中央部分１４の両側のメモリアレイに接する部分に
は、カラムデコーダ領域１３が配置される。

【０００９】上述のように半導体チップの長手方向に対
して左右に２個、上下に２個分けられた４個からなる各
メモリアレイにおいて、メモリチップ１０の長手方向に
対した上下中央部にメインロウデコーダ領域１１が設け
られる。このメインロウデコーダの上下には、メインワ
ードドライバ領域１２が形成されて、上記上下に分けら
れたメモリアレイのメインワード線をそれぞれが駆動す
るようにされる。また、上記メインワードドライバ１２
にサブワード選択用のドライバも設けられ、後述するよ
うに上記メインワード線と平行に延長されてサブワード
選択線の選択信号を形成する。

【００１０】上記メモリセルアレイー（以下、単にサブ
アレイという）１５は、その拡大図に示すように、サブ
アレイ１５を挟んでセンスアンプ領域１６、サブワード
ドライバ領域１７に囲まれて形成されるものである。上
記センスアンプ領域１６と、上記サブワードドライバ領
域１７の交差部は、交差領域（以下、クロスエリアとい
う）１８とされる。上記センスアンプ領域１６に設けら
れるセンスアンプは、シェアードセンス方式により構成
され、メモリセルアレイ群の両端に配置されるセンスア
ンプを除いて、センスアンプを中心にして左右に相補ビ
ット線が設けられ、左右いずれかのメモリセルアレイの
相補ビット線に選択的に接続される。

【００１１】メモリチップ１０には、ビット線方向にワ
ード線が８Ｋ分、ワード線方向にビット線対が８Ｋ分設
けられ、全体で約６４Ｍビットの記憶容量を持つように
される。上記メモリチップ１０は、その長手方向中央部
及び短辺方向中央部に上記のような周辺回路が設けられ
ることにより、全体が４つのメモリアレイに分割され
る。それ故、１つのメモリアレイは、それぞれが４Ｋ×
４Ｋ＝１６Ｍビットのような記憶容量を持つようにされ
る。この実施例では、上記メモリアレイにおいて、ワー
ド線方向に並べられる１Ｋ（１０２４対）分の相補ビッ
ト線対をほぼ３等分して、同図に拡大図として示された
１つのサブサブアレイ１５を、サブワード線が２５６本
と、それと直交する相補ビット線（又はデータ線）が１
０２４／３、約３４０対にするものである。

【００１２】上記のようなサブワード線と相補ビット線
対の分割により、１つのメモリアレイでは、ワード線方
向に１２個（１２×３４０≒４Ｋ）のサブアレイが配置
され、ビット線方向に１６個（１６×２５６≒４Ｋ）の
サブアレイが配置される。このようなメモリアレイが全
体で４個設けられるものである。したがって、メモリチ
ップ１０全体では、１２×１６×４＝７６８個ものサブ
アレイが配置される。

【００１３】この実施例では、メインワード線の数を減
らすために、言い換えるならば、メインワード線の配線
ピッチを緩やかにするために、特に制限されないが、１
つのメインワード線に対して、相補ビット線方向に８本
からなるサブワード線を配置させる。このようにメイン
ワード線方向には１２本に分割され、及び相補ビット線
方向に対して８本ずつが割り当てられたサブワード線の
中から１本のサブワード線を選択するために、サブワー
ド選択ドライバが配置される。このサブワード選択ドラ
イバは、上記サブワードドライバの配列方向に延長され
る８本のサブワード選択線の中から１つを選択する選択
信号を形成する。

【００１４】上記のように１つのメモリアレイは、相補
ビット線方向に対して４Ｋビットの記憶容量を持つ。し
かしながら、１つの相補ビット線に対して４Ｋものメモ
リセルを接続すると、相補ビット線の寄生容量が増大
し、微細な情報記憶用キャパシタとの容量比により読み
出される信号電圧が小さくなってしまうために、相補ビ
ット線方向に対して上記のように１２分割する。つま
り、太い黒線で示されたセンスアンプ１６により相補ビ
ット線対が１２分割される。特に制限されないが、セン
スアンプ１２は、シェアードセンス方式により構成さ
れ、メモリアレイ群の両端に配置されるセンスアンプ１
６を除いて、センスアンプ１６を中心にして左右に相補
ビット線が設けられ、左右いずれかの相補ビット線に選
択的に接続される。

【００１５】上記のようにサブアレイ１５に設けられる
相補ビット線対を３４０のようにすることにより、サブ
ワードドライバ領域１７を１つの１６Ｍビットメモリア
レイ当たり１２＋１＝１３個に減らすことができる。つ
まり、従来のように相補ビット線対を２５６とすると、
１つのメモリアレイ当たり１６＋１＝１７も必要である
から、４つ分減らすことができる。チップ長辺長でみる
と、サブワードドライバを８個分減らすことができる。
これにより、チップサイズの小型化とサブワードドライ
バで消費される電流を削減することができる。

【００１６】図２には、この発明に係るダイナミック型
ＲＡＭにおけるサブアレイとその周辺回路の一実施例の
概略レイアウト図が示されている。同図には、図１に示
されたメモリアレイの中の６つのサブアレイＳＢＡＲＹ
１〜ＳＢＡＲＹ４及びＳＢＡＲＹ１’，ＳＢＡＲＹ２’
が代表として示されている。図２において、サブアレイ
ＳＢＡＲＹ１〜ＳＢＡＲＹ４及びＳＢＡＲＹ１’，ＳＢ
ＡＲＹ２’が形成される領域は、その周辺に設けられサ
ブワードドライバ領域、センスアンプ領域及びクロスエ
リアにより囲まれるようにされる。

【００１７】サブアレイＳＢＡＲＹ１〜４と、ＳＢＡＲ
Ｙ１’，ＳＢＡＲＹ２’は、次のような４種類に分けら
れる。つまり、ワード線の延長方向を水平方向とする
と、右下に配置される第１のサブアレイＳＢＡＲＹ１
は、サブワード線ＳＷＬが２５６本配置され、相補ビッ
ト線対は３４２対から構成される。それ故、上記２５６
本のサブワード線ＳＷＬに対応した２５６個のサブワー
ドドライバＳＷＤは、かかるサブアレイの左右に１２８
個ずつに分割して配置される。上記３４２対の相補ビッ
ト線ＢＬに対応して設けられる３４２個のセンスアンプ
ＳＡは、前記のようなシェアードセンスアンプ方式に加
えて、さらに交互配置とし、かかるサブアレイの上下に
おいて１７１個ずつに分割して配置される。

【００１８】右上配置される第２のサブアレイＳＢＡＲ
Ｙ２は、特に制限されないが、正規のサブワード線ＳＷ
Ｌが２５６本に加えて８本の予備（冗長）ワード線８Ｒ
が設けられ、相補ビット線対は３４０対から構成され
る。それ故、上記２５６＋８本のサブワード線ＳＷＬに
対応した２６４個のサブワードドライバＳＷＤは、かか
るサブアレイの左右に１３２個ずつに分割して配置され
る。センスアンプは、上記同様に１７１個ずつが上下に
配置される。すなわち、上記右側の上下に配置されるサ
ブアレイＳＢＡＲＹに形成される３４２対のうちの１７
１対の相補ビット線は、それに挟まれたセンスアンプＳ
Ａに対してシェアードスイッチＭＯＳＦＥＴを介して共
通に接続される。

【００１９】中央下配置される第３のサブアレイＳＢＡ
ＲＹ３は、右隣接のサブアレイＳＢＡＲＹと同様にサブ
ワード線ＳＷＬが２５６本により構成される。上記同様
に１２８個のサブワードドライバが分割して配置され
る。上記下側左右に配置されたサブアレイＳＢＡＲＹの
２５６本のうちの１２８本のサブワード線ＳＷＬは、そ
れに挟まれた領域に形成された１２８個のサブワードド
ライバＳＷＤに対して共通に接続される。上記のように
左下配置されるサブアレイＳＢＡＲＹは、３４０対から
なる正規の相補ビット線ＢＬに加えて、４対の予備（冗
長）ビット線４ＲＥＤが設けられる。それ故、上記３４
４対からなる相補ビット線ＢＬに対応した３４４個のセ
ンスアンプＳＡは、かかるサブアレイの上下に１７２個
ずつに分割して配置される。

【００２０】中央上配置される第４のサブアレイＳＢＡ
ＲＹ４は、右隣接のサブアレイＳＢＡＲＹと同様に正規
のサブワード線ＳＷＬが２５６本に予備サブワード線が
８本設けられ、下隣接のサブアレイと同様に正規の相補
ビット線対の３４０対に加えて、予備のビット線ＲＥＤ
が４対設けられるので、サブワードドライバは、左右に
１３２個ずつ分割して配置され、センスアンプＳＡは上
下に１７２ずつが分割して配置される。

【００２１】そして、右下部には上記左下部のサブアレ
イＳＢＡＲＹ１と同様なサブアレイＳＢＡＲＹ１’が設
けられ、右上部には左上部のサブアレイＳＢＡＲＹ２と
同様なサブアレイＳＢＡＲＹ２’が設けられるものであ
る。

【００２２】メインワード線ＭＷＬは、その１つが代表
として例示的に示されているように前記のような水平方
向に延長される。また、カラム選択線ＹＳは、その１つ
が代表として例示されるように縦方向に延長される。上
記メインワード線ＭＷＬと平行にサブワード線ＳＷＬが
配置され、上記カラム選択線ＹＳと平行に相補ビット線
ＢＬ（図示ぜす）が配置されるものである。この実施例
では、特に制限されないが、上記６つのサブアレイを基
本単位の１組として、図１のように１６Ｍビット分のメ
モリアレイでは、ビット線方向には８組のサブアレイが
形成され、ワード線方向には４組の１２個のサブアレイ
が構成される。

【００２３】上記８本のサブワード選択線ＦＸ０Ｂ〜Ｆ
Ｘ７Ｂが、メインワード線ＭＷＬと同様に４組（１２
個）のサブアレイを貫通するように延長される。そし
て、サブワード選択線ＦＸ０Ｂ〜ＦＸ３Ｂからなる４本
と、ＦＸ４Ｂ〜ＦＸ７Ｂからなる４本とが上下のサブア
レイ上に分けて延長させるようにする。このように２つ
のサブアレイに対して１組のサブワード選択線ＦＸ０Ｂ
〜ＦＸ７Ｂを割り当て、かつ、それらをサブアレイ上を
延長させるようにする理由は、メモリチップサイズの小
型化を図るためである。

【００２４】つまり、各サブアレイに対して上記８本の
サブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り当て、しか
もそれをセンスアンプエリア上の配線チャンネルに形成
した場合、図１のメモリアレイのように短辺方向の３２
個ものセンスアンプで、８×３２＝２５６本分もの配線
チャンネルが必要になるものである。これに対して、上
記の実施例では、配線そのものが、上下２つのサブアレ
イに対して上記８本のサブワード選択線ＦＸ０Ｂ〜ＦＸ
７Ｂを共通に割り当て、しかも、それをサブアレイ上を
メインワード線と平行に互いに混在させるように配置さ
せることにより、格別な配線専用領域を設けることなく
形成することができる。

【００２５】そもそも、サブアレイ上には、８本のサブ
ワード線に対して１本のメインワード線が設けられるも
のであり、その８本の中の１本のサブワード線を選択す
るためにサブワード選択線が必要になるものである。メ
モリセルのピッチに合わせて形成されるサブワード線Ｓ
ＷＬの８本分に１本の割り合いでメインワード線ＭＷＬ
が形成されるものであるために、メインワード線ＭＷＬ
の配線ピッチは緩やかになっている。したがって、メイ
ンワード線ＭＷＬと同じ配線層を利用して、上記サブワ
ード選択線をメインワード線の間に形成することは配線
ピッチの緩やかさを少し犠牲にするだけで比較的容易に
できるものである。

【００２６】この実施例のサブワードドライバＳＷＤ
は、上記サブワード選択線ＦＸ０Ｂ等を通して供給され
る選択信号と、それを反転させた選択信号とを用いて１
つのサブワード線ＳＷＬを選択する構成を採る。そし
て、サブワードドライバＳＷＤは、それを中心として左
右に配置されるサブアレイのサブワード線ＳＷＬを同時
に選択するような構成を採るものである。そのため、上
記のようにＦＸ０Ｂ等を共有する２つのサブアレイに対
しては、１２８×２＝２５６個ものサブワードドライバ
に対して、上記４本のサブワード選択線を割り振って供
給する。つまり、サブワード選択線ＦＸ０Ｂに着目する
と、２つのサブアレイに対して２５６÷４＝６４個もの
サブワードドライバＳＷＤに選択信号を供給する必要が
ある。

【００２７】上記メインワード線ＭＷＬと平行に延長さ
れるものを第１のサブワード選択線ＦＸ０Ｂとすると、
左上部のクロスエリアに設けられ，上記第１のサブワー
ド選択線ＦＸ０Ｂからの選択信号を受けるサブワード選
択線駆動回路ＦＸＤを介して、上記上下に配列される６
４個のサブワードドライバに選択信号を供給する第２の
サブワード選択線ＦＸ０が設けられる。上記第１のサブ
ワード選択線ＦＸ０Ｂは上記メインワード線ＭＷＬ及び
サブワード線ＳＷＬと平行に延長されるのに対して上記
第２のサブワード選択線は、それと直交するカラム選択
線ＹＳ及び相補ビット線ＢＬと平行にサブワードドライ
バ領域上を延長される。上記８本の第１のサブワード選
択線ＦＸ０Ｂ〜ＦＸ７Ｂと同様に、上記第２のサブワー
ド選択線ＦＸ０〜ＦＸ７も、偶数ＦＸ０，２，４，６
と、奇数ＦＸ１，３，５，７とに分割されてサブアレイ
ＳＢＡＲＹの左右に設けられたサブワードドライバＳＷ
Ｄに振り分けられて配置される。

【００２８】上記サブワード選択線駆動回路ＦＸＤは、
同図において■で示したように、１つのクロスエリアの
上下に２個ずつ分配して配置される。つまり、上記のよ
うに左上部のクロスエリアでは、下側に配置されたサブ
ワード選択線駆動回路が上記第１のサブワード選択線Ｆ
Ｘ０Ｂに対応され、左中間部のクロスエリアに設けられ
た２つのサブワード選択線駆動回路ＦＸＤが、第１のサ
ブワード選択線ＦＸ２Ｂと、ＦＸ４Ｂに対応され、左下
部のクロスエリアの上側に配置されたサブワード選択線
駆動回路が上記第１のサブワード選択線ＦＸ６Ｂに対応
される。

【００２９】中央上部のクロスエリアでは、下側に配置
されたサブワード選択線駆動回路が上記第１のサブワー
ド選択線ＦＸ１Ｂに対応され、中央中間部のクロスエリ
アに設けられた２つのサブワード選択線駆動回路ＦＸＤ
が、第１のサブワード選択線ＦＸ３Ｂと、ＦＸ５Ｂに対
応され、中央下部のクロスエリアの上側に配置されたサ
ブワード選択線駆動回路が上記第１のサブワード選択線
ＦＸ７Ｂに対応される。そして、右上部のクロスエリア
では、下側に配置されたサブワード選択線駆動回路が上
記第１のサブワード選択線ＦＸ０Ｂに対応され、右中間
部のクロスエリアに設けられた２つのサブワード選択線
駆動回路ＦＸＤが、第１のサブワード選択線ＦＸ２Ｂ
と、ＦＸ４Ｂに対応され、右下部のクロスエリアの上側
に配置されたサブワード選択線駆動回路が上記第１のサ
ブワード選択線ＦＸ６Ｂに対応される。メモリアレイの
端部に設けられたサブワードドライバでは、その右側に
はサブアレイが存在しないから、左側だけのサブワード
線ＳＷＬのみを駆動する。

【００３０】この実施例のようにサブアレイ上のメイン
ワード線ＭＷＬのピッチの隙間にサブワード選択線ＦＸ
Ｂを配置する構成では、格別な配線チャンネルが不要に
できるから、１つのサブアレイに８本のサブワード選択
線を配置するようにしてもメモリチップが大きくなるこ
とはない。しかしながら、上記のようなサブワード選択
線駆動回路ＦＸＤを形成するためにクロス領域の面積が
増大し、高集積化を妨げることとなる。つまり、上記ク
ロスエリアには、同図において点線で示したようなメイ
ン入出力線ＭＩＯやローカル入出力線ＬＩＯに対応して
設けられるスイッチ回路ＩＯＳＷや、センスアンプを駆
動するパワーＭＯＳＦＥＴ、シェアードスイッチＭＯＳ
ＦＥＴを駆動するための駆動回路、プリチャージＭＯＳ
ＦＥＴを駆動する駆動回路等が形成されるために面積的
な余裕が無いからである。このため、図３の実施例で
は、上／下の２つのサブアレイでサブワード選択線駆動
回路ＦＸＤを共用して面積増加を抑えている。

【００３１】上記クロスエリアのうち、偶数に対応した
第２のサブワード選択線ＦＸ０〜ＦＸ６の延長方向Ａに
配置されたものには、後述するようにセンスアンプに対
して定電圧化された内部電圧ＶＤＬを供給するＮチャン
ネル型のパワーＭＯＳＦＥＴＱ１６及びオーバードライ
ブ用の電源電圧ＶＤＤ（又はＶＰＰをゲートに、ＶＤＤ
をドレインに印加し、ソースから出力されるクランプ電
圧ＶＤＤＣＬＰ）を供給するＮチャンネル型のパワーＭ
ＯＳＦＥＴＱ１５、及びセンスアンプに対して回路の接
地電位ＶＳＳを供給するためのＮチャンネル型のパワー
ＭＯＳＦＥＴＱ１４が設けられる。

【００３２】上記クロスエリアのうち、奇数に対応した
第２のサブワード選択線ＦＸ１〜ＦＸ７の延長方向Ｂに
配置されたものには、ビット線のプリチャージ及びイコ
ライズ用ＭＯＳＦＥＴをオフ状態にさせるインバータ回
路と、特に制限されないが、センスアンプに対して回路
の接地電位ＶＳＳを供給するためのＮチャンネル型のパ
ワーＭＯＳＦＥＴが設けられる。このＮチャンネル型の
パワーＭＯＳＦＥＴは、センスアンプ列の両側からセン
スアンプを構成するＮチャンネル型ＭＯＳＦＥＴの増幅
ＭＯＳＦＥＴの共通ソース線（ＣＳＮ）に接地電位を供
給するものである。つまり、センスアンプエリアに設け
られる１７１個又は１７２個のセンスアンプに対して
は、上記Ａ側のクロスエリアに設けられたＮチャンネル
型のパワーＭＯＳＦＥＴと、上記Ｂ側のクロスエリアに
設けられたＮチャンネル型のパワーＭＯＳＦＥＴの両方
により接地電位が供給される。

【００３３】上記のようにサブワード線駆動回路ＳＷＤ
は、それを中心にして左右両側のサブアレイのサブワー
ド線を選択する。これに対して、上記選択された２つの
サブアレイのサブワード線に対応して左右２つのセンス
アンプ群が活性化される。つまり、サブワード線を選択
状態にすると、アドレス選択ＭＯＳＦＥＴがオン状態と
なり、記憶キャパシタの電荷がビット線電荷と合成され
てしまうので、センスアンプを活性化させてもとの電荷
の状態に戻すという再書き込み動作を行う必要があるか
らである。このため、上記端部のサブアレイに対応した
ものを除いて、上記パワーＭＯＳＦＥＴは、それを挟ん
で両側のセンスアンプを活性化させるために用いられ
る。メインワード線が選択されると、それに沿って１本
のサブワード線も１２個からなる全サブアイレにわたっ
て選択される。センスアンプ駆動線（ＣＳＰ，ＣＳＮ）
は全サブアレイにわたって接続されているので、選択さ
れた全サブアレイのセンスアンプ群が同時に活性化され
る。

【００３４】上記センスアンプは、シェアードセンス方
式とされ、それを挟んで両側に配置されるサブアレイの
うち、上記サブワード線が非選択された側の相補ビット
線に対応したシェアードスイッチＭＯＳＦＥＴがオフ状
態にされて切り離されることにより、上記選択されたサ
ブワード線に対応した相補ビット線の読み出し信号を増
幅し、メモリセルの記憶キャパシタをもとの電荷状態に
戻すという再書き込み動作を行う。

【００３５】図３には、この発明に係るダイナミック型
ＲＡＭのセンスアンプ部を中心にして、アドレス入力か
らデータ出力までの簡略化された一実施例の回路図が示
されている。同図においては、２つのサブアレイ１５に
上下から挟まれるようにされたセンスアンプ１６と前記
交差エリア１８に設けられる回路が例示的に示され、他
はブロック図として示されている。また、点線で示され
た回路ブロックは、前記符号によりそれぞれが示されて
いる。

【００３６】ダイナミック型メモリセルは、上記１つの
サブアレイ１５に設けられたサブワード線ＳＷＬと、相
補ビット線ＢＬ，ＢＬＢのうちの一方のビット線ＢＬと
の間に設けられた１つが代表として例示的に示されてい
る。ダイナミック型メモリセルは、アドレス選択ＭＯＳ
ＦＥＴＱｍと記憶キャパシタＣｓから構成される。アド
レス選択ＭＯＳＦＥＴＱｍのゲートは、サブワード線Ｓ
ＷＬに接続され、このＭＯＳＦＥＴＱｍのドレインがビ
ット線ＢＬに接続され、ソースに記憶キャパシタＣｓが
接続される。記憶キャパシタＣｓの他方の電極は共通化
されてプレート電圧ＶＰＬＴが与えられる。上記ＭＯＳ
ＦＥＴＱｍの基板（チャンネル）には負のバックバイア
ス電圧ＶＢＢが印加される。特に制限されないが、後述
するような理由によって、上記バックバイアス電圧ＶＢ
Ｂは、−１Ｖのようなバックバイアス電圧が印加され
る。上記サブワード線ＳＷＬの選択レベルは、上記ビッ
ト線のハイレベルに対して上記アドレス選択ＭＯＳＦＥ
ＴＱｍのしきい値電圧分だけ高くされた高電圧ＶＰＰと
される。

【００３７】センスアンプを内部降圧電圧ＶＤＬで動作
させるようにした場合、センスアンプにより増幅されて
ビット線に与えられるハイレベルは、上記内部電圧ＶＤ
Ｌレベルにされる。したがって、上記ワード線の選択レ
ベルに対応した高電圧ＶＰＰはＶＤＬ＋Ｖth＋αにされ
る。センスアンプの左側に設けられたサブアレイの一対
の相補ビット線ＢＬとＢＬＢは、同図に示すように平行
に配置され。かかる相補ビット線ＢＬとＢＬＢは、シェ
アードスイッチＭＯＳＦＥＴＱ１とＱ２によりセンスア
ンプの単位回路の入出力ノードと接続される。

【００３８】センスアンプの単位回路は、ゲートとドレ
インとが交差接続されてラッチ形態にされたＮチャンネ
ル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型
の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８から構成さ
れる。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソース
は、共通ソース線ＣＳＮに接続される。Ｐチャンネル型
ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＣＳ
Ｐに接続される。上記共通ソース線ＣＳＮとＣＳＰに
は、それぞれパワースイッチＭＯＳＦＥＴが接続され
る。特に制限されないが、Ｎチャンネル型の増幅ＭＯＳ
ＦＥＴＱ５とＱ６のソースが接続された共通ソース線Ｃ
ＳＮには、上記クロスエリア１８に設けられたＮチャン
ネル型のパワースイッチＭＯＳＦＥＴＱ１４により接地
電位に対応した動作電圧が与えられる。

【００３９】特に制限されないが、上記Ｐチャンネル型
の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続された共
通ソース線ＣＳＰには、上記クロスエリア１８に設けら
れたオーバードライブ用のＮチャンネル型のパワーＭＯ
ＳＦＥＴＱ１５と、上記内部電圧ＶＤＬを供給するＮチ
ャンネル型のパワーＭＯＳＦＥＴＱ１６が設けられる。
上記オーバードライブ用の電圧には、特に制限されない
が、外部端子から供給される電源電圧ＶＤＤが用いられ
る。あるいは、センスアンプ動作速度の電源電圧ＶＤＤ
依存性を軽減するために、ゲートにＶＰＰが印加され、
ドレインに電源電圧ＶＤＤが供給されたＮチャンネル型
ＭＯＳＦＥＴのソースから上記電圧を得るものとしてわ
ずかに降圧してもよい。

【００４０】上記Ｎチャンネル型のパワーＭＯＳＦＥＴ
Ｑ１５のゲートに供給されるセンスアンプオーバードラ
イブ用活性化信号ＳＡＰ１は、上記Ｎチャンネル型ＭＯ
ＳＦＥＴＱ１６のゲートに供給される活性化信号ＳＡＰ
２と同相の信号とされ、ＳＡＰ１とＳＡＰ２は時系列的
にハイレベルにされる。特に制限されないが、ＳＡＰ１
とＳＡＰ２のハイレベルは昇圧電圧ＶＰＰレベルの信号
とされる。つまり、昇圧電圧ＶＰＰは、約３．８Ｖであ
るので、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１５を十分
にオン状態にさせることができる。ＭＯＳＦＥＴＱ１５
がオン状態からオフ状態になると同時にＭＯＳＦＥＴＱ
１６がオン状態となり、ソース側から内部電圧ＶＤＬに
対応した電圧を出力させることができる。

【００４１】上記センスアンプの単位回路の入出力ノー
ドには、相補ビット線を短絡させるイコライズＭＯＳＦ
ＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧
ＶＢＬＲを供給するスイッチＭＯＳＦＥＴＱ９とＱ１０
からなるプリチャージ（イコライズ）回路が設けられ
る。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共
通にプリチャージ信号ＰＣＢが供給される。このプリチ
ャージ信号ＰＣＢを形成するドライバ回路は、図示しな
いが、上記クロスエリアにインバータ回路を設けて、そ
の立ち下がり、立ち上がりを高速にする。つまり、メモ
リアクセスの開始時にワード線選択タイミングに先行し
て、各クロスエリアに分散して設けられたインバータ回
路を通して上記プリチャージ回路を構成するＭＯＳＦＥ
ＴＱ９〜Ｑ１１を高速に切り替えるようにするものであ
る。

【００４２】上記クロスエリア１８には、図３に示した
回路以外にも、必要に応じてセンスアンプのコモンソー
ス線ＣＳＰとＣＳＮのハーフプリチャージ回路、ローカ
ル入出力線ＬＩＯのハーフプリチャージ回路、シェアー
ド選択信号線ＳＨＲとＳＨＬの分散ドライバ回路等も設
けられる。

【００４３】センスアンプの単位回路は、シェアードス
イッチＭＯＳＦＥＴＱ３とＱ４を介して図下側のサブア
レイ１５の同様な相補ビット線ＢＬ，ＢＬＢに接続され
る。例えば、上側のサブアレイのサブワード線ＳＷＬが
選択されたときには、センスアンプの上側シェアードス
イッチＭＯＳＦＥＴＱ１とＱ２はオン状態に、下側シェ
アードスイッチＭＯＳＦＥＴＱ３とＱ４とがオフ状態に
される。スイッチＭＯＳＦＥＴＱ１２とＱ１３は、カラ
ムスイッチ回路を構成するものであり、上記選択信号Ｙ
Ｓが選択レベル（ハイレベル）にされるとオン状態とな
り、上記センスアンプの単位回路の入出力ノードとロー
カル入出力線ＬＩＯ１とＬＩＯ１Ｂ、ＬＩＯ２，ＬＩＯ
２Ｂ等とを接続させる。

【００４４】これにより、センスアンプの入出力ノード
は、上記上側の相補ビット線ＢＬ，ＢＬＢに接続され
て、選択されたサブワード線ＳＷＬに接続されたメモリ
セルの微小信号を増幅し、上記カラムスイッチ回路（Ｑ
１２とＱ１３）を通してローカル入出力線ＬＩＯ１，Ｌ
ＩＯ１Ｂに伝える。上記ローカル入出力線ＬＩＯ１，Ｌ
ＩＯ１Ｂは、上記センスアンプ列に沿って、つまり、同
図では横方向に複数のサブアレイにわたって延長され
る。上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂは、ク
ロスエリア１８に設けられたＮチャンネル型ＭＯＳＦＥ
ＴＱ１９とＱ２０からなるＩＯスイッチ回路を介してメ
インアンプ６１の入力端子が接続されるメイン入出力線
ＭＩＯ，ＭＩＯＢに接続される。なお、上記ＩＯスイッ
チ回路は、選択信号ＩＯＳＷによりスイッチ制御され、
後述するように上記Ｎチャンネル型ＭＯＳＦＥＴＱ１９
とＱ２０のそれぞれにＰチャンネル型ＭＯＳＦＥＴを並
列に接続したＣＭＯＳスイッチとしてもよい。

【００４５】特に制限されないが、上記カラムスイッチ
回路は、１つの選択信号ＹＳにより二対の相補ビット線
ＢＬ，ＢＬＢを二対のローカル入出力線ＬＩＯ１，ＬＩ
Ｏ１ＢとＬＩＯ２，ＬＩＯ２Ｂとを接続させる。それ
故、１つのメインワード線の選択動作により選択された
サブアレイにおいて、その両側に設けられる一対のセン
スアンプに対応して設けられる上記二対のカラムスイッ
チ回路により合計四対の相補ビット線が選択されること
になる。シンクロナスＤＲＡＭのバーストモードでは、
Ｙ系アドレスカウンタ動作により上記カラム選択信号Ｙ
Ｓがクロック入力毎に切り換えられ、上記ローカル入出
力線ＬＩＯ１，ＬＩＯ１Ｂとサブアレイの相補ビット線
ＢＬ，ＢＬＢとの接続が順次に切り換えられる。

【００４６】アドレス信号Ａｉは、アドレスバッファ５
１に供給される。このアドレスバッファは、時分割的に
動作してＸアドレス信号とＹアドレス信号を取り込む。
Ｘアドレス信号は、プリデコーダ５２に供給され、メイ
ンローデコーダ１１とメインワードドライバ１２を介し
てメインワード線ＭＷＬの選択信号が形成される。上記
アドレスバッファ５１は、外部端子から供給されるアド
レス信号Ａｉを受けるものであるので、外部端子から供
給される電源電圧ＶＤＤにより動作させられ、上記プリ
デコーダは、降圧電圧ＶＰＥＲＩにより動作させられ、
上記メインワードドライバ１２は、昇圧電圧ＶＰＰによ
り動作させられる。カラムデコーダ（ドライバ）５３
は、上記アドレスバフッァ５１の時分割的な動作によっ
て供給されるＹアドレス信号を受けて、上記選択信号Ｙ
Ｓを形成する。

【００４７】上記メインアンプ６１は、降圧電圧ＶＰＥ
ＲＩにより動作させられ、外部端子から供給される電源
電圧ＶＤＤで動作させられる出力バッファ６２を通して
外部端子Ｄout から出力される。外部端子Ｄinから入力
される書き込み信号は、入力バッファ６３を通して取り
込まれ、同図においてメインアンプ６１に含まれる後述
するようなライトアンプを通して上記メイン入出力線Ｍ
ＩＯとＭＩＯＢに書き込み信号を供給する。上記出力バ
ッファの入力部には、レベルシフト回路とその出力信号
を上記クロック信号に対応したタイミング信号に同期さ
せて出力させるための論理部が設けられる。

【００４８】特に制限されないが、上記外部端子から供
給される電源電圧ＶＤＤは、３．３Ｖにされ、内部回路
に供給される降圧電圧ＶＰＥＲＩは２．５Ｖに設定さ
れ、上記センスアンプの動作電圧ＶＤＬは２．０Ｖとさ
れる。そして、ワード線の選択信号（昇圧電圧）は、
３．８Ｖにされる。ビット線のプリチャージ電圧ＶＢＬ
Ｒは、ＶＤＬ／２に対応した１．０Ｖにされ、プレート
電圧ＶＰＬＴも１．０Ｖにされる。そして、基板電圧Ｖ
ＢＢは−１．０Ｖにされる。

【００４９】図４には、メイン入出力線ＭＩＯの配置を
説明するための一実施例のブロック図が示されている。
同図には、上記メモリチップ１０に設けられる４つのメ
モリアレイの１つの一部のみが拡大して示されている。
サブワードドライバ領域１７は、ワードドライバ１２に
近い方から順に＃１〜＃１３のように１３個設けられ、
上記１Ｋ（１０２４）対分に対応した３つのサブアレイ
の中央部分を挟むように配置される＃２と＃３、＃５と
＃６、＃８と＃９、＃１１と＃１２の各サブワードドラ
イバ領域に２対のメイン入出力線ＭＩＯが配置される。
これらＭＩＯは前述したクロスエリアのＩＯスイッチで
ＬＩＯと接続される。

【００５０】これにより、１つのメモリアレイでは、全
体で８×２＝１６対のメイン入出力線ＭＩＯが設けら
れ、それぞれにメインアンプの入力端子、及びライトア
ンプの出力端子が接続される。したがって、上記４つの
メモリアレイそれぞれをシンクロナスＤＲＡＭの１つの
メモリバンクとして対応させて、そのうち１つを選択的
に選択するようにした場合、同時に１６ビット単位での
データの入出力が行われるようにされる。すなわち、×
１６ビット構成のシンクロナスＤＲＡＭを実現できる。

【００５１】図５には、上記メイン出力線とローカル入
出力線の関係を説明するためのブロック図が示されてい
る。図５（Ａ）、（Ｂ）は共に本発明の１０２４ＢＢＬ
対３ん分割方式である。サブアレイの間にはサブワード
ドライバ領域があり、図５の３つのサブアレイでみる
と、４つのサブワードドライバ領域（＃１〜＃４）があ
る。図５（Ａ）と（Ｂ）は、ＭＩＯやセンスアンプ駆動
ＭＯＳの配置が相違している。

【００５２】クロスエリアは、センスアンプ長さとサブ
ワードドライバ長さで決まる限られた面積しか持たない
ので、ＩＯスイッチとセンスアンプ駆動パワーＭＯＳＦ
ＥＴを別々のクロスエリアに配置する。もちろん、ＩＯ
スイッチのあるクロスエリアに一部又は小寸法のパワー
ＭＯＳＦＥＴを配置してもよい。

【００５３】図５（Ａ）では、＃２，＃３のクロスエリ
アにＭＩＯを置き、図示しないが＃１，＃４のクロスエ
リアにセンスアンプ駆動パワーＭＯＳＦＥＴを配置す
る。図５（Ｂ）では、＃２，＃４のクロスエリアにＭＩ
Ｏを置き、図示しないが＃１，＃３のクロスエリアにセ
ンスアンプ駆動パワーＭＯＳＦＥＴを配置する。両者を
図４のように並べ１２個のサブアレイとする場合、図５
（Ｂ）の方がパワーＭＯＳＦＥＴをより均等に分散させ
たこととなり、センスアンプの駆動速度の観点から有利
である。

【００５４】図６には、この発明に係るサブアレイの他
の一実施例の配置図が示されている。この実施例では、
１０２４本分のワード線及び相補ビット線をそれぞれ３
分割するようにサブアレイを配置するものである。した
がって、１Ｍビット分を９個のサブアレイに分割してい
る。１つのサブワード線に接続されるメモリセルの数は
約３４０個にされ、ビット線に接続されるメモリセルの
数が約３４０個にされる。このようにすると、それを選
択するための２進の重み持ったアドレス信号ＡＸ８，Ｘ
Ａ９と、ＡＹ８とＡＹ９とサブアレイとが一対一に対応
できなくなる。ロウデコーダやカラムデコーダの入力信
号の分割が、サブアレイ分割と一致しないので、デコー
ダ群の入力で調整する必要が生じる。

【００５５】上記のように相補ビット線対を約３４０対
にし、サブワード線ＳＷＬを約３４０本にした場合に
は、寄生容量や配線抵抗は従来のような２５６ＢＬ×２
５６ＷＬの場合に比較して、いずれも１．３倍程度しか
増加せず、したがって、それぞれの時定数は１．７倍に
しか増加しない。これにより、従来のサブワード線やビ
ット線と同じ配線材料を用いたままで、動作速度や信号
量の低下を許容できる範囲にとどめつつ、チップ面積を
低減させることができる。すなわち、５１２ＢＬ×５１
２ＷＬのようにそれぞれの時定数が４倍にまで増加する
ことはなく、性能低下のデメリットを最小に抑えつつ、
チップ面積の低減を図るようにすることが

【００５６】前記図１の実施例のようにビット線のみを
上記のように１０２４／３のように分割した場合には、
サブワード線の立ち上がり又は立ち下がり時定数が上記
２５６ＢＬ対の場合の１．７倍にしか増加せず、相補ビ
ット線に接続されるメモリセルの数は、２５６個である
のでセンスアンプの動作速度や信号量はなんら犠牲にな
るものではない。

【００５７】前記図１の実施例と逆に、サブワード線の
みを上記のように１０２４／３のように分割した場合に
は、相補ビット線対の寄生容量や配線容量が増加して時
定数が上記２５６ＢＬ対の場合の１．７倍にしか増加
し、それに対応して信号量も１／１．３に低減するが、
ワード線に接続されるメモリセルの数は、２５６個であ
るのでワード線の立ち上がりや立ち下がりは犠牲になる
ものではない。

【００５８】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 複数のサブワード線とそれと直交するように配
置された相補ビット線対との交点に配置されたダイナミ
ック型メモリセルにより構成されたサブアレイをワード
線方向に３個並べて、合わせて１０２４対からなる相補
ビット線対をそれぞれで実質的に等しい数となるように
３分割する、あるいはサブアレイをビット線方向に３個
並べて、合わせて１０２４本からなるサブワード線をそ
れぞれで実質的に等しい数となるように分配することに
より、時定数が上記２５６ＢＬ対の場合の１．７倍にし
か増加しないから、５１２ＢＬ又は５１２ＷＬのように
それぞれの時定数が４倍にまで増加することはなく、性
能低下のデメリットを最小に抑えつつ、チップ面積の低
減を図るようにすることができるという効果が得られ
る。

【００５９】（２） 複数からなるサブワード線配列の
両端側にサブワード線駆動回路を振り分けて分割して配
置し、複数からなる相補ビット線配列の両端側にセンス
アンプを振り分けて分割して配置し、上記サブアレイを
上記複数のサブワード線駆動回路列と上記複数のセンス
アンプ列とにより囲まれるように形成することにより、
高密度で回路をレイアウトすることができ、メモリチッ
プサイズのいっそうの小型化を実現できるという効果が
得られる。

【００６０】（３） 上記センスアンプをシェアードセ
ンス方式としそれを中心にして隣接するサブアレイのビ
ット線に対応して設け、上記サブワード線駆動回路をそ
れを中心にして隣接するサブアレイのサブワード線を選
択することより、高密度で回路をレイアウトすることが
でき、メモリチップサイズのいっそうの小型化を実現で
きるという効果が得られる。

【００６１】（４） 上記相補ビット線をカラム選択回
路を介して上記３つのサブアレイに対応したセンスアン
プにそって延長されるローカル入出力線に接続し、メイ
ン入出力選択回路を介して上記３つに並べられたサブア
レイの境界部の４つのサブワードドライバ領域のうちの
２つに沿って延長されるメイン入出力線に接続し、上記
メイン入出力線にメインアンプの入力端子とライトアン
プの出力端子とを接続することにより、高密度で回路を
レイアウトすることができ、メモリチップサイズのいっ
そうの小型化を実現できるという効果が得られる。

【００６２】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、ダイ
ナミック型ＲＡＭの記憶容量は６４Ｍビットの他、１６
Ｍビットあるいは２５６Ｍビットのようにも同様に適用
することできる。この発明は、階層ワード線方式のダイ
ナミック型ＲＡＭに限らず、ワードシャント方式におい
ても、ワード線シャント単位を２５６、５１２、１０２
４の単位ではなく、例えば３４０、６８０単位で設ける
という様に広く利用することができる。

【００６３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、複数のサブワード線とそれ
と直交するように配置された相補ビット線対との交点に
配置されたダイナミック型メモリセルにより構成された
サブアレイをワード線方向に３個並べて、合わせて１０
２４対からなる相補ビット線対をそれぞれで実質的に等
しい数となるように分配する、あるいはサブアレイをビ
ット線方向に３個並べて、合わせて１０２４本からなる
サブワード線をそれぞれで実質的に等しい数となるよう
に３分割することにより、時定数が上記２５６ＢＬ対の
場合の１．７倍にしか増加しないから、５１２ＢＬ又は
５１２ＷＬのようにそれぞれの時定数が４倍にまで増加
することはなく、性能低下のデメリットを最小に抑えつ
つ、チップ面積の低減を図るようにすることができると
いう効果が得られる。

【図面の簡単な説明】

【図１】この発明に係るダイナミック型ＲＡＭの一実施
例を示す概略レイアウト図である。

【図２】この発明に係るダイナミック型ＲＡＭにおける
サブアレイとその周辺回路の一実施例を示す概略レイア
ウト図である。

【図３】この発明に係るダイナミック型ＲＡＭのセンス
アンプ部を中心にして、アドレス入力からデータ出力ま
での簡略化された一実施例を示す回路図である。

【図４】この発明に係るダイナミック型ＲＡＭのメイン
入出力線ＭＩＯの配置を説明するための一実施例のブロ
ック図である。

【図５】この発明に係るダイナミック型ＲＡＭのメイン
入出力線とローカル入出力線の関係を説明するためのブ
ロック図である。

【図６】この発明に係るサブアレイの他の一実施例を示
す配置図である。

【符号の説明】

１０…メモリチップ、１１…メインロウデコーダ領域、
１２…メインワードドライバ領域、１３…カラムデコー
ダ領域、１４…周辺回路、ポンディングパッド領域、１
５…メセリセルアレイ（サブアレイ）、１６…センスア
ンプ領域、１７…サブワードドライバ領域、１８…交差
領域（クロスエリア）、５１…アドレスバッファ、５２
…プリデコーダ、５３…デコーダ、６１…メインアン
プ、６２…出力バッファ、６３…入力バッファ、ＢＬｅ
ｑ…ビット線プリチャージ回路、ＬＩＯｅｑ…ローカル
入出力線プリチャージ回路、ＭＩＯｅｑ…メイン入出力
線プリチャージ回路、ＭＩＯ−ＬＩＯｓｗ…ＩＯスイッ
チ回路、ＭＡ…メインアンプ、ＷＡ…ライトアンプ。

フロントページの続き (72)発明者 橘川 五郎 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 桜井 清威 東京都小平市上水本町五丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 メインワード線と、 上記メインワード線の延長方向に対して分割された長さ
   とされ、かつ、上記メインワード線と交差するビット線
   方向に対して複数配置され、複数からなるダイナミック
   型メモリセルのアドレス選択端子が接続されてなるサブ
   ワード線及び上記複数のサブワード線とそれと直交する
   ように配置され、上記ダイナミック型メモリセルの入出
   力端子がその一方に接続された複数の相補ビット線対か
   らなるサブアレイと、 上記メインワード線の選択信号と上記サブワード選択線
   を通して伝えられた選択信号とを受けて、上記サブワー
   ド線の選択信号を形成する複数からなるサブワード線駆
   動回路と、 上記複数のサブワード線とそれと直交するように配置さ
   れ、上記ダイナミック型メモリセルの入出力端子がその
   一方に接続された複数の相補ビット線対と、 上記複数の相補ビット線対に入出力端子が接続されてな
   る複数のセンスアンプとを備え、 上記ワード線方向に上記サブアレイを３個並べて、１０
   ２４からなる相補ビット線対をそれぞれで実質的に等し
   い数となるように分配してなることを特徴とするダイナ
   ミック型ＲＡＭ。
2. 【請求項２】 上記サブアレイは、 上記複数からなるサブワード線配列の両端側にサブワー
   ド線駆動回路が振り分けられて分割して配置され、 上記複数からなる相補ビット線配列の両端側にセンスア
   ンプが振り分けられて分割して配置され、 上記１つのサブアレイは、上記複数のサブワード線駆動
   回路列と上記複数のセンスアンプ列とにより囲まれるよ
   うに形成されるものであることを特徴とする請求項１の
   ダイナミック型ＲＡＭ。
3. 【請求項３】 上記センスアンプは、シェアードセンス
   方式とされ、それを中心にして隣接するサブアレイのビ
   ット線に対応して設けられるものであり、 上記サブワード線駆動回路は、それを中心にして隣接す
   るサブアレイのサブワード線を選択するものであること
   を特徴とする請求項１又は請求項２のダイナミック型Ｒ
   ＡＭ。
4. 【請求項４】 上記相補ビット線は、カラム選択回路を
   介して上記３つのサブアレイに対応したセンスアンプに
   そって延長されるローカル入出力線に接続され、 上記ローカル入出力線は、メイン入出力選択回路を介し
   て上記３つに並べられたサブアレイのうちの中央のサブ
   アレイを挟むように配置される２つのサブワードドライ
   バに沿って延長されるメイン入出力線に接続されるもの
   であり、 上記メイン入出力線にはメインアンプの入力端子と、ラ
   イトアンプの出力端子とが接続されるものであることを
   特徴とする請求項２又は請求項３のダイナミック型ＲＡ
   Ｍ。
5. 【請求項５】 メインワード線と、 上記メインワード線の延長方向に対して分割された長さ
   とされ、かつ、上記メインワード線と交差するビット線
   方向に対して複数配置され、複数からなるダイナミック
   型メモリセルのアドレス選択端子が接続されてなるサブ
   ワード線及び上記複数のサブワード線とそれと直交する
   ように配置され、上記ダイナミック型メモリセルの入出
   力端子がその一方に接続された複数の相補ビット線対か
   らなるサブアレイと、 上記メインワード線の選択信号と上記サブワード選択線
   を通して伝えられた選択信号とを受けて、上記サブワー
   ド線の選択信号を形成する複数からなるサブワード線駆
   動回路と、 上記複数のサブワード線とそれと直交するように配置さ
   れ、上記ダイナミック型メモリセルの入出力端子がその
   一方に接続された複数の相補ビット線対と、 上記複数の相補ビット線対に入出力端子が接続されてな
   る複数のセンスアンプとを備え、 上記ビット線方向に上記サブアレイを３個並べて、１０
   ２４からなるサブワード線をそれぞれで実質的に等しい
   数となるように分配してなることを特徴とするダイナミ
   ック型ＲＡＭ。
6. 【請求項６】 上記サブアレイは、 上記複数からなるサブワード線配列の両端側にサブワー
   ド線駆動回路が振り分けられて分割して配置され、 上記複数からなる相補ビット線配列の両端側にセンスア
   ンプが振り分けられて分割して配置され、 上記１つのサブアレイは、上記複数のサブワード線駆動
   回路列と上記複数のセンスアンプ列とにより囲まれるよ
   うに形成されるものであることを特徴とする請求項４の
   ダイナミック型ＲＡＭ。