JPH11126886A

JPH11126886A - ダイナミック型ｒａｍ

Info

Publication number: JPH11126886A
Application number: JP9309833A
Authority: JP
Inventors: Goro Kitsukawa; 五郎橘川
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-10-24
Filing date: 1997-10-24
Publication date: 1999-05-11

Abstract

(57)【要約】【課題】簡単な構成で１２８Ｍビットの記憶容量を実
現したダイナミック型ＲＡＭを提供する。【解決手段】半導体チップの短辺方向において半分ず
つに分けて合計約４Ｋ対の相補ビット線を配置し、上記
半導体チップの中央部分には長辺方向に沿ってボンディ
ングパッド列及び入出力インターフェイス回路を配置
し、上記半導体チップの長辺方向に約３２Ｋ本のワード
線を配置して全体で約１２８Ｍビットの記憶容量を実現
して４００ｍｉｌ×８７５ｍｉｌのサイズからなる６４
Ｍビットと同一の標準パッケージに搭載させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ダイナミック型
ＲＡＭ（ランダム・アクセス・メモリ）に関し、例えば
１２８Ｍビットの記憶容量を持つものに利用して有効な
技術に関するものである。

【０００２】

【従来の技術】ダイナミック型ＲＡＭにおいては、４倍
ずつビット数を拡大させるものであったが、約６４Ｍビ
ットの次世代としての約２５６Ｍビットのダイナミック
型ＲＡＭの前に約１２８Ｍビットの記憶容量を持つもの
の量産が注目されている。このような１２８Ｍビットの
ダイナミック型ＲＡＭに関しては、日経マグロウヒル社
１９９７年９月２２日付「日経エレクトロニクス」第１
３５頁ないし１４０頁がある。上記１２８Ｍビットのダ
イナミック型ＲＡＭが注目されるのは、２５６Ｍビット
のダイナミック型ＲＡＭはチップサイズが大きくなり歩
留りの低下、価格の上昇等の問題があり、記憶容量を１
２８Ｍビットに小さく抑えて、６４Ｍビットと同じ標準
パッケージに搭載して従来の６４Ｍビットと互換性を持
たせるようにするものである。

【０００３】

【発明が解決しようとする課題】本願発明者において
は、６４Ｍビットのダイナミック型ＲＡＭの製造プロセ
スをそのまま流用して、その倍の１２８Ｍビットの記憶
容量のダイナミック型ＲＡＭを実現しつつ、それを上記
６４Ｍビットと同一の標準パッケージに搭載するように
することを考えた。つまり、パッケージの縦横比が今と
同じ状況として、記憶容量が２^N×２^N+1（Ｎは自然
数）となるように２倍の集積度を前世代のプロセスを用
いて実現することを考えた。

【０００４】この発明の目的は、簡単な構成で１２８Ｍ
ビットの記憶容量を実現したダイナミック型ＲＡＭを提
供することにある。この発明の他の目的は、半導体チッ
プ上に効率的に形成できる２^N×２^N+1の記憶容量を持
つダイナミック型ＲＡＭを提供することにある。前記な
らびにそのほかの目的と新規な特徴は、本明細書の記述
および添付図面から明らかになるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、半導体チップの短辺方向に
おいて半分ずつに分けて合計約４Ｋ対の相補ビット線を
配置し、上記半導体チップの中央部分には長辺方向に沿
ってボンディングパッド列及び入出力インターフェイス
回路を配置し、上記半導体チップの長辺方向に約３２Ｋ
本のワード線を配置して全体で約１２８Ｍビットの記憶
容量を実現して約４００ｍｉｌ×８７５ｍｉｌの外形サ
イズからなる６４Ｍビットと同一の標準パッケージに搭
載させる。

【０００６】

【発明の実施の形態】図１には、この発明に係るダイナ
ミック型ＲＡＭを説明するための概略レイアウト図が示
されている。同図には、メモリチップ全体の概略レイア
ウトと、８分割された１つの１６Ｍビットメモリアレイ
のサブアレイ構成例が示されている。メモリチップは、
長手方向（相補ビット線延長方向）対して左右と上下に
それぞれ２分されることにより４分割され、さらにそれ
ぞれが約１６Ｍビットの記憶容量を持つように２分割さ
れる。その長辺方向における中央部分には複数のボンデ
ィングパッド及び周辺回路（Bonding Pad & Peripheral
Circuit) が設けられる。これにより、半導体チップの
短辺方向において合計約４Ｋ対の相補ビット線が配置さ
れ、長辺方向に対して約３２Ｋ本のワード線が配置され
て、４Ｋ×３２Ｋ＝１２８Ｍビットの記憶容量が実現さ
れる。

【０００７】上記２個ずつのメモリアレイは、それぞれ
が約１６Ｍビットの記憶容量を持つようにされるもので
あり、そのうちの一方が拡大して示されているように、
ワード線の延長（縦）線方向に８分割され、ビット線の
延長（横）方向に３２分割されて８×３２個からなるサ
ブアレイが設けられる。上記サブアレイのビット線方向
の両側には、センスアンプ（Sence Amplifier)が配置さ
れる。上記サブアレイのワード線方向の両側には、サブ
ワードドライバ（Sub-Word Driver)が配置される。

【０００８】上記１つの１６Ｍビットアレイには、全体
で８１９２本のワード線と２０４８対の相補ビット線が
設けられる。上記のように８１９２本のワード線は３２
個のサブアレイに分配して配置されるので、１つのサブ
アレイには２５６本のワード線（サブワード線）が設け
られる。また、上記のように２０４８対の相補ビット線
が８個のサブアレイに分配して配置されるので、１つの
サブアレイには２５６対の相補ビット線が設けられる。

【０００９】同図に示された左右２個ずつの１６Ｍビッ
トメモリアレイの間に上記カラムデコーダＹＤＥＣがそ
れぞれ設けられる。同図において代表として示された上
記１つのメモリアレイの上側には、ワード線の配列方向
に対応してアレイコントロール（Array control)回路及
びＸメインデコーダとメインワードドライバ(Main Word
driver)が設けられる。以下の説明において、これらを
合わせてＸＤＥＣと略することもある。上記アレイコン
トロール回路には、後述するようなサブワード選択線
（ＦＸＢ）を駆動するドライバも設けられる。上記メモ
リアレイには、上記８分割されたサブアレイを貫通する
ように延長されるメインワード線が配置される。上記メ
インワード線はサブワードドライバの一方の入力とな
る。上記メインワード線と同様に第１のサブワード選択
線も上記８分割されたサブアレイを貫通するように延長
され、サブワードドライバの他方の入力となる。上記メ
モリアレイの右側には、Ｙデコーダ（YDecoder) 及びＹ
選択線ドライバ（YSdriver) が設けられる。ＹＤＥＣ
は、上記Ｙデコーダ（YDecoder) とＹ選択線ドライバ
（YSdriver) とを合わせたものである。

【００１０】図２には、この発明に係るダイナミック型
ＲＡＭの一実施例の概略レイアウト図が示されている。
同図においては、ダイナミック型ＲＡＭを構成する各回
路ブロックのうち、この発明に関連する部分が判るよう
に示されており、それが公知の半導体集積回路の製造技
術により、単結晶シリコンのような１個の半導体基板上
において形成される。前記図１と図２のメモリチップが
９０°回転して描かれていることに注意されたい。

【００１１】この実施例では、特に制限されないが、メ
モリアレイは、前記説明したように全体として４個に分
けられる。つまり、半導体チップの長手方向に向かって
左右に２個ずつのメモリアレイが分けられて、中央部分
１４にアドレス入力回路、データ入出力回路及びボンデ
ィングパッド列からなる入出力インターフェイス回路等
が設けられる。これら中央部分１４の両側のメモリアレ
イに接する部分には、メインローデコーダ領域１１、メ
インワードドライバ領域１２が設けられる。そして、上
述のように半導体チップの長手方向に向かって左右に２
個、上下に２個ずつに分けられた４個からなる各メモリ
アレイにおいて、上下に２個ずつの１６Ｍビットメモリ
アレイが１組とされて、その中央部分にカラムデコーダ
領域１３が設けられる。

【００１２】サブアレイ１５は、その拡大図に示すよう
に、センスアンプ領域１６、サブワードドライバ領域１
７に囲まれて形成されるものである。上記センスアンプ
アンプ領域と、上記サブワードドライバ領域の交差部１
８は、交差領域（クロスエリア）と呼ぶものとする。上
記センスアンプ領域１６に設けられるセンスアンプは、
シェアードセンス方式をとり、メモリセルアレイの両端
に配置されるセンスアンプを除いて、センスアンプを中
心にして左右に相補ビット線が設けられ、左右いずれか
のサブアレイの相補ビット線に選択的に接続され、ビッ
ト線信号の増幅動作を行う。

【００１３】拡大図として示された１つのサブアレイ１
５は、図示しないがサブワード線が２５６本と、それと
直交する相補ビット線（又はデータ線）が２５６対とさ
れる。上記１つのメモリアレイにおいて、上記サブアレ
イ１５がメモリチップ１０の短辺方向に８個、長辺方向
に３２個設けられるから、全体では（２５６×８×２）
ビット線対×（２５６×３２×４）ワード線≒１２８Ｍ
ビットのような大記憶容量を持つようにされる。

【００１４】上記１つの１６Ｍビットメモリアレイは、
メインワード線方向に対して８個に分割される。かかる
分割されたサブアレイ１５の両側にサブワードドライバ
（サブワード線駆動回路）１７が設けられる。サブワー
ドドライバ１７は、メインワード線に対して１／８の長
さに分割され、それと平行に延長されるサブワード線の
選択信号を形成する。この実施例では、メインワード線
の数を減らすために、言い換えるならば、メインワード
線の配線ピッチを緩やかにするために、特に制限されな
いが、１つのメインワード線に対して、相補ビット線延
伸方向に４本からなるサブワード線を配置させる。この
４本と次のサブワードドライバ領域から４本とを互い違
いに配置する。このように１本のメインワード線にいて
相補ビット線方向に８本ずつが割り当てられたサブワー
ド線の中から１本のサブワード線を選択するために、サ
ブワード選択ドライバがアレイコントロール部あるいは
交差領域に配置される。

【００１５】上記１つのメモリアレイに着目すると、１
つのメインワード線は、分割された８個のサブアレイの
各々より１本のサブワード線を選択するようにサブワー
ドドライバで論理動作が行われる。すなわち、１つのサ
ブアレイが２５６本のサブワード線を含むとき、３２本
のメインワード線と８本のサブワード選択線のＡＮＤ
（アンド）処理により３２×８＝２５６本のサブワード
線のうちの１本のサブワード線が選択される。１個のサ
ブアレイは、２５６ビット線対があので、サブワードド
ライバの出力は、片側に２５６ビットメモリセル、両側
で５１２ビットメモリセルを駆動する。

【００１６】上記のように１つのメモリアレイは、相補
ビット線方向に対して８Ｋビットの記憶容量を持つ。し
かしながら、１つの相補ビット線に対して８Ｋものメモ
リセルを接続すると、相補ビット線の寄生容量が増大
し、微細な情報記憶用キャパシタとの容量比により読み
出される信号電圧が小さくなってしまう。そこで、相補
ビット線方向に対しても３２分割される（多分割ビット
線方式）。つまり、センスアンプ１６により相補ビット
線が３２分割される。特に制限されないが、センスアン
プ１６は、シェアードセンス方式により構成され、メモ
リアレイの両端に配置されるセンスアンプ１６を除い
て、センスアンプ１６を中心にして上下に相補ビット線
が設けられ、上下いずれかの相補ビット線に選択的に接
続され、ビット線信号の増幅動作を行う。

【００１７】図３には、この発明に係るダイナミック型
ＲＡＭにおけるサブアレイとその周辺回路の一実施例の
概略レイアウト図が示されている。同図には、図１に示
されたメモリアレイの中の斜線を付した位置に配置され
た４つのサブアレイＳＢＡＲＹが代表として示されてい
る。同図においては、サブアレイＳＢＡＲＹが形成され
る領域には斜線を付すことによって、その周辺に設けら
れサブワードドライバ領域、センスアンプ領域及びクロ
スエリアとを区別するものである。

【００１８】サブアレイＳＢＡＲＹは、次のような４種
類に分けられる。つまり、ワード線の延長方向を水平方
向とすると、右下に配置される第１のサブアレイＳＢＡ
ＲＹは、サブワード線ＳＷＬが２５６本配置され、相補
ビット線対は２５６対から構成される。それ故、上記２
５６本のサブワード線ＳＷＬに対応した２５６個のサブ
ワードドライバＳＷＤは、かかるサブアレイの左右に１
２８個ずつに分割して配置される。上記２５６対の相補
ビット線ＢＬに対応して設けられる２５６個のセンスア
ンプＳＡは、前記のようなシェアードセンスアンプ方式
に加えて、さらに交互配置とし、かかるサブアレイの上
下に１２８個ずつに分割して配置される。

【００１９】右上配置される第２のサブアレイＳＢＡＲ
Ｙは、特に制限されないが、正規のサブワード線ＳＷＬ
が２５６本に加えて８本の予備（冗長）ワード線が設け
られ、相補ビット線対は２５６対から構成される。それ
故、上記２５６＋８本のサブワード線ＳＷＬに対応した
２６４個のサブワードドライバＳＷＤは、かかるサブア
レイの左右に１３２個ずつに分割して配置される。セン
スアンプ上記同様に１２８個が上下に配置される。すな
わち、上記右側の上下に配置されるサブアレイＳＢＡＲ
Ｙに形成される２５６対のうちの１２８対の相補ビット
線は、それに挟まれたセンスアンプＳＡに対してシェア
ードスイッチＭＯＳＦＥＴを介して共通に接続される。

【００２０】左下配置される第３のサブアレイＳＢＡＲ
Ｙは、右隣接のサブアレイＳＢＡＲＹと同様にサブワー
ド線ＳＷＬが２５６本により構成される。上記同様に１
２８個のサブワードドライバが分割して配置される。上
記下側左右に配置されたサブアレイＳＢＡＲＹの２５６
本のうちの１２８本のサブワード線ＳＷＬは、それに挟
まれた領域に形成された１２８個のサブワードドライバ
ＳＷＤに対して共通に接続される。上記のように左下配
置されるサブアレイＳＢＡＲＹは、２５６対からなる正
規の相補ビット線ＢＬに加えて、４対の予備（冗長）ビ
ット線４ＲＥＤが設けられる。それ故、上記２６０対か
らなる相補ビット線ＢＬに対応した２６０個のセンスア
ンプＳＡは、かかるサブアレイの上下に１３０個ずつに
分割して配置される。

【００２１】左上配置される第４のサブアレイＳＢＡＲ
Ｙは、右隣接のサブアレイＳＢＡＲＹと同様に正規のサ
ブワード線ＳＷＬが２５６本に予備サブワード線が８本
設けられ、下隣接のサブアレイと同様に正規の相補ビッ
ト線対の２５６対に加えて、予備のビット線が４対設け
られるので、サブワードドライバは、左右に１３２個ず
つ分割して配置され、センスアンプＳＡは上下に１３０
ずつが分割して配置される。

【００２２】メインワード線ＭＷＬは、その１つが代表
として例示的に示されているように横方向に延長され
る。また、カラム選択線ＹＳは、その１つが代表として
例示されるように同図の縦方向に延長される。上記メイ
ンワード線ＭＷＬと平行にサブワード線ＳＷＬが配置さ
れ、上記カラム選択線ＹＳと平行に相補ビット線ＢＬ
（図示ぜす）が配置されるものである。この実施例で
は、特に制限されないが、上記４つのサブアレイを基本
単位の１組として、図１のように１６Ｍビット分のメモ
リアレイでは、ビット線方向には１６組のサブアレイが
形成され、ワード線方向には４組のサブアレイが構成さ
れる。１組のサブアレイが４個で構成されるから、上記
１６Ｍビットのメモリアレイでは、１６×４×４＝２５
６個のサブアレイが設けられる。上記１６Ｍビットのメ
モリアレイがチップ全体では８個設けられるから、メモ
リチップ全体では２５６×８＝２０４８個ものサブアレ
イが形成されるものである。

【００２３】上記４個からなるサブアレイに対して、８
本のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂが、メインワ
ード線ＭＷＬと同様に４組（８個）のサブアレイを貫通
するように延長される。そして、サブワード選択線ＦＸ
０Ｂ〜ＦＸ３Ｂからなる４本と、ＦＸ４Ｂ〜ＦＸ７Ｂか
らなる４本とが上下のサブアレイ上に分けて延長させる
ようにする。このように２つのサブアレイに対して１組
のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り当て、か
つ、それらをサブアレイ上を延長させるようにする理由
は、メモリチップサイズの小型化を図るためである。

【００２４】つまり、各サブアレイに対して上記８本の
サブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り当て、しか
もそれをセンスアンプエリア上の配線チャンネルに形成
した場合、図１のメモリアレイのように３２×４個もの
サブアレイで、８×３２×４＝１０２４本分もの配線チ
ャンネルが必要になるものである。これに対して、上記
の実施例では、配線そのものが、上下２つのサブアレイ
に対して上記８本のサブワード選択線ＦＸ０Ｂ〜ＦＸ７
Ｂを共通に割り当て、しかも、それをサブアレイ上をメ
インワード線と平行に互いに混在させるように配置させ
ることにより、格別な配線専用領域を設けることなく形
成することができる。

【００２５】そもそも、サブアレイ上には、８本のサブ
ワード線に対して１本のメインワード線が設けられるも
のであり、その８本の中の１本のサブワード線を選択す
るためにサブワード選択線が必要になるものである。メ
モリセルのピッチに合わせて形成されるサブワード線の
８本分に１本の割り合いでメインワード線が形成される
ものであるために、メインワード線の配線ピッチは緩や
かになっている。したがって、メインワード線と同じ配
線層を利用して、上記サブワード選択線をメインワード
線の間に形成することは配線ピッチの緩やかさを少し犠
牲にするだけで比較的容易にできるものである。

【００２６】この実施例のサブワードドライバは、後述
するように上記サブワード選択線ＦＸ０Ｂ等を通して供
給される選択信号と、それを反転させた選択信号とを用
いて１つのサブワード線ＳＷＬを選択する構成を採る。
そして、サブワードドライバは、それを中心として左右
に配置されるサブアレイのサブワード線ＳＷＬを同時に
選択するような構成を採るものである。そのため、上記
のようにＦＸ０Ｂ等を共有する２つのサブアレイに対し
ては、１２８×２＝２５６個ものサブワードドライバに
対して、上記４本のサブワード選択線を割り振って供給
する。つまり、サブワード選択線ＦＸ０Ｂに着目する
と、２つのサブアレイに対して２５６÷４＝６４個もの
サブワードドライバに選択信号を供給する必要がある。

【００２７】上記メインワード線ＭＷＬと平行に延長さ
れるものを第１のサブワード選択線ＦＸ０Ｂとすると、
左上部のクロスエリアに設けられ，上記第１のサブワー
ド選択線ＦＸ０Ｂからの選択信号を受けるサブワード選
択線駆動回路ＦＸＤを介して、上記上下に配列される６
４個のサブワードドライバに選択信号を供給する第２の
サブワード線ＦＸ０が設けられる。上記第１のサブワー
ド選択線ＦＸ０Ｂは上記メインワード線ＭＷＬ及びサブ
ワード線ＳＷＬと平行に延長されるのに対して上記第２
のサブワード選択線は、それと直交するカラム選択線Ｙ
Ｓ及び相補ビット線ＢＬと平行にサブワードドライバ領
域上を延長される。上記８本の第１のサブワード選択線
ＦＸ０Ｂ〜ＦＸ７Ｂと同様に、上記第２のサブワード選
択線ＦＸ０〜ＦＸ７も、偶数ＦＸ０，２，４，６と、奇
数ＦＸ１，３，５，７とに分割されてサブアレイＳＢＡ
ＲＹの左右に設けられたサブワードドライバＳＷＤに振
り分けられて配置される。

【００２８】上記サブワード選択線駆動回路ＦＸＤは、
同図において■で示したように、１つのクロスエリアの
上下に２個ずつ分配して配置される。つまり、上記のよ
うに左上部のクロスエリアでは、下側に配置されたサブ
ワード選択線駆動回路が上記第１のサブワード選択線Ｆ
Ｘ０Ｂに対応され、左中間部のクロスエリアに設けられ
た２つのサブワード選択線駆動回路ＦＸＤが、第１のサ
ブワード選択線ＦＸ２Ｂと、ＦＸ４Ｂに対応され、左下
部のクロスエリアの上側に配置されたサブワード選択線
駆動回路が上記第１のサブワード選択線ＦＸ６Ｂに対応
される。

【００２９】中央上部のクロスエリアでは、下側に配置
されたサブワード選択線駆動回路が上記第１のサブワー
ド選択線ＦＸ１Ｂに対応され、中央中間部のクロスエリ
アに設けられた２つのサブワード選択線駆動回路ＦＸＤ
が、第１のサブワード選択線ＦＸ３Ｂと、ＦＸ５Ｂに対
応され、中央下部のクロスエリアの上側に配置されたサ
ブワード選択線駆動回路が上記第１のサブワード選択線
ＦＸ７Ｂに対応される。そして、右上部のクロスエリア
では、下側に配置されたサブワード選択線駆動回路が上
記第１のサブワード選択線ＦＸ０Ｂに対応され、右中間
部のクロスエリアに設けられた２つのサブワード選択線
駆動回路ＦＸＤが、第１のサブワード選択線ＦＸ２Ｂ
と、ＦＸ４Ｂに対応され、右下部のクロスエリアの上側
に配置されたサブワード選択線駆動回路が上記第１のサ
ブワード選択線ＦＸ６Ｂに対応される。このようにメモ
リアレイの端部に設けられたサブワードドライバは、そ
の右側にはサブアレイが存在しないから、左側だけのサ
ブワード線ＳＷＬを駆動する。

【００３０】この実施例のようにサブアレイ上のメイン
ワード線ＭＷＬのピッチの隙間にサブワード選択線ＦＸ
Ｂを配置する構成では、格別な配線チャンネルが不要に
できるから、１つのサブアレイに８本のサブワード選択
線を配置するようにしてもメモリチップが大きくなるこ
とはない。しかしながら、上記のようなサブワード選択
線駆動回路ＦＸＤを形成するためにクロス領域の面積が
増大し、高集積化を妨げることとなる。つまり、上記ク
ロスエリアには、同図において点線で示したようなメイ
ン入出力線ＭＩＯやサブ入出力線ＬＩＯに対応して設け
られるスイッチ回路ＩＯＳＷや、センスアンプを駆動す
るパワーＭＯＳＦＥＴ、シェアードスイッチＭＯＳＦＥ
Ｔを駆動するための駆動回路、プリチャージＭＯＳＦＥ
Ｔを駆動する駆動回路等の周辺回路が形成されるために
面積的な余裕が無いからである。このため、図３の実施
例では、上／下の２つのサブアレイでサブワード選択線
駆動回路ＦＸＤを共用し、面積増加を抑えている。

【００３１】上記クロスエリアのうち、偶数に対応した
第２のサブワード選択線ＦＸ０〜ＦＸ６の延長方向Ａに
配置されたものには、○にＰで示したようにセンスアン
プに対して定電圧化された内部電圧ＶＤＬを供給するＮ
チャンネル型のパワーＭＯＳＦＥＴＱ１６と、○にＯで
示したようにセンスアンプに対して後述するようなオー
バードライブ用のクランプ電圧ＶＤＤＣＬＰを供給する
Ｎチャンネル型のパワーＭＯＳＦＥＴＱ１５、及び○に
Ｎで示したようにセンスアンプに対して回路の接地電位
ＶＳＳを供給するためのＮチャンネル型のパワーＭＯＳ
ＦＥＴＱ１２が設けられる。

【００３２】上記クロスエリアのうち、奇数に対応した
第２のサブワード選択線ＦＸ１〜ＦＸ７の延長方向Ｂに
配置されたものには、○にＢで示したようにビット線の
プリチャージ及びイコライズ用ＭＯＳＦＥＴをオフ状態
にさせるインバータ回路Ｎ１と、○にＮで示したように
センスアンプに対して回路の接地電位ＶＳＳを供給する
ためのＮチャンネル型のパワーＭＯＳＦＥＴＱ１３が設
けられる。このＮチャンネル型のパワーＭＯＳＦＥＴ
は、センスアンプ列の両側からセンスアンプを構成する
Ｎチャンネル型ＭＯＳＦＥＴの増幅ＭＯＳＦＥＴのソー
ス（ＣＳＮ）に接地電位を供給するものである。つま
り、センスアンプエリアに設けられる１２８個又は１３
０個のセンスアンプに対しては、上記Ａ側のクロスエリ
アに設けられたＮチャンネル型のパワーＭＯＳＦＥＴＱ
１２と、上記Ｂ側のクロスエリアに設けられたＮチャン
ネル型のパワーＭＯＳＦＥＴＱ１３の両方により接地電
位が供給される。

【００３３】上記のようにサブワード線駆動回路ＳＷＤ
は、それを中心にして両側のサブアレイのサブワード線
を選択する。これに対して、上記選択された２つのサブ
アレイのサブワード線に対応して２つのセンスアンプが
活性化される。つまり、サブワード線を選択状態にする
と、アドレス選択ＭＯＳＦＥＴがオン状態となり、記憶
キャパシタの電荷がビット線電荷と合成されてしまうの
で、センスアンプを活性化させてもとの電荷の状態に戻
すという再書き込み動作を行う必要があるからである。
このため、上記端部のサブアレイに対応したものを除い
て、上記Ｐ、Ｏ及びＮで示されたパワーＭＯＳＦＥＴ
は、それを挟んで両側のセンスアンプを活性化させるた
めに用いられる。

【００３４】これに対して、サブアレイ群の端に設けら
れたサブアレイの右側又は左側に設けられたサブワード
線駆動回路ＳＷＤでは、上記サブアレイのサブワード線
しか選択しないから、上記上記Ｐ、Ｏ及びＮで示された
パワーＭＯＳＦＥＴは、上記サブアレイに対応した片側
のセンスアンプ群のみを活性化するものである。

【００３５】上記センスアンプは、シェアードセンス方
式とされ、それを挟んで両側に配置されるサブアレイの
うち、上記サブワード線が非選択された側の相補ビット
線に対応したシェアードスイッチＭＯＳＦＥＴがオフ状
態にされて切り離されることにより、上記選択されたサ
ブワード線に対応した相補ビット線の読み出し信号を増
幅し、メモリセルの記憶キャパシタをもとの電荷状態に
戻すという再書き込み動作を行う。

【００３６】図４には、この発明に係るダイナミック型
ＲＡＭのセンスアンプ部と、その周辺回路の一実施例の
要部回路図が示されている。同図においては、２つのサ
ブアレイに左右から挟まれて配置されたセンスアンプと
それに関連した回路が例示的に示されている。また、各
素子が形成されるウェル領域が点線で示され、それに与
えられるバイアス電圧も併せて示されている。

【００３７】ダイナミック型メモリセルは、上記１つの
サブアレイに設けられたサブワード線ＳＷＬと、相補ビ
ット線ＢＬ，／ＢＬのうちの一方ＢＬとの間に設けられ
た１つが代表として例示的に示されている。ダイナミッ
ク型メモリセルは、アドレス選択ＭＯＳＦＥＴＱｍと記
憶キャパシタＣｓから構成される。アドレス選択ＭＯＳ
ＦＥＴＱｍのゲートは、サブワード線ＳＷＬに接続さ
れ、このＭＯＳＦＥＴＱｍのドレインがビット線ＢＬに
接続され、ソースに記憶キャパシタＣｓが接続される。
記憶キャパシタＣｓの他方の電極は共通化されてプレー
ト電圧が与えられる。上記サブワード線ＳＷＬの選択レ
ベルは、上記ビット線のハイレベルに対して上記アドレ
ス選択ＭＯＳＦＥＴＱｍのしきい値電圧分だけ高くされ
た高電圧ＶＰＰとされる。

【００３８】後述するセンスアンプを内部降圧電圧ＶＤ
Ｌで動作させるようにした場合、センスアンプにより増
幅されてビット線に与えられるハイレベルは、上記内部
電圧ＶＤＬレベルにされる。したがって、上記ワード線
の選択レベルに対応した高電圧ＶＰＰはＶＤＬ＋Ｖth＋
αにされる。センスアンプの左側に設けられたサブアレ
イの一対の相補ビット線ＢＬと／ＢＬは、同図に示すよ
うに平行に配置され、ビット線の容量バランス等をとる
ために必要に応じて適宜に交差させられる。かかる相補
ビット線ＢＬと／ＢＬは、シェアードスイッチＭＯＳＦ
ＥＴＱ１とＱ２によりセンスアンプの単位回路の入出力
ノードと接続される。

【００３９】センスアンプの単位回路は、ゲートとドレ
インとが交差接続されてラッチ形態にされたＮチャンネ
ル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型
の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８から構成さ
れる。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソース
は、共通ソース線ＣＳＮに接続される。Ｐチャンネル型
ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＣＳ
Ｐに接続される。上記共通ソース線ＣＳＮとＣＳＰに
は、それぞれパワースイッチＭＯＳＦＥＴが接続され
る。特に制限されないが、Ｎチャンネル型の増幅ＭＯＳ
ＦＥＴＱ５とＱ６のソースが接続された共通ソース線Ｃ
ＳＮには、上記Ａ側とＢ側のクロスエリアに設けられた
Ｎチャンネル型のパワースイッチＭＯＳＦＥＴＱ１２と
Ｑ１３により接地電位に対応した動作電圧が与えられ
る。

【００４０】特に制限されないが、上記Ｐチャンネル型
の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続された共
通ソース線ＣＳＰには、上記Ａ側のクロスエリアに設け
られたオーバードライブ用のＮチャンネル型のパワーＭ
ＯＳＦＥＴＱ１５と、上記内部電圧ＶＤＬを供給するＮ
チャンネル型のパワーＭＯＳＦＥＴＱ１６が設けられ
る。上記オーバードライブ用の電圧には、昇圧電圧ＶＰ
Ｐがゲートに供給されたＮチャンネル型ＭＯＳＦＥＴＱ
１４により形成されたクランプ電圧ＶＤＤＣＬＰが用い
られる。このＭＯＳＦＥＴＱ１４のドレインには、外部
端子から供給された電源電圧ＶＤＤが供給され、上記Ｍ
ＯＳＦＥＴＱ１４をソースフォロワ出力回路として動作
させ、上記昇圧電圧ＶＰＰを基準にしてＭＯＳＦＥＴＱ
１４のしきい値電圧分だけ低下したクランプ電圧ＶＤＤ
ＣＬＰを形成する。

【００４１】特に制限されないが、上記昇圧電圧ＶＰＰ
は、チャージポンプ回路の動作を基準電圧を用いて制御
して３．８Ｖのような安定化された高電圧とされる。そ
して、上記ＭＯＳＦＥＴＱ１４のしきい値電圧は、メモ
リセルのアドレス選択ＭＯＳＦＥＴＱｍに比べて低い低
しきい値電圧に形成されており、上記クランプ電圧ＶＤ
ＤＣＬＰを約２．９Ｖのような安定化された定電圧にす
る。上記電圧ＶＤＤＣＬＰでオーバードライブセンスア
ンプ動作を行えば、定電圧による定速度動作に加えてＮ
ＷＥＬＬ電位を昇圧電圧ＶＰＰとしても電源オン時にラ
ッチアップすることはない。また、ＭＯＳＦＥＴＱ２６
は、リーク電流経路を形成するＭＯＳＦＥＴであり、約
１μＡ程度の微小な電流しか流さない。これにより、長
期間にわたってスタンバイ状態（非動作状態）にされた
時や、電源電圧ＶＤＤのバンプにより上記ＶＤＤＣＬＰ
が過上昇するのを防止し、かかる過上昇時の電圧ＶＤＤ
ＣＬＰが与えられる増幅ＭＯＳＦＥＴＱ７，Ｑ８のバッ
クバイアス効果による動作遅延を防止する。

【００４２】この実施例では、三重（トリプル）ウェル
構造とするものとし、上記のようなクランプ電圧ＶＤＤ
ＣＬＰによりセンスアンプのオーバードライブ電圧を形
成するものであることに着目し、その電圧をオーバード
ライブに一時的に供給すると、センスアンプのＰチャン
ネル型の増幅ＭＯＳＦＥＴＱ７，Ｑ８とを同図で点線で
示したようにＮ型ウェル領域ＮＷＥＬＬに形成するとと
もに、そのバイアス電圧として昇圧電圧ＶＰＰを供給す
るものである。そして、クロスエリア及びサブワードド
ライバのＰチャンネル型のＭＯＳＦＥＴの下部のＮＷＥ
ＬＬ電位は、全て昇圧電圧ＶＰＰとする。また、メモリ
セル、サブワードドライバ、センスアンプ、クロスエリ
アのＮチャンネル型ＭＯＳＦＥＴの下部のＰＷＥＬＬ電
位は、負電圧ＶＢＢとし、Ｐ型基板とはＤＷＥＬＬ（深
いＮＷＥＬＬ）により電気的に分離して形成する。こう
してＷＥＬＬ分離を最小限にし、センスアンプ及びサブ
ワードドライバの実効面積を低減させる。

【００４３】上記Ｎチャンネル型のパワーＭＯＳＦＥＴ
Ｑ１５のゲートに供給されるセンスアンプオーバードラ
イブ用活性化信号ＳＡＰ１は、上記Ｎチャンネル型ＭＯ
ＳＦＥＴＱ１６のゲートに供給される活性化信号ＳＡＰ
１と同相の信号とされ、特に制限されないが、そのハイ
レベルが昇圧電圧ＶＰＰレベルの信号とされる。つま
り、前記のようにＶＤＤＣＬＰは、約＋２．９Ｖ程度で
あり、昇圧電圧ＶＰＰは、約３．８Ｖであるので、上記
Ｎチャンネル型ＭＯＳＦＥＴＱ１５を十分にオン状態に
させることができるとともに、上記Ｎチャンネル型ＭＯ
ＳＦＥＴＱ１６を低しきい値電圧とすることにより、Ｍ
ＯＳＦＥＴＱ１５がオフ状態の後にはソース側から内部
電圧ＶＤＬに対応した電圧を出力させることができる。

【００４４】上記センスアンプの単位回路の入出力ノー
ドには、相補ビット線を短絡させるイコライズＭＯＳＦ
ＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧
を供給するスイッチＭＯＳＦＥＴＱ９とＱ１０からなる
プリチャージ回路が設けられる。これらのＭＯＳＦＥＴ
Ｑ９〜Ｑ１１のゲートは、共通にプリチャージ信号ＢＬ
ＥＱが供給される。このプリチャージ信号ＢＬＥＱを形
成するドライバ回路は、上記Ｂ側のクロスエリアにイン
バータ回路Ｎ１を設けて、その立ち下がりと立ち下がり
を高速にする。つまり、メモリアクセスの開始時にワー
ド線選択タイミングを早くするために、各クロスエリア
に分散して設けられたインバータ回路Ｎ１上記プリチャ
ージ回路を構成するＭＯＳＦＥＴＱ９〜Ｑ１１を高速に
切り替えるようにするものである。

【００４５】上記クロスエリアには、図４に示した回路
以外にも、必要に応じて、センスアンプのコモンソース
線ＣＳＰ／ＣＳＮのハーフプリチャージ回路、ＬＩＯ線
対ハーフプリチャージ回路、ＳＨＬ／ＳＨＲ線分散ドラ
イバ回路が設けられる。

【００４６】センスアンプの単位回路は、シェアードス
イッチＭＯＳＦＥＴＱ３とＱ４を介して右側のサブアレ
イの同様な相補ビット線ＢＬ，／ＢＬに接続される。ス
イッチＭＯＳＦＥＴＱ１２とＱ１３は、カラムスイッチ
回路を構成するものであり、選択信号ＹＳを受けて、上
記センスアンプの単位回路の入出力ノードをサブ共通入
出力線ＬＩＯに接続させる。例えば、左側のサブアレイ
のサブワード線ＳＷＬが選択されたときには、センスア
ンプの右側シェアードスイッチＭＯＳＦＥＴＱ３とＱ４
とがオフ状態にされる。これにより、センスアンプの入
出力ノードは、上記左側の相補ビット線ＢＬ，／ＢＬに
接続されて、選択されたサブワード線ＳＷＬに接続され
たメモリセルの微小信号を増幅し、上記カラムスイッチ
回路を通してサブ共通入出力線ＬＩＯに伝える。上記サ
ブ共通入出力線は、Ｂ側のクロスエリアに設けられたＮ
チャンネル型ＭＯＳＦＥＴＱ１９と２０及び上記Ｐチャ
ンネル型ＭＯＳＦＥＴＱ２４とＱ２５からなるスイッチ
回路ＩＯＳＷを介してメインアンプの入力端子及び書き
込みアンプの出力端子に接続されるメイン入出力線ＭＩ
Ｏに接続される。

【００４７】特に制限されないが、上記カラムスイッチ
回路は、１つの選択信号ＹＳにより一対の相補ビット線
を一対のサブ共通入出力線ＬＩＯと接続させる。それ
故、１つのメインワード線の選択動作により選択された
サブアレイにおいて、その両側に設けられる一対のセン
スアンプに対応して設けられる上記一対のカラムスイッ
チ回路により合計２対の相補ビット線が選択されること
になる。後述するように１つの選択信号ＹＳにより二対
の相補ビット線を二対のサブ共通入出力線ＬＩＯと接続
させる方式では、上記二対のカラムスイッチ回路により
合計４対の相補ビット線が選択させることができる。

【００４８】サブワード線駆動回路ＳＷＤは、そのうち
の１つが代表として例示的に示されているように、上記
深い深さのＮ型ウェル領域ＤＷＥＬＬ（ＶＰＰ）に形成
されたＰチャンネル型ＭＯＳＦＥＴＱ２１と、かかるＤ
ＷＥＬＬ内に形成されるＰ型ウェル領域ＰＷＥＬＬ（Ｖ
ＢＢ）に形成されたＮチャンネル型ＭＯＳＦＥＴＱ２２
及びＱ２３とを用いて構成される。Ｐチャンネル型ＭＯ
ＳＦＥＴＱ１７とＮチャンネル型ＭＯＳＦＥＴＱ１８か
らなるインバータ回路は、特に制限されないが、前記サ
ブワード選択線駆動回路ＦＸＤを構成するものであり、
前記のようにクロスエリアに設けられるものである。メ
モリセルのアドレス選択ＭＯＳＦＥＴＱｍも、上記ＤＷ
ＥＬＬ内に形成されるＰ型ウェル領域ＰＷＥＬＬ（ＶＢ
Ｂ）に形成されるものである。

【００４９】図５には、上記サブアレイのメインワード
線とサブワード線との関係を説明するための要部ブロッ
ク図が示されている。同図は、主に回路動作を説明する
ものであり、前記のようなサブワード選択線の幾何学的
な配置を無視してサブワード選択線ＦＸ０Ｂ〜７Ｂを纏
めて表している。同図においては、サブワード線の選択
動作を説明するために２本のメインワード線ＭＷＬ０と
ＭＷＬ１が代表として示されている。このメインワード
線ＭＷＬ０は、メインワードドライバＭＷＤ０により選
択される。他のメインワード線ＭＷＬ１は、上記同様な
メインワードドライバにより同様に選択される。

【００５０】上記１つのメインワード線ＭＷＬ０には、
それの延長方向に対して８組のサブワード線が設けられ
る。同図には、そのうちの２組のサブワード線が代表と
して例示的に示されている。サブワード線は、偶数０〜
６と奇数１〜７の合計８本のサブワード線が１つのサブ
アレイに交互に配置される。メインワードドライバに隣
接する偶数０〜６と、メインワード線の遠端側（メイン
ワードドライバの反対側）に配置される偶数０〜６を除
いて、サブアレイ間に配置されるサブワードドライバ
は、それを中心にした左右のサブアレイのサブワード線
を駆動する。

【００５１】これにより、前記のようにサブアレイとし
ては、８分割されるが、サブワードドライバＳＷＤによ
り両側の２つのサブアレイの中のサブワード線が同時に
選択されるので、実質的には上記サブアレイが４組に分
けられることとなる。上記のようにサブワード線ＳＷＬ
を偶数０〜６と偶数１〜７に分け、それぞれサブアレイ
の両側にサブワードドライバＳＷＤを配置する構成で
は、メモリセルの配置に合わせて高密度に配置されるサ
ブワード線ＳＷＬの実質的なピッチがサブワードドライ
バＳＷＤの中で２倍に緩和でき、サブワードドライバＳ
ＷＤとサブワード線ＳＷＬとを効率よく半導体チップ上
にレイアウトすることができる。

【００５２】この実施例では、上記４個のサブワードド
ライバＳＷＤ（０、２、４、６又は１、３、５、７）に
対して共通にメインワード線ＭＷＬから選択信号を供給
する。上記８つのサブワード線の中から１つのサブワー
ド線を選択するためのサブワード選択線ＦＸＢが設けら
れる。サブワード選択線は、ＦＸＢ０〜ＦＸＢ７の８本
から構成され、そのうちの偶数ＦＸＢ０〜ＦＸＢ６が上
記偶数列のサブワードドライバ０〜６に供給され、その
うち奇数ＦＸＢ１〜ＦＸＢ７が上記奇数列のサブワード
ドライバ１〜７に供給される。

【００５３】サブワード選択線ＦＸＢ０〜ＦＸＢ７は、
サブアレイ上では第２層目の金属（メタル）配線層Ｍ２
により形成され、同じく第２層目の金属配線層Ｍ２によ
り構成されるメインワード線ＭＷＬ０〜ＭＷＬｎと平行
に延長され、サブワードドライバ領域上で直角方向に分
岐される第１サブワード選択線ＦＸＢと、クロスエリア
上のサブワード選択線ドライバＦＸＤから出力される第
２のサブワード選択線ＦＸからなる。特に制限されない
が、上記第２のサブワード選択線ＦＸと分岐された第１
のサブワード選択線ＦＸＢとは、メインワード線ＭＷＬ
との交差するために第３層目の金属配線層Ｍ３により構
成される。

【００５４】サブワードドライバＳＷＤは、そのうちの
１つが例示的に示されているように、メインワード線Ｍ
ＷＬに入力端子が接続され、出力端子にサブワード線Ｓ
ＷＬが接続されたＰチャンネル型ＭＯＳＦＥＴＱ２１と
Ｎチャンネル型ＭＯＳＦＥＴＱ２２からなる第１のＣＭ
ＯＳインバータ回路と、上記サブワード線ＳＷＬと回路
の接地電位との間に設けられ、上記サブワード選択信号
ＦＸＢを受けるスイッチＭＯＳＦＥＴＱ２３から構成さ
れる。このスイッチＭＯＳＦＥＴＱ２３のゲートをＦＸ
Ｂと接続するため、またＭＯＳＦＥＴＱ２１のソースと
ＦＸを接続するため、実際には０、２、４、６からなる
サブワードドライバ列にそってＦＸとＦＸＢとの合計８
本のサブワード選択線が配置されるが、同図では４本の
線で表している。

【００５５】上記サブワード選択信号ＦＸＢを受け、そ
の反転信号ＦＸを形成する第２のＣＭＯＳインバータ回
路（図４のＱ１７、Ｑ１８）がサブワード選択線駆動回
路ＦＸＤとしてクロスエリアに設けられ、その出力信号
を上記第１のＣＭＯＳインバータ回路の動作電圧端子で
あるＰチャンネル型ＭＯＳＦＥＴＱ２１のソース端子に
供給する。この第２のＣＭＯＳインバータ回路（Ｑ１
７、Ｑ１８）は、特に制限されないが、昇圧電圧ＶＰＰ
で動作し、前記図３のようにクロスエリアに形成され、
複数からなるサブワードドライバＳＷＤに対応して共通
に用いられる。

【００５６】上記のようなサブワードドライバＳＷＤの
構成においては、メインワード線ＭＷＬがワード線の選
択レベルに対応した昇圧電圧ＶＰＰのようなハイレベル
のとき、上記第１のＣＭＯＳインバータ回路のＮチャン
ネル型ＭＯＳＦＥＴＱ２２がオン状態となり、サブワー
ド線ＳＷＬを回路の接地電位のようなロウレベルにす
る。このとき、サブワード選択信号ＦＸＢが回路の接地
電位のようなロウレベルの選択レベルとなり、サブワー
ド選択線駆動回路ＦＸＤとしての第２のＣＭＯＳインバ
ータ回路Ｎ１の出力信号が上記昇圧電圧ＶＰＰに対応し
た選択レベルにされても、上記メインワード線ＭＷＬの
非選択レベルにより、Ｐチャンネル型ＭＯＳＦＥＴＱ２
１がオフ状態であるので、上記サブワード線ＳＷＬは上
記Ｎチャンネル型ＭＯＳＦＥＴＱ２２のオン状態による
非選択状態にされる。

【００５７】上記メインワード線ＭＷＬが選択レベルに
対応した回路の接地電位のようなロウレベルのとき、上
記第１のＣＭＯＳインバータ回路のＮチャンネル型ＭＯ
ＳＦＥＴＱ２２がオフ状態となり、Ｐチャンネル型ＭＯ
ＳＦＥＴＱ２１がオン状態になる。このとき、サブワー
ド選択信号ＦＸＢが上記回路の接地電位のようなロウレ
ベルなら、サブワード選択線駆動回路ＦＸＤとしての第
２のＣＭＯＳインバータ回路Ｎ１の出力信号が上記昇圧
電圧ＶＰＰに対応した選択レベルにされて、サブワード
線ＳＷＬをＶＰＰのような選択レベルにする。もしも、
サブワード選択信号ＦＸＢが昇圧電圧ＶＰＰのような非
選択レベルなら、上記第２のＣＭＯＳインバータ回路Ｎ
２の出力信号がロウレベルとなり、これとともに上記Ｎ
チャンネル型ＭＯＳＦＥＴＱ２３がオン状態になってサ
ブワード線ＳＷＬをロウレベルの非選択レベルにする。

【００５８】上記メインワード線ＭＷＬ及びそれと平行
に配置される第１のサブワード選択線ＦＸＢは、上記の
ように非選択レベルが共にＶＰＰのようなハイレベルに
されている。それ故、ＲＡＭが非選択状態（スタンバイ
状態）のときに上記平行に配置されるメインワード線Ｍ
ＷＬと第１のサブワード選択線ＦＸＢとの間に絶縁不良
が発生しても、リーク電流が流れることがない。この結
果、メインワード線ＭＷＬの間に第１のサブワード選択
線ＦＸＢ形成してサブアレイ上に配置させることがで
き、レイアウトを高密度化しても、上記リーク電流によ
る直流不良を回避することができ高信頼性となるもので
ある。

【００５９】図６には、この発明に係るダイナミック型
ＲＡＭの周辺回路部分の一実施例の概略ブロック図が示
されている。タイミング制御回路ＴＧは、外部端子から
供給されるロウアドレスストローブ信号／ＲＡＳ、カラ
ムアドレスストローブ信号／ＣＡＳ、ライトイネーブル
信号／ＷＥ及びアウトプットイネーブル信号／ＯＥを受
けて、動作モードの判定、それに対応して内部回路の動
作に必要な各種のタイミング信号を形成する。この明細
書及び図面では、／はロウレベルがアクティブレベルで
あることを意味するのに用いている。

【００６０】信号Ｒ１とＲ３は、ロウ系の内部タイミン
グ信号であり、ロウ系の選択動作のために使用される。
タイミング信号φＸＬは、ロウ系アドレスを取り込んで
保持させる信号であり、ロウアドレスバッファＲＡＢに
供給される。すなわち、ロウアドレスバッファＲＡＢ
は、上記タイミング信号φＸＬによりアドレス端子Ａ０
〜Ａｉから入力されたアドレスを取り込んでラッチ回路
に保持させる。タイミング信号φＹＬは、カラム系アド
レスを取り込んで保持させる信号であり、カラムアドレ
スバッファＣＡＢに供給される。すなわち、カラムアド
レスバッファＣＡＢは、上記タイミング信号φＹＬによ
りアドレス端子Ａ０〜Ａｉから入力されたアドレスを取
り込んでラッチ回路に保持させる。

【００６１】信号φＲＥＦは、リフレッシュモードのと
きに発生される信号であり、ロウアドレスバッファの入
力部に設けられたマルチプレクサＡＭＸに供給されて、
リフレッシュモードのときにリフレッシュアドレスカウ
ンタ回路ＲＦＣにより形成されたリフレッシュ用アドレ
ス信号に切り替えるよう制御する。リフレッシュアドレ
スカウンタ回路ＲＦＣは、タイミング制御回路ＴＧによ
り形成されたリフレッシュ用の歩進パルスφＲＣを計数
してリフレッシュアドレス信号を生成する。この実施例
ではオートリフレッシュとセルフリフレッシュを持つよ
うにされる。タイミング信号φＸは、ワード線選択タイ
ミング信号であり、デコーダＸＩＢに供給されて、下位
２ビットのアドレス信号の解読された信号に基づいて４
通りのワード線選択タイミング信号ＸｉＢが形成され
る。タイミング信号φＹはカラム選択タイミング信号で
あり、カラム系プリデコーダＹＰＤに供給されてカラム
選択信号ＡＹix、ＡＹjx、ＡＹkxが出力される。

【００６２】タイミング信号φＷは、書き込み動作を指
示する制御信号であり、タイミング信号φＲは読み出し
動作を指示する制御信号である。これらのタイミング信
号φＷとφＲは、入出力回路Ｉ／Ｏに供給されて、書き
込み動作のときには入出力回路Ｉ／Ｏに含まれる入力バ
ッファを活性化し、出力バッファを出力ハイインピーダ
ンス状態にさせる。これに対して、読み出し動作のとき
には、上記出力バッファを活性化し、入力バッファを出
力ハイインピーダンス状態にする。タイミング信号φＭ
Ｓは、特に制限されないが、メモリアレイ選択動作を指
示する信号であり、ロウアドレスバッファＲＡＢに供給
され、このタイミングに同期して選択信号ＭＳｉが出力
される。タイミング信号φＳＡは、センスアンプの動作
を指示する信号である。このタイミング信号φＳＡに基
づいて、センスアンプの活性化パルスが形成される。

【００６３】この実施例では、ロウ系の冗長回路Ｘ−Ｒ
ＥＤが代表として例示的に示されている。すなわち、上
記回路Ｘ−ＲＥＤは、不良アドレスを記憶させる記憶回
路と、アドレス比較回路とを含んでいる。記憶された不
良アドレスとロウアドレスバッファＲＡＢから出力され
る内部アドレス信号ＢＸｉとを比較し、不一致のときに
は信号ＸＥをハイレベルにし、信号ＸＥＢをロウレベル
にして、正規回路の動作を有効にする。上記入力された
内部アドレス信号ＢＸｉと記憶された不良アドレスとが
一致すると、信号ＸＥをロウレベルにして正規回路の不
良メインワード線の選択動作を禁止させるとともに、信
号ＸＥＢをハイレベルにして、１つの予備メインワード
線を選択する選択信号ＸＲｉＢを出力させる。

【００６４】内部電圧発生回路ＶＧは、外部端子から供
給された３．３Ｖのような電源電圧ＶＤＤと０Ｖの接地
電位ＶＳＳとを受け、上記昇圧電圧ＶＰＰ（＋３．８
Ｖ）、内部電圧ＶＤＬ（＋２．０Ｖ）、プレート電圧
（プリチャージ電圧）ＶＰＬ（１．０Ｖ）及び基板電圧
ＶＢＢ（−１．０Ｖ）を形成する。特に制限されない
が、上記昇圧電圧ＶＰＰと基板電圧ＶＢＢとは、チャー
ジポンプ回路と、その制御回路とを用いて上記電圧ＶＰ
Ｐ及びＶＢＢを安定的に形成する。上記内部電圧ＶＤＬ
は、基準電圧を用いて上記電源電圧ＶＤＤを内部降圧し
て安定化させて形成される。上記プレート電圧ＶＰＬや
ハーフプリチャージ電圧ＶＢＬＲは、内部降圧電圧ＶＤ
Ｌを１／２に分圧して形成される。

【００６５】図７には、この発明に係るダイナミック型
ＲＡＭを説明するための素子構造断面図が示されてい
る。この実施例では、上記のようなメモリセル部の素子
構造が代表として例示的に示されている。メモリセルの
記憶キャパシタは、２層目のポリシリコン層をストレー
ジノードＳＮとして用い、アドレス選択用ＭＯＳＦＥＴ
の一方のソース，ドレインＳＤと接続される。上記２層
目ポリシリコン層からなるストレージノードＳＮは王冠
構造とされ、薄いゲート絶縁膜を介して３層目ポリシリ
コン層からなるプレート電極ＰＬが形成されて構成され
る。アドレス選択用ＭＯＳＦＥＴのゲートは、サブワー
ド線ＳＷＬと一体的に構成され、１層目ポリシリコン層
とその上部に形成されたタングステンシリサイド（ＷＳ
ｉ）とにより形成される。アドレス選択用ＭＯＳＦＥＴ
の他方のソース，ドレインは、ポリシリコン層とその上
部設けられた上記同様なタングステンシリサイドから構
成されたビット線ＢＬに接続される。上記メモリセルの
上部には、第２層目のメタル層Ｍ２からなるメインワー
ド線ＭＷＢ、サブワード選択線ＦＸＢが形成され、その
上部には第３層目からなるメタル層Ｍ３からなるＹ選択
線ＹＳや、サブワード選択線ＦＸが形成される。

【００６６】同図では省略されているが、メモリセル部
の周辺部には、サブワードドライバＳＷＤ等を構成する
ようなＮチャンネル型ＭＯＳＦＥＴやＰチャンネル型Ｍ
ＯＳＦＥＴが形成される。これらの周辺回路を構成する
ために、図示しないが１層目メタル層が形成されてい
る。例えば、上記ＣＭＯＳインバータ回路を構成するた
めにＮチャンネル型ＭＯＳＦＥＴとＰチャンネル型ＭＯ
ＳＦＥＴとのゲートを接続する配線は、上記１層目のメ
タル層Ｍ１が用いられる。上記ＣＭＯＳインバータ回路
のゲート入力端子と２層目メタル層Ｍ２からなるメイン
ワード線ＭＷＢとの接続には、スルーホールを介してダ
ミーとしての第１層目メタル層Ｍ１に落とし、この第１
層目の配線層Ｍ１とコンタクトを介してゲート電極に接
続される。

【００６７】３層目のメタル層Ｍ３で形成されたＹ選択
線ＹＳをカラム選択スイッチＭＯＳＦＥＴのゲートに接
続させる場合、あるいは上記メタル層Ｍ３で形成された
サブワード線選択線ＦＸとサブワードドライバのＰチャ
ンネル型ＭＯＳＦＥＴのソース，ドレインとの接続に
は、スルーホールを介して上記ダミーとしてのメタル層
Ｍ２、メタル層Ｍ１に落とし上記カラムスイッチＭＯＳ
ＦＥＴのゲートや、Ｐチャンネル型ＭＯＳＦＥＴのソー
ス，ドレインと接続される。

【００６８】この実施例のような素子構造を採るとき、
前記のようにメインワード線を構成する第２層目のメタ
ル層Ｍ２に対して、それと平行に延長される第２層目の
メタル層Ｍ２の部分又は上記メインワード線のメタル層
Ｍ２と交差する第３層目のメタル層Ｍ３の部分からなる
サブワード選択線との間の絶縁膜に欠陥が生じることに
より、無視できないリーク電流が流れてしまう。このよ
うなリーク電流それ自体は、メモリセルの読み出し／書
き込み動作には影響を及ぼさないなら実際上は問題ない
が、非選択状態での電流不良という問題を引き起こして
しまう。本願発明では、上記のようにメインワード線Ｍ
ＷＢとサブワード選択線ＦＸＢとが同じ電位で非選択状
態であるために上記リーク電流の発生が生じない。

【００６９】上記メインワード線ＭＷＢとサブワード選
択線ＦＸＢとの間のリーク電流の発生よりメモリセルの
読み出し／書き込み動作に不良が生じる場合には、予備
のメインワード線に置き換えられる。しかしながら、不
良のメインワード線ＭＷＢはそのまま残り、上記メイン
ワード線ＭＷＢに対してリーク電流が流れ続ける結果と
なる。上記のようなリーク電流の発生は、かかるメイン
ワード線ＭＷＢが予備のメインワード線に置き換えられ
る結果、メモリの読み出し、書き込み動作そのものには
何ら影響を与えない。しかしながら、直流電流が増加し
てしまい、製品としての性能の悪化につながり、最悪の
場合には直流不良にされるので上記欠陥救済回路が生か
されなくなるが、上記のような構成とすることによりそ
れを回避させることができる。

【００７０】メモリセルの面積は、前記実施例のような
相補ビット線においてはワード線ピッチ×ビット線ピッ
チの２倍であり、上記ピッチは配線幅とスペースの和か
らなる。ワード線ピッチとビット線ピッチは、ビット線
ピッチが６４Ｍビット第４世代製品では０．６μｍであ
り、ワード線ピッチの０．５μｍよりやや大きい。これ
は、ワード線がメモリセルのアドレス選択ＭＯＳＦＥＴ
のゲートを単純に構成するだけであるのに対して、ビッ
ト線はメモリセルのキャパシタの蓄積ノードのすき間を
用い、コンタクト穴でビット線とＭＯＳＦＥＴのドレイ
ン拡散層とをで接続するため、異なるマスク合わせ余裕
が必要になるためである。

【００７１】８Ｋワード線×８Ｋビット線対からなる従
来の６４Ｍビットのチップ寸法の計算について述べる。
まず、長辺方向の長さは、前記のようなサブアレイの３
２個分、サブワードドライバ１７の３４個分及びメイン
ロウデコーダ（冗長ヒューズを含む）、メインワードド
ライバとスクライブ領域の和である。短辺方向の長さ
は、上記サブアレイの３２個分、センスアンプの３４個
分及びカラムデコーダ、メインアンプ、入出力バッフ
ァ、ボンディングパッド、静電保護素子のある領域とス
クライブ領域の和である。

【００７２】上記サブアレイは、２５６本のワード線
と、２４６対の相補ビット線からなる正規の６４Ｋビッ
トのメモリセルに加えて、冗長メモリセルに関する冗長
ワード線、冗長ビット線とさらにプロセス加工上の形状
ダミーワード線、形状ダミービット線で構成される。チ
ップ全体で平均してみると、冗長ワード線と形状ダミー
ワード線の本数は、正規の２５６本のワード線について
８本、冗長ビット線と形状ダミービット線の本数は、正
規の２５６対の相補ビット線について８対であると仮定
してサブアレイの寸法は、２６４本のワード線と、２６
４対の相補ビット線で計算すべきである。

【００７３】上記６４Ｍビット４世代でチップ面積を７
００ｍｍ²を達成するためのワード線ビットを０．５μ
ｍ、ビット線ピッチを０．６μｍを仮定すると、上記サ
ブアレイの寸法は、１３２μｍ×３１７μｍとなる。ま
た、このときのサブワードドライバとセンスアンプの長
さは３０μｍと仮定する。メインロウデコーダ、メイン
ワードドライバとスクライブ領域の和は２００μｍ、静
電保護素子のある領域とスクライブ領域の和は７００μ
ｍとする。これは実際のレイアウトに基づいた合理的な
仮定である。

【００７４】上記６４Ｍビット４世代と同一プロセス、
メモリセルを用いて４００ｍｉｌ×８７５ｍｉｌのパッ
ケージに可能な１２８Ｍビットのチップ構成を求める。
上記４００ｍｉｌ×８７５ｍｉｌのパッケージに収容す
るには外形寸法より１ｍｍずつ小さい２１．２ｍｍ×
９．２ｍｍのチップ寸法を実現することが必要である。
前記サブアレイは、２５６本のワード線と２５６対の相
補ビット線からなり、前記のような冗長ワード線又は冗
長ビット線さらにセンスアンプやサブワードドライバの
境界の形状ダミーワード線や形状ダミービット線を考慮
して上記のように１３２μｍ×３１７μｍに形成され
る。また、センスアンプ１６とサブワードドライバ１７
は、それぞれ３０μｍの大きさで形成できる。周辺回路
及びボンディングパッド領域とメインロウデコーダ１
１、メインワードドライバ１２は７００μｍで形成され
る。そして、カラムデコーダ１３は２つで２００μｍで
形成される。

【００７５】前記図２の実施例においてメモリチップ１
０の大きさを求めると次のようになる。短辺方向の長さ＝３１７×１６＋３０×１８＋７００＝６３１２（μｍ）＝６．３１（ｍｍ）長辺方向の長さ＝１３２×１２８＋３０×１３２＋２００＝２１０５６（μｍ）＝２１．０６（ｍｍ）

【００７６】上記説明したように、６４Ｍビットで用い
られている４００ｍｉｌ×８７５ｍｉｌ大きさの５４ピ
ンＴＳＯＰ（II）の標準パッケージに収納するには、外
形寸法よりも１ｍｍずつ小さな２１．２ｍｍ×９．２ｍ
ｍのチップ寸法より小さく形成することが必要である。
上記の実施例では、６４Ｍビット用のメモリセルをその
まま用いて上記標準パッケージにより決められる最大寸
法以下にできるので、上記１２８Ｍビットの記憶容量を
実現しつつ、６４Ｍビットと同じ標準バッケージに搭載
させることができる。上記サブアレイ１５のワード線の
数を２倍の５１２本のように増加させると、長辺方向に
並ぶセンスアンプの数を半分に減らすことができるの
で、長辺方向のチップサイズをいっそう小さく形成する
ことができる。また、上記実施例はサブワードドライバ
を用い階層ワード方式で説明したが、従来のメタルワー
ドシャント方式でも同様に３２ＫＷ×４ＫＢＬ対とした
１２８Ｍビット構成が最も好適である。

【００７７】ちなみに、従来の６４Ｍビットのメモリチ
ップのレイアウトをそのまま用いたのでは、上記のよう
な４００ｍｉｌ×８７５ｍｉｌの外形大きさの５４ピン
ＴＳＯＰ（II）の標準パッケージに収納することは不可
能である。すなわち、図８の（ａ）に示すように、１６
ＫＷ×８ＫＢＬ対構成にすると、短辺方向の長さは、１
３２×６４＋３０×６６＋７００（μｍ）＝１１．１３
ｍｍとなり、長辺方向の長さは、３１７×６４＋３０×
３４＋２００（μｍ）＝１１．３６ｍｍとなり、メモリ
チップはほぼ正方形となって上記パッケージの横幅（４
００ｍｉｌ）を大幅にはみ出てしまう。

【００７８】これに対して、図８（ｂ）に示すように、
８ＫＷ×１６ＫＢＬ構成にすると、短辺方向の長さは、
１３２×３２＋３０×３４＋７００（μｍ）＝５．９４
ｍｍとなり、長辺方向の長さは、３１７×６４＋３０×
６８＋２００（μｍ）＝２２．５３ｍｍとなり、メモリ
チップは細長くなってしまい、上記パッケージの縦幅
（８７５ｍｉｌ）を大幅にはみ出てしまう。したがっ
て、上記のような４００ｍｉｌ×８７５ｍｉｌの外形大
きさの５４ピンＴＳＯＰ（II）の標準パッケージには収
納するには、上記実施例のような３２ＫＷＬ×４ＫＢＬ
対構成のみが唯一の解決策となるものである。

【００７９】図９には、本願発明を４バンク構成の１２
８ＭビットシンクロナスＤＲＡＭに適用した場合の一実
施例の概略構成図が示されている。同図（ａ）のよう
に、半導体チップを短辺方向の中央部に設けられたボン
ディンクパッド列の部分で２分割し、カラムデコーダＹ
ＤＥＣを中心にした２つのメモリアレイで合計４つのメ
モリバンクＢａｎｋ＃０〜Ｂａｎｋ＃３が構成される。

【００８０】図１０に示したように、１つのカラム選択
信号ＹＳにより、二対のカラムスイッチを制御して二対
の相補ビット線を二対のローカル入出力線ＬＩＯ１とＬ
ＩＯ２に読み出し、それを二対のメイン入出力線ＭＩＯ
１とＭＩＯ２を通して出力させるようにすると、前記の
ように１つのサブアレイの両側のセンスアンプにおいて
上記二対ずつの相補ビット線が選択されるために１ＹＳ
−２ＳＡ−４ＩＯ取り出し構成となり、図９（ａ）のよ
うに選択されたメモリバンクＢａｎｋ＃０において４本
のワード線を選択状態にすると、１動作サイクルで４×
４＝１６ビットの読み出しと書き込みが可能にされる。
さらに、上記１つのカラム選択信号ＹＳにより４対のカ
ラムスイッチを制御して上記の２倍の４ビットずつの合
計８ビットの選択を行うようにした場合、４本のワード
線選択により３２ビットの読み出し／書き込みが可能と
なる。

【００８１】同図（ｂ）では、リフレッシュ動作の例が
示されている。リフレッシュ動作のときには、メモリセ
ルのデータ保持時間内に全てのメモリセルの読み出しと
再書き込みを行う必要があるので、全てのメモリバンク
Ｂａｎｋ＃０〜＃３において、同時に４本ずつが選択状
態にされ、１メインワード線毎に１本のサブワード線を
選択を行うようにすると、３２Ｋワード線中の８本が同
時選択されるので、上記１２８Ｍビットのような大きな
記憶容量を持つものを６４Ｍビットのダイナミック型Ｒ
ＡＭと同様に４Ｋ（４０９６）サイクルで全メモリセル
のリフレッシュを完結する。

【００８２】図１１には、この発明に係る１２８Ｍビッ
トシンクロナスＤＲＡＭのピン割り付けを説明するため
の平面図が示されている。この実施例では、従来の６４
ＭビットのシンクロナスＤＲＡＭと整合性を持つように
される。つまり、ロウ系のアドレスはＡ０〜Ａ１１、バ
ンク指定にはＡ１２とＡ１３で従来の６４Ｍビットの全
く等しくしている。カラム系アドレス数は、６４Ｍビッ
トの場合にくらべて１ピン多く割り当てる。例えば×１
６ビット構成では、この実施例の１２８Ｍビットでは、
アドレス信号Ａ０〜Ａ８をカラムアドレスとして用いる
ものであるのに対して、従来の６４Ｍビットのダイナミ
ック型ＲＡＭではＡ０〜Ａ７のみをカラムアドレスとし
て用いる。×４ビット構成、×８ビット構成でも１２８
Ｍビットの場合には、６４Ｍビットよりカラムアドレス
が１本ずつ多くなる。このようにして１２８Ｍビットの
場合には、６４Ｍビットより２倍のアドレス指定をする
ためマルチプレクスされるアドレス端子を１本増やす必
要があるが、上記のようにロウ系アドレス入力のために
Ａ１１まで設けられているので、その範囲内に納めるこ
とができアドレスピン数は不変のままで実現できる。

【００８３】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、（１）半導体チップの短辺方向において半分ずつに分
けて合計約４Ｋ対の相補ビット線を配置し、上記半導体
チップの中央部分には長辺方向に沿ってボンディングパ
ッド列及び入出力インターフェイス回路を配置し、上記
半導体チップの長辺方向に約３２Ｋ本のワード線を配置
することにより全体で約１２８Ｍビットの記憶容量を実
現して４００ｍｉｌ×８７５ｍｉｌの外形サイズからな
る６４Ｍビットと同一の標準パッケージに搭載させるこ
とができるという効果が得られる。この理由は、前記の
ようにパッケージの長辺が短辺の２倍以上あること、ビ
ット線ピッチがサブワード線ピッチより大きいことが原
因である。

【００８４】（２）上記相補ビット線とワード線とを
複数に分割して複数のサブアレイにそれぞれ振り分けら
れて構成し、複数からなるサブワード線配列の両端側に
サブワード線駆動回路を振り分けられて分割して配置
し、上記複数からなる相補ビット線配列の両端側にセン
スアンプが振り分けられて分割して配置し、上記１つの
サブアレイは、上記複数のサブワード線駆動回路列と上
記複数のセンスアンプ列とにより囲まれるように形成
し、上記約２Ｋ対の相補ビット線に対応されてそれと直
角方向にメインワード線が設けられるとともに上記１つ
のメインワード線に対して複数のサブワード線が割り当
てられ、上記１つのメインワード線と複数のサブワード
線の中の１つを選択する選択信号が伝えられる第１のサ
ブワード選択線とにより１つのサブワード線が選択させ
るようにすることにより、メタル配線ピッチ緩和による
高歩留り、高集積化と高速動作化を合わせて実現するこ
とができるという効果が得られる。

【００８５】（３）上記センスアンプをシェアードセ
ンス方式としてそれを中心にして隣接するサブアレイの
ビット線に対応して設け、上記サブワード線駆動回路
は、それを中心にして隣接するサブアレイのサブワード
線を選択することにより、センスアンプ及びサブワード
線駆動回路の効率的な配置が実現できるという効果が得
られる。

【００８６】（４）上記サブアレイは、２５６対の相
補ビット線と２５６本のワード線と冗長用相補ビット線
及び冗長用ワード線から構成し、上記サブアレイは上記
半導体チップの短辺方向に８個並べ、長辺方向に３２個
ずつ４組に分けて並べられて配置し、かかる４組のうち
２組が一対とされてそれぞれの中間部分にカラムデコー
ダを配置される構成とすることにより、６４Ｍビットの
ときの各回路のレイアウトを変更するだけで同じパッケ
ージに１２８Ｍビットの記憶容量を実現できるという効
果が得られる。

【００８７】（５）上記サブアレイは、２５６対の相
補ビット線と５１２本のワード線と冗長用相補ビット線
及び冗長用ワード線から構成し、上記サブアレイは上記
半導体チップの短辺方向に８個並べられ、長辺方向に１
６個ずつ４組に分けて並べられて配置され、かかる４組
のうち２組が一対とされて、それぞれの中間部分にカラ
ムデコーダが配置される構成とすることにより、いっそ
う余裕をもって同じパッケージに１２８Ｍビットの記憶
容量を実現できるという効果が得られる。

【００８８】（６）上記半導体チップに設けられた複
数のサブアレイは、半導体チップの短辺方向と長辺方向
にそれぞれ２分割されて４組に分けられて４つのメモリ
バンクを構成し、通常動作のときには各メモリバンク毎
にワード線の選択動作が行われ、リフレッシュ動作のと
きには４つのメモリバンクにおいて同時にワード線の選
択動作を行わせることにより、１２８Ｍビットでも６４
Ｍビットでの標準的な４Ｋリフレッシュサイクルでリフ
レッシュ動作を完結することができるという効果が得ら
れる。

【００８９】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。サブワードド
ライバの構成は、種々の実施形態を採ることができる
し、サブワードドライバを用いないワードシャント方式
でもよい。入出力インターフェイスの部分は、クロック
信号に同期して動作を行うようにされた前記のようなシ
ンクロナスダイナミック型ＲＡＭとしてもよい。１つの
メインワード線に割り当てられるサブワード線の数は、
前記のように８本の他に４本等種々の実施形態を採るこ
とができる。

【００９０】将来６４Ｍビットと２５６Ｍビットの中間
としての１２８Ｍビットと同様に、２５６Ｍビットと１
Ｇビットの中間としての５１２Ｍビットというように、
従来の集積度の４倍の移行ではなく、中間段階としての
２倍の拡大が行われる可能性が強い。その場合も、パッ
ケージの縦横比、ワード線とビット線の切り返しビット
の比の傾向は今と同じ状況と思われる。５１２Ｍビット
を２５６Ｍビット用プロセスで作ること、あるいは２Ｇ
ビットを１Ｇビット用プロセスで作ることが必要にな
る。このように、パッケージの縦横比が今と同じ状況な
ら、２^N×２^N+1の記憶容量を持つダイナミック型ＲＡ
Ｍを形成する場合、メモリセルが接続されるワード線数
とビット線対を８：１に保つこと（１２８Ｍビットでは
３２ＫＷ：４ＫＢＬ対）がこれらの２倍の集積度を、前
世代のプロセスを用いて実現する唯一の解決策となる。

【００９１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、半導体チップの短辺方向に
おいて半分ずつに分けて合計約４Ｋ対の相補ビット線を
配置し、上記半導体チップの中央部分には長辺方向に沿
ってボンディングパッド列及び入出力インターフェイス
回路を配置し、上記半導体チップの長辺方向に約３２Ｋ
本のワード線を配置することにより全体で約１２８Ｍビ
ットの記憶容量を実現して４００ｍｉｌ×８７５ｍｉｌ
のサイズからなる６４Ｍビットと同一の標準パッケージ
に搭載させることができるという効果が得られる。

【図面の簡単な説明】

【図１】この発明に係るダイナミック型ＲＡＭを説明す
るための概略レイアウト図である。

【図２】この発明に係るダイナミック型ＲＡＭの一実施
例を示すレイアウト図である。

【図３】この発明に係るダイナミック型ＲＡＭにおける
サブアレイとその周辺回路の一実施例を示す概略レイア
ウト図である。

【図４】この発明に係るダイナミック型ＲＡＭのセンス
アンプ部とその周辺回路の一実施例を示す要部回路図で
ある。

【図５】図３に示したサブアレイのメインワード線とサ
ブワード線との関係を説明するための要部ブロック図で
ある。

【図６】この発明に係るダイナミック型ＲＡＭの周辺回
路部分の一実施例を示す概略ブロック図である。

【図７】この発明に係るダイナミック型ＲＡＭを説明す
るためのメモリセル部の素子構造断面図である。

【図８】この発明を説明するためのチップレイアウト図
である。

【図９】本願発明を４バンク構成のシンクロナスＤＲＡ
Ｍに適用した場合の一実施例を示す概略構成図である。

【図１０】この発明に係るダイナミック型ＲＡＭのカラ
ム選択回路の他の一実施例を示す回路図である。

【図１１】この発明に係る１２８Ｍビットシンクロナス
ＤＲＡＭのピン割り付けを説明するための平面図であ
る。

【符号の説明】

１０…メモリチップ、１１…メインロウデコーダ領域、
１２…メインワードドライバ領域、１３…カラムデコー
ダ領域、１４…周辺回路、ポンディングパッド領域、１
５…メセリセルアレイ（サブアレイ）、１６…センスア
ンプ領域、１７…サブワードドライバ領域、１８…交差
領域（クロスエリア）ＳＡ…センスアンプ、ＳＷＤ…サブワードドライバ、Ｍ
ＷＤ…メインワードドライバ、ＡＣＴＲＬ…メモリアレ
イ制御回路、ＭＷＬ０〜ＭＷＬｎ…メインワード線、Ｓ
ＷＬ，ＳＷＬ０…サブワード線、ＹＳ…カラム選択線、
ＳＢＡＲＹ…サブアレイ、ＴＧ…タイミング制御回路、
Ｉ／Ｏ…入出力回路、ＲＡＢ…ロウアドレスバッファ、
ＣＡＢ…カラムアドレスバッファ、ＡＭＸ…マルチプレ
クサ、ＲＦＣ…リフレッシュアドレスカウンタ回路、Ｘ
ＰＤ，ＹＰＤ…プリテコーダ回路、Ｘ−ＤＥＣ…ロウ系
冗長回路、ＸＩＢ…デコーダ回路、Ｑ１〜Ｑ２５…ＭＯ
ＳＦＥＴ、ＣＳＰ，ＣＳＮ…共通ソース線、ＹＳ…カラ
ム選択信号、ＬＩＯ…サブ共通入出力線、ＭＩＯ…メイ
ン共通入出力線、Ｍ１〜Ｍ３…メタル層、ＳＮ…ストレ
ージノード、ＰＬ…プレート電極、ＢＬ…ビット線、Ｓ
Ｄ…ソース，ドレイン、ＦＧ…１層目ポリシリコン層。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 25/18 Ｈ０１Ｌ 27/10 ６８１Ｅ

Claims

【特許請求の範囲】

【請求項１】半導体チップの短辺方向において半分ず
つに分けて合計約４Ｋ対の相補ビット線を配置し、上記半導体チップの中央部分には長辺方向に沿ってボン
ディングパッド列及び入出力インターフェイス回路を配
置し、上記半導体チップの長辺方向に約３２Ｋ本のワード線を
配置して全体で約１２８Ｍビットの記憶容量を実現する
とともに、略４００ｍｉｌ×８７５ｍｉｌの外形サイズからなる６
４Ｍビットと同一の標準パッケージに搭載してなること
を特徴とするダイナミック型ＲＡＭ。
【請求項２】上記相補ビット線とワード線は、複数に
分割されて構成された複数のサブアレイにそれぞれ振り
分けられて配置され、上記サブアレイは、複数からなるサブワード線配列の両端側にサブワード線
駆動回路が振り分けられて分割して配置され、上記複数からなる相補ビット線配列の両端側にセンスア
ンプが振り分けられて分割して配置され、上記１つのサブアレイは、上記複数のサブワード線駆動
回路列と上記複数のセンスアンプ列とにより囲まれるよ
うに形成されるものであり、上記約２Ｋ対の相補ビット線に対応されてそれと直角方
向にメインワード線が設けられるとともに上記１つのメ
インワード線に対して複数のサブワード線が割り当てら
れ、上記１つのメインワード線と複数のサブワード線の
中の１つを選択する選択信号が伝えられる第１のサブワ
ード選択線とにより１つのサブワード線が選択されるも
のであることを特徴とする請求項１のダイナミック型Ｒ
ＡＭ。
【請求項３】上記センスアンプはシェアードセンス方
式とされ、それを中心にして隣接するサブアレイのビッ
ト線に対応して設けられるものであり、上記サブワード線駆動回路は、それを中心にして隣接す
るサブアレイのサブワード線を選択するものであること
を特徴とする請求項１又は請求項２のダイナミック型Ｒ
ＡＭ。
【請求項４】上記サブアレイは、２５６対の相補ビッ
ト線と２５６本のワード線と必要に応じて設けられる冗
長用相補ビット線及び冗長用ワード線から構成され、上記サブアレイは上記半導体チップの短辺方向に８個並
べられ、長辺方向に３２個ずつ４組に分けて並べられて
配置され、かかる４組のうち２組が一対とされて、それ
ぞれの中間部分にカラムデコーダが配置されるものであ
ることを特徴とする請求項２又は請求項３のダイナミッ
ク型ＲＡＭ。
【請求項５】上記サブアレイは、２５６対の相補ビッ
ト線と５１２本のワード線と必要に応じて設けられる冗
長用相補ビット線及び冗長用サブワード線から構成さ
れ、上記サブアレイは上記半導体チップの短辺方向に８個並
べられ、長辺方向に１６個ずつ４組に分けて並べられて
配置され、かかる４組のうち２組が一対とされて、それ
ぞれの中間部分にカラムデコーダが配置されるものであ
ることを特徴とする請求項２又は請求項３のダイナミッ
ク型ＲＡＭ。
【請求項６】上記半導体チップに設けられた複数のサ
ブアレイは、半導体チップの短辺方向と長辺方向にそれ
ぞれ２分割されて４組に分けられて４つのメモリバンク
を構成するものであり、通常動作のときには各メモリバンク毎にワード線の選択
動作が行われ、リフレッシュ動作のときには４つのメモ
リバンクにおいて同時にワード線の選択動作が行われる
ものであることを特徴とする請求項４又は請求項５のダ
イナミック型ＲＡＭ。
【請求項７】ワード線と一対の相補ビット線のうちの
一方との交点にアドレス選択ＭＯＳＦＥＴと記憶キャパ
シタとからなるダイナミック型メモリセルがマトリック
ス配置されてなるメモリアレイを用い、２^N×２^N+1の
記憶容量を持つダイナミック型ＲＡＭにおいて、上記ワード線数と上記相補ビット線の対数との比率を８
対１に設定して半導体チップ上にレイアウト配置してな
ることを特徴とするダイナミック型ＲＡＭ。