JP2000077609A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 61
- 239000002184 metal Substances 0.000 claims description 38
- 229910052751 metal Inorganic materials 0.000 claims description 38
- 230000006870 function Effects 0.000 claims description 19
- 230000007547 defect Effects 0.000 claims description 4
- 239000000872 buffer Substances 0.000 abstract description 46
- MJEMIOXXNCZZFK-UHFFFAOYSA-N ethylone Chemical compound CCNC(C)C(=O)C1=CC=C2OCOC2=C1 MJEMIOXXNCZZFK-UHFFFAOYSA-N 0.000 abstract description 2
- 230000002093 peripheral effect Effects 0.000 description 33
- 230000000295 complement effect Effects 0.000 description 26
- 238000010586 diagram Methods 0.000 description 26
- 238000003491 array Methods 0.000 description 17
- 238000013461 design Methods 0.000 description 14
- 230000000694 effects Effects 0.000 description 14
- 238000009792 diffusion process Methods 0.000 description 11
- 230000000087 stabilizing effect Effects 0.000 description 11
- 239000003990 capacitor Substances 0.000 description 9
- 238000000034 method Methods 0.000 description 8
- 230000008054 signal transmission Effects 0.000 description 8
- 101001092930 Homo sapiens Prosaposin Proteins 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 6
- 230000010354 integration Effects 0.000 description 6
- 230000001360 synchronised effect Effects 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 5
- 230000002950 deficient Effects 0.000 description 5
- 230000000630 rising effect Effects 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 101000884714 Homo sapiens Beta-defensin 4A Proteins 0.000 description 4
- 101001048716 Homo sapiens ETS domain-containing protein Elk-4 Proteins 0.000 description 4
- 102100022483 Sodium channel and clathrin linker 1 Human genes 0.000 description 4
- 102100023794 ETS domain-containing protein Elk-3 Human genes 0.000 description 3
- 101001048720 Homo sapiens ETS domain-containing protein Elk-3 Proteins 0.000 description 3
- 230000003321 amplification Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 101100532856 Arabidopsis thaliana SDRA gene Proteins 0.000 description 1
- 101100454436 Biomphalaria glabrata BG06 gene Proteins 0.000 description 1
- 102100032566 Carbonic anhydrase-related protein 10 Human genes 0.000 description 1
- 241000282693 Cercopithecidae Species 0.000 description 1
- 102100021243 G-protein coupled receptor 182 Human genes 0.000 description 1
- 101000867836 Homo sapiens Carbonic anhydrase-related protein 10 Proteins 0.000 description 1
- 101000935040 Homo sapiens Integrin beta-2 Proteins 0.000 description 1
- 101000946889 Homo sapiens Monocyte differentiation antigen CD14 Proteins 0.000 description 1
- 102100025390 Integrin beta-2 Human genes 0.000 description 1
- 102100035877 Monocyte differentiation antigen CD14 Human genes 0.000 description 1
- 238000002268 absorption detected magnetic resonance Methods 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 108010063640 adrenomedullin receptors Proteins 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
-
- G—PHYSICS
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- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Abstract
(57)【要約】
【課題】 素子及び配線レイアウトを合理化すること、
及び回路の性能を落とすことなく、回路素子の合理的な
配置を実現した半導体集積回路装置を提供する。 【解決手段】 特定の論理回路を実現する１ないし複数
のＭＯＳＦＥＴが形成されてなる単位領域の複数個を第
１方向に配置して、その上部に上記第１方向に延びる第
１配線を形成し、上記複数配置された単位領域に沿そっ
て、かつその単位領域外において上記第１方向に延びる
第２配線を形成し、上記隣接する単位領域間に記第１方
向と直交する第２方向に延びる第３配線を備えた配線専
用領域を設けて置き、上記単位領域に形成された論理回
路は、必要に応じて隣接する上記配線専用領域との組み
合わせにより上記第１配線に接続される第１接続形態
と、上記第２配線を介して第３配線に接続される第２接
続形態との両方を持つようにする。
及び回路の性能を落とすことなく、回路素子の合理的な
配置を実現した半導体集積回路装置を提供する。 【解決手段】 特定の論理回路を実現する１ないし複数
のＭＯＳＦＥＴが形成されてなる単位領域の複数個を第
１方向に配置して、その上部に上記第１方向に延びる第
１配線を形成し、上記複数配置された単位領域に沿そっ
て、かつその単位領域外において上記第１方向に延びる
第２配線を形成し、上記隣接する単位領域間に記第１方
向と直交する第２方向に延びる第３配線を備えた配線専
用領域を設けて置き、上記単位領域に形成された論理回
路は、必要に応じて隣接する上記配線専用領域との組み
合わせにより上記第１配線に接続される第１接続形態
と、上記第２配線を介して第３配線に接続される第２接
続形態との両方を持つようにする。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、例えば半導体チップの中央部にランダムロ
ジックからなる周辺回路及びボンディングパッドを配置
したダイナミック型ＲＡＭ（ランダム・アクセス・メモ
リ）における素子と配線のレイアウト技術に利用して有
効な技術に関するものである。
装置に関し、例えば半導体チップの中央部にランダムロ
ジックからなる周辺回路及びボンディングパッドを配置
したダイナミック型ＲＡＭ（ランダム・アクセス・メモ
リ）における素子と配線のレイアウト技術に利用して有
効な技術に関するものである。
【０００２】
【従来の技術】半導体チップの中央部にボンディングパ
ッドとそれに対応して周辺回路を配置したダイナミック
型ＲＡＭの例として、特開平３−２１４６６９号公報が
ある。この公報のダイナミック型ＲＡＭにおいては、メ
モリチップの縦横の中央部に十文字状に周辺回路を構成
するエリアを設け、かかる十文字状のエリアによって４
分割に区切られたエリアにメモリアレイを配置する。
ッドとそれに対応して周辺回路を配置したダイナミック
型ＲＡＭの例として、特開平３−２１４６６９号公報が
ある。この公報のダイナミック型ＲＡＭにおいては、メ
モリチップの縦横の中央部に十文字状に周辺回路を構成
するエリアを設け、かかる十文字状のエリアによって４
分割に区切られたエリアにメモリアレイを配置する。
【０００３】
【発明が解決しようとする課題】ダイナミック型ＲＡＭ
では、規則的な回路パターンにより構成されるメモリア
レイ部と、ランダム・ロジック回路からなる周辺回路と
により構成される。上記周辺回路は、メモリアレイの記
憶容量、あるいは動作モードの種類に対応して個々に設
計されるために、かかる周辺回路の回路設計及びそのレ
イアウトに多くの設計工数が費やされるものである。そ
こで、本願発明者等においては、上記のようなランダム
・ロジック回路の設計工数を低減させることを考えた。
では、規則的な回路パターンにより構成されるメモリア
レイ部と、ランダム・ロジック回路からなる周辺回路と
により構成される。上記周辺回路は、メモリアレイの記
憶容量、あるいは動作モードの種類に対応して個々に設
計されるために、かかる周辺回路の回路設計及びそのレ
イアウトに多くの設計工数が費やされるものである。そ
こで、本願発明者等においては、上記のようなランダム
・ロジック回路の設計工数を低減させることを考えた。
【０００４】この発明の目的は、素子及び配線レイアウ
トを合理化することができる半導体集積回路装置を提供
することにある。この発明の他の目的は、回路の性能を
落とすことなく、回路素子の合理的な配置を実現した半
導体集積回路装置を提供することにある。この発明の前
記ならびにそのほかの目的と新規な特徴は、本明細書の
記述および添付図面から明らかになるであろう。
トを合理化することができる半導体集積回路装置を提供
することにある。この発明の他の目的は、回路の性能を
落とすことなく、回路素子の合理的な配置を実現した半
導体集積回路装置を提供することにある。この発明の前
記ならびにそのほかの目的と新規な特徴は、本明細書の
記述および添付図面から明らかになるであろう。
【０００５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、特定の論理回路を実現する
１ないし複数のＭＯＳＦＥＴが形成されてなる単位領域
の複数個を第１方向に配置して、その上部に上記第１方
向に延びる第１配線を形成し、上記複数配置された単位
領域に沿そって、かつその単位領域外において上記第１
方向に延びる第２配線を形成し、上記隣接する単位領域
間に記第１方向と直交する第２方向に延びる第３配線を
備えた配線専用領域を設けて置き、上記単位領域に形成
された論理回路は、必要に応じて隣接する上記配線専用
領域との組み合わせにより上記第１配線に接続される第
１接続形態と、上記第２配線を介して第３配線に接続さ
れる第２接続形態との両方を持つようにする。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、特定の論理回路を実現する
１ないし複数のＭＯＳＦＥＴが形成されてなる単位領域
の複数個を第１方向に配置して、その上部に上記第１方
向に延びる第１配線を形成し、上記複数配置された単位
領域に沿そって、かつその単位領域外において上記第１
方向に延びる第２配線を形成し、上記隣接する単位領域
間に記第１方向と直交する第２方向に延びる第３配線を
備えた配線専用領域を設けて置き、上記単位領域に形成
された論理回路は、必要に応じて隣接する上記配線専用
領域との組み合わせにより上記第１配線に接続される第
１接続形態と、上記第２配線を介して第３配線に接続さ
れる第２接続形態との両方を持つようにする。
【０００６】
【発明の実施の形態】図１には、この発明に係るダイナ
ミック型ＲＡＭの一実施例の概略レイアウト図が示され
ている。同図の各回路ブロックは、公知の半導体集積回
路の製造技術によって、単結晶シリコンのような１個の
半導体基板上において形成される。同図の各回路は、上
記半導体基板上での幾何学的な配置にほぼ合わせて描か
れている。この実施例では、メモリアレイは、前記同様
に全体として４個に分けられて、メモリバンク（Ｂａｎ
ｋ）０〜３を構成するようにされる。
ミック型ＲＡＭの一実施例の概略レイアウト図が示され
ている。同図の各回路ブロックは、公知の半導体集積回
路の製造技術によって、単結晶シリコンのような１個の
半導体基板上において形成される。同図の各回路は、上
記半導体基板上での幾何学的な配置にほぼ合わせて描か
れている。この実施例では、メモリアレイは、前記同様
に全体として４個に分けられて、メモリバンク（Ｂａｎ
ｋ）０〜３を構成するようにされる。
【０００７】上記メモリバンク０〜３は、半導体チップ
の長手方向に沿った上下に２個、左右に２個ずつに分割
されたメモリアレイに対応される。上記チップの長手方
向に沿った中央部分にアドレス入力回路、データ入出力
回路及びボンディングパッド列からなる周辺回路が設け
られる。この周辺回路は、ランダム・ロジック回路から
なる上記各回路のレイアウトを合理的にするために、ラ
ンダム・ロジック回路とボンディングパッドが並んで配
置される。
の長手方向に沿った上下に２個、左右に２個ずつに分割
されたメモリアレイに対応される。上記チップの長手方
向に沿った中央部分にアドレス入力回路、データ入出力
回路及びボンディングパッド列からなる周辺回路が設け
られる。この周辺回路は、ランダム・ロジック回路から
なる上記各回路のレイアウトを合理的にするために、ラ
ンダム・ロジック回路とボンディングパッドが並んで配
置される。
【０００８】前記公報記載のダイナミック型ＲＡＭにお
いては、ボンディングバットと周辺回路とが半導体チッ
プの長手方向に沿った中央部分に直線的に並んで配置さ
れる。この構成では、ボンディングパッド数が限られて
しまうし、ボンディングパッドと周辺回路との接続が距
離が長くなる。この実施例では、上記周辺回路とボンデ
ィングパッド列とが並んで配置される。この構成では、
ボンディングパッド列は、半導体チップの長手方向に沿
った中心線から偏った位置に配置される。この結果、半
導体チップの長手方向に沿った中央部分には、比較的大
きな纏まったエリアを確保することができ、後述するよ
うな回路素子のレイアウト設計を行うにおいて好都合と
なる。つまり、本願と同じく周辺回路とボンディングパ
ッド列とが並んで配置させる構成でも、ボンディングパ
ッドを中心にして、周辺回路を左右に振り分けて配置す
るようにした場合に比べて高集積化や高速化に適したも
のとなる。
いては、ボンディングバットと周辺回路とが半導体チッ
プの長手方向に沿った中央部分に直線的に並んで配置さ
れる。この構成では、ボンディングパッド数が限られて
しまうし、ボンディングパッドと周辺回路との接続が距
離が長くなる。この実施例では、上記周辺回路とボンデ
ィングパッド列とが並んで配置される。この構成では、
ボンディングパッド列は、半導体チップの長手方向に沿
った中心線から偏った位置に配置される。この結果、半
導体チップの長手方向に沿った中央部分には、比較的大
きな纏まったエリアを確保することができ、後述するよ
うな回路素子のレイアウト設計を行うにおいて好都合と
なる。つまり、本願と同じく周辺回路とボンディングパ
ッド列とが並んで配置させる構成でも、ボンディングパ
ッドを中心にして、周辺回路を左右に振り分けて配置す
るようにした場合に比べて高集積化や高速化に適したも
のとなる。
【０００９】この実施例のダイナミック型ＲＡＭは、後
述するようなシンクロナスＤＲＡＭに向けられており、
上記周辺回路は以下の各回路ブロックが含まれる。同図
における半導体チップの長手方向に沿った上半分の中央
部においては、次の各回路ブロックが設けられる。ＶＰ
Ｐ−Ｇは、昇圧電圧発生回路であり、メモリセルが接続
されたワード線の選択回路や、後述するシェアードスイ
ッチＭＯＳＦＥＴの選択回路の動作電圧に用いられて選
択レベルを決定する。ＶＰＰ−Ｃは、上記昇圧回路の動
作を制御する制御回路である。
述するようなシンクロナスＤＲＡＭに向けられており、
上記周辺回路は以下の各回路ブロックが含まれる。同図
における半導体チップの長手方向に沿った上半分の中央
部においては、次の各回路ブロックが設けられる。ＶＰ
Ｐ−Ｇは、昇圧電圧発生回路であり、メモリセルが接続
されたワード線の選択回路や、後述するシェアードスイ
ッチＭＯＳＦＥＴの選択回路の動作電圧に用いられて選
択レベルを決定する。ＶＰＰ−Ｃは、上記昇圧回路の動
作を制御する制御回路である。
【００１０】ＨＶＤＤＱ−Ｇは、電源電圧ＶＤＤを１／
２に分圧した電圧を形成するものであり、差動回路で構
成された入力バッファの参照電圧とされ、ＶＤＤ振幅の
入力信号のハイレベル／ロウレベルの判定を行うのに用
いられる。ＩＯＢとＣＬ−Ｃは、入出力回路とクロック
コントロール回路であり、ＣＬ−Ｃは、出力バッファの
ＣＡＳレイテンシに対応した動作制御に用いられる。こ
のＩＯＢとＣＬ−Ｃは、同様な回路が全体で５個設けら
れる。
２に分圧した電圧を形成するものであり、差動回路で構
成された入力バッファの参照電圧とされ、ＶＤＤ振幅の
入力信号のハイレベル／ロウレベルの判定を行うのに用
いられる。ＩＯＢとＣＬ−Ｃは、入出力回路とクロック
コントロール回路であり、ＣＬ−Ｃは、出力バッファの
ＣＡＳレイテンシに対応した動作制御に用いられる。こ
のＩＯＢとＣＬ−Ｃは、同様な回路が全体で５個設けら
れる。
【００１１】Ｙ−ＰＲＥＤとＲＷＢは、Ｙプリデコーダ
とリード／ライトバッファである。リード／ライトバッ
ファは、メインアンプの動作制御及びラントアンプの動
作を行う。ＶＰＥＲＩ−ＧとＶＤＬ−Ｇは、降圧電圧発
生回路であり、周辺回路の降圧した動作電圧ＶＰＲＥＩ
とセンスアンプの動作電圧ＶＤＬを形成する。これらの
降圧電圧発生回路は、同様な回路が他に２個設けられ
る。ＶＰＰ−Ｓは、ＶＰＰ電圧が所望の電圧であるか否
かを検出するＶＰＰセンサである。そして、半導体チッ
プの中央部分には、上記降圧電圧ＶＰＥＲＩを安定化す
る安定化容量ＶＰＥＲＩ−Ｃが設けられる。
とリード／ライトバッファである。リード／ライトバッ
ファは、メインアンプの動作制御及びラントアンプの動
作を行う。ＶＰＥＲＩ−ＧとＶＤＬ−Ｇは、降圧電圧発
生回路であり、周辺回路の降圧した動作電圧ＶＰＲＥＩ
とセンスアンプの動作電圧ＶＤＬを形成する。これらの
降圧電圧発生回路は、同様な回路が他に２個設けられ
る。ＶＰＰ−Ｓは、ＶＰＰ電圧が所望の電圧であるか否
かを検出するＶＰＰセンサである。そして、半導体チッ
プの中央部分には、上記降圧電圧ＶＰＥＲＩを安定化す
る安定化容量ＶＰＥＲＩ−Ｃが設けられる。
【００１２】同図における半導体チップの長手方向に沿
った下半分の中央部においては、次の各回路ブロックが
設けられる。ＸＡＤ−Ｌは、Ｘアドレスラッチ回路であ
り、Ｙ−ＣＬＫは、Ｙクロック回路であり、Ｙ系の動作
に対応したクロック信号を発生する。ＭＤＥＣ／ＣＬＫ
ＢとＣＯＭＤは、モードデコーダ／クロックバッファと
コマンド回路である。ＡＤＭＲは、アドレスモードレジ
スタであり、同様な回路が他に１個設けられる。Ｙ−Ｃ
ＮＴとＹ−ＣＮＣは、Ｙカンウタとその制御回路であ
り、ＲＥＦＣはリフレッシュ制御回路であり、ＢＯＰは
ボンディングオプション回路であり、ＰＵＰ−Ｇは、電
源投入検出回路である。
った下半分の中央部においては、次の各回路ブロックが
設けられる。ＸＡＤ−Ｌは、Ｘアドレスラッチ回路であ
り、Ｙ−ＣＬＫは、Ｙクロック回路であり、Ｙ系の動作
に対応したクロック信号を発生する。ＭＤＥＣ／ＣＬＫ
ＢとＣＯＭＤは、モードデコーダ／クロックバッファと
コマンド回路である。ＡＤＭＲは、アドレスモードレジ
スタであり、同様な回路が他に１個設けられる。Ｙ−Ｃ
ＮＴとＹ−ＣＮＣは、Ｙカンウタとその制御回路であ
り、ＲＥＦＣはリフレッシュ制御回路であり、ＢＯＰは
ボンディングオプション回路であり、ＰＵＰ−Ｇは、電
源投入検出回路である。
【００１３】上記のような複数からなる回路ブロックに
沿って、ボンディングパッドがほぼ直線的に並べられて
形成される。この構成では、ボンディングパッドを挟ん
で、周辺回路が左右に分離して配置されしまうものに比
べて、各回路ブロックでの信号伝達径路がボディングパ
ッドを回避するために不所望に長くされることもなく、
短い長さで形成することができるから動作の高速化が可
能になる。そして、１つの回路ブロックを纏まったエリ
アに集中して形成できるために、後述するような自動配
線を考慮した回路素子のレイアウトを容易にするもので
ある。
沿って、ボンディングパッドがほぼ直線的に並べられて
形成される。この構成では、ボンディングパッドを挟ん
で、周辺回路が左右に分離して配置されしまうものに比
べて、各回路ブロックでの信号伝達径路がボディングパ
ッドを回避するために不所望に長くされることもなく、
短い長さで形成することができるから動作の高速化が可
能になる。そして、１つの回路ブロックを纏まったエリ
アに集中して形成できるために、後述するような自動配
線を考慮した回路素子のレイアウトを容易にするもので
ある。
【００１４】この実施例では、半導体チップの短手方向
の中央部に、別の周辺回路ＢＳＬＯＷＥＲが設けられ
る。この回路ＢＳＬＯＷＥＲは、特に制限されないが、
後述するように、メモリアレイ（メモリバンク）の欠
陥、つまり不良ワード線を予備のワード線に置き換えた
り、あるいは不良ビット線を予備のビット線に置き換え
るための欠陥救済回路が設けられる。
の中央部に、別の周辺回路ＢＳＬＯＷＥＲが設けられ
る。この回路ＢＳＬＯＷＥＲは、特に制限されないが、
後述するように、メモリアレイ（メモリバンク）の欠
陥、つまり不良ワード線を予備のワード線に置き換えた
り、あるいは不良ビット線を予備のビット線に置き換え
るための欠陥救済回路が設けられる。
【００１５】図２には、上記の各回路ブロックに対応し
た一実施例の概略素子レイアウト図が示されている。回
路ブロックは、複数の単位領域（以下、セルという）の
組み合わせにより構成される。各セルは、それぞれが１
つの論理機能を構成するものであり、例えばゲート回路
やインバータ回路といったような基本論理回路の組み合
わせにより構成されて、少なくとも１つの入力端子を持
つものをいう。同図において、各セルに付されＦの文字
は、そのセルの方向を表している。この実施例では、同
図の右側の列に配置されるセル列と左側に配置されるセ
ル列とは、背中合わせに配置されることを示している。
つまり、上記右セル列と左セル列とは、上記２セル列が
接する中心線に対してミラー反転させた形態とされる。
上記の２つのセル列に沿って左右に配線領域が設けられ
る。この配線領域は、第２層目の金属層Ｍ２が用いられ
る。
た一実施例の概略素子レイアウト図が示されている。回
路ブロックは、複数の単位領域（以下、セルという）の
組み合わせにより構成される。各セルは、それぞれが１
つの論理機能を構成するものであり、例えばゲート回路
やインバータ回路といったような基本論理回路の組み合
わせにより構成されて、少なくとも１つの入力端子を持
つものをいう。同図において、各セルに付されＦの文字
は、そのセルの方向を表している。この実施例では、同
図の右側の列に配置されるセル列と左側に配置されるセ
ル列とは、背中合わせに配置されることを示している。
つまり、上記右セル列と左セル列とは、上記２セル列が
接する中心線に対してミラー反転させた形態とされる。
上記の２つのセル列に沿って左右に配線領域が設けられ
る。この配線領域は、第２層目の金属層Ｍ２が用いられ
る。
【００１６】図３には、上記回路ブロックを構成する３
つのセルの一実施例の概略素子レイアウト図が示されて
いる。それぞれのセル枠には、１ないし２個のＰチャン
ネル型ＭＯＳＦＥＴ（ＰｃｈＭＯＳ）と１ないし２個の
Ｎチャンネル型ＭＯＳＦＥＴ（ＮｃｈＭＯＳ）とが形成
される。特に制限されないが、Ｐチャンネル型ＭＯＳＦ
ＥＴは、上記Ｆの文字で示したセル方向を基準にして上
側に配置され、下側にはＮチャンネル型ＭＯＳＦＥＴが
配置される。同図では、ゲート電極を１つの太線で表し
ており、かかるゲート電極を挟むように拡散層が形成さ
れてソース、ドレイン領域とされる。このようなセルの
向きとＰチャンネル型ＭＯＳＦＥＴ（ＰｃｈＭＯＳ）と
Ｎチャンネル型ＭＯＳＦＥＴ（ＮｃｈＭＯＳ）との配置
関係は、以下の実施例において全て同様である。
つのセルの一実施例の概略素子レイアウト図が示されて
いる。それぞれのセル枠には、１ないし２個のＰチャン
ネル型ＭＯＳＦＥＴ（ＰｃｈＭＯＳ）と１ないし２個の
Ｎチャンネル型ＭＯＳＦＥＴ（ＮｃｈＭＯＳ）とが形成
される。特に制限されないが、Ｐチャンネル型ＭＯＳＦ
ＥＴは、上記Ｆの文字で示したセル方向を基準にして上
側に配置され、下側にはＮチャンネル型ＭＯＳＦＥＴが
配置される。同図では、ゲート電極を１つの太線で表し
ており、かかるゲート電極を挟むように拡散層が形成さ
れてソース、ドレイン領域とされる。このようなセルの
向きとＰチャンネル型ＭＯＳＦＥＴ（ＰｃｈＭＯＳ）と
Ｎチャンネル型ＭＯＳＦＥＴ（ＮｃｈＭＯＳ）との配置
関係は、以下の実施例において全て同様である。
【００１７】ＣＭＯＳ回路を構成する一対のＰチャンネ
ル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴは、特
に制限されないが、ゲート電極が一直線上に並ぶように
配置され、かかるゲート電極は、それぞれが×印で示し
た箇所でゲート電極を構成する導電性ポリシリコン層が
ゲートＣＯＮＴ（コンタクト）部によって第１層目金属
配線層Ｍ１に接続される。したがって、上記第１層目金
属層Ｍ１を介して、対応するＰチャンネル型ＭＯＳＦＥ
ＴとＮチャンネル型ＭＯＳＦＥＴのゲート電極が共通に
接続される。
ル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴは、特
に制限されないが、ゲート電極が一直線上に並ぶように
配置され、かかるゲート電極は、それぞれが×印で示し
た箇所でゲート電極を構成する導電性ポリシリコン層が
ゲートＣＯＮＴ（コンタクト）部によって第１層目金属
配線層Ｍ１に接続される。したがって、上記第１層目金
属層Ｍ１を介して、対応するＰチャンネル型ＭＯＳＦＥ
ＴとＮチャンネル型ＭＯＳＦＥＴのゲート電極が共通に
接続される。
【００１８】左端のセルでは、１つのＰチャンネル型Ｍ
ＯＳＦＥＴと１つのＮチャンネル型ＭＯＳＦＥＴしか形
成されないから、Ｐチャンネル型ＭＯＳＦＥＴのソース
領域は、図示しないが、後述するようにセル枠の上側を
横方向に延長される第２層目金属層Ｍ２からなる電源電
圧ＶＤＤ（又はＶＰＥＲＩ）等のような動作電圧が供給
される電源線に接続され、Ｎチャンネル型ＭＯＳＦＥＴ
のソース領域は、同様に図示しないが、後述するように
セル枠の下側を横方向に延長される第２層目の金属層Ｍ
２からなる０Ｖのような回路の接地電位ＶＳＳのような
動作電圧が供給される電源線に接続される。そして、上
記電源線が配置されないセル列の中央部には、上記同様
に第２層目の金属層Ｍ２からなる配線チャンネルが設け
られる。
ＯＳＦＥＴと１つのＮチャンネル型ＭＯＳＦＥＴしか形
成されないから、Ｐチャンネル型ＭＯＳＦＥＴのソース
領域は、図示しないが、後述するようにセル枠の上側を
横方向に延長される第２層目金属層Ｍ２からなる電源電
圧ＶＤＤ（又はＶＰＥＲＩ）等のような動作電圧が供給
される電源線に接続され、Ｎチャンネル型ＭＯＳＦＥＴ
のソース領域は、同様に図示しないが、後述するように
セル枠の下側を横方向に延長される第２層目の金属層Ｍ
２からなる０Ｖのような回路の接地電位ＶＳＳのような
動作電圧が供給される電源線に接続される。そして、上
記電源線が配置されないセル列の中央部には、上記同様
に第２層目の金属層Ｍ２からなる配線チャンネルが設け
られる。
【００１９】中央部と右端のセルは、２つのＰチャンネ
ル型ＭＯＳＦＥＴと２つのＮチャンネル型ＭＯＳＦＥＴ
が形成されており、上記のようにゲート電極は対応する
ものが共通に接続される。したがって、２つのＰチャン
ネル型ＭＯＳＦＥＴを並列形態に接続し、ソースに共通
にＶＤＤ又はＶＰＥＲＩのような電圧を印加し、Ｎチャ
ンネル型ＭＯＳＦＥＴの一方のＭＯＳＦＥＴのソースと
他方のＭＯＳＦＥＴのドレインとを接続して直列形態と
し、上記他方のＭＯＳＦＥＴのソースに上記回路の接地
電位ＶＳＳを印加し、一方のＭＯＳＦＥＴのドレインを
上記Ｐチャンネル型ＭＯＳＦＥＴの共通化されたドレイ
ンに接続して出力端子とし、上記のように共通化された
ゲート電極を２つの入力端子とした場合には、ハイレベ
ルを論理１とする正論理を採用するときにはナンド（Ｎ
ＡＮＤ）ゲート回路を構成することができる。
ル型ＭＯＳＦＥＴと２つのＮチャンネル型ＭＯＳＦＥＴ
が形成されており、上記のようにゲート電極は対応する
ものが共通に接続される。したがって、２つのＰチャン
ネル型ＭＯＳＦＥＴを並列形態に接続し、ソースに共通
にＶＤＤ又はＶＰＥＲＩのような電圧を印加し、Ｎチャ
ンネル型ＭＯＳＦＥＴの一方のＭＯＳＦＥＴのソースと
他方のＭＯＳＦＥＴのドレインとを接続して直列形態と
し、上記他方のＭＯＳＦＥＴのソースに上記回路の接地
電位ＶＳＳを印加し、一方のＭＯＳＦＥＴのドレインを
上記Ｐチャンネル型ＭＯＳＦＥＴの共通化されたドレイ
ンに接続して出力端子とし、上記のように共通化された
ゲート電極を２つの入力端子とした場合には、ハイレベ
ルを論理１とする正論理を採用するときにはナンド（Ｎ
ＡＮＤ）ゲート回路を構成することができる。
【００２０】上記のようなＮチャンネル型ＭＯＳＦＥＴ
のＭＯＳＦＥＴのソースとドレインの接続は、あるいは
上記のような並列形態のＰチャンネル型ＭＯＳＦＥＴの
ソース又はドレイン同士の接続の一方は、拡散層を共通
に形成することにより上記ゲート電極間の接続のように
格別な配線Ｍ１を設けることなく電気的に接続させるこ
とができる。同図では、セルを構成するＭＯＳＦＥＴを
明確に表現するために、それぞれのＭＯＳＦＥＴは、ゲ
ート電極を挟んでソースとドレインとが形成されるよう
に表わされている。
のＭＯＳＦＥＴのソースとドレインの接続は、あるいは
上記のような並列形態のＰチャンネル型ＭＯＳＦＥＴの
ソース又はドレイン同士の接続の一方は、拡散層を共通
に形成することにより上記ゲート電極間の接続のように
格別な配線Ｍ１を設けることなく電気的に接続させるこ
とができる。同図では、セルを構成するＭＯＳＦＥＴを
明確に表現するために、それぞれのＭＯＳＦＥＴは、ゲ
ート電極を挟んでソースとドレインとが形成されるよう
に表わされている。
【００２１】上記の例とは逆に、Ｐチャンネル型ＭＯＳ
ＦＥＴを直列形態に接続し、Ｎチャンネル型ＭＯＳＦＥ
Ｔを並列形態に接続した場合には、上記のような正論理
を採用する場合には、ノア（ＮＯＲ）ゲート回路を形成
することができる。このようにセル枠内に形成されるＭ
ＯＳＦＥＴの数及びその接続形態の変更により、種々の
論理回路又はその組み合わせからなる論理機能を実現す
ることできる。例えば、論理機能としては、前記のよう
なインバータ回路や論理機能の他にフリップフロップ回
路等のラッチ回路やカウンタ回路、比較一致回路のよう
な比較的大きな回路規模をも含むよう等様々である。こ
れらのフリップフロップ回路、カウンタ回路及び比較一
致回路等をそれぞれの論理ゲートに分解してセルとして
もよい。
ＦＥＴを直列形態に接続し、Ｎチャンネル型ＭＯＳＦＥ
Ｔを並列形態に接続した場合には、上記のような正論理
を採用する場合には、ノア（ＮＯＲ）ゲート回路を形成
することができる。このようにセル枠内に形成されるＭ
ＯＳＦＥＴの数及びその接続形態の変更により、種々の
論理回路又はその組み合わせからなる論理機能を実現す
ることできる。例えば、論理機能としては、前記のよう
なインバータ回路や論理機能の他にフリップフロップ回
路等のラッチ回路やカウンタ回路、比較一致回路のよう
な比較的大きな回路規模をも含むよう等様々である。こ
れらのフリップフロップ回路、カウンタ回路及び比較一
致回路等をそれぞれの論理ゲートに分解してセルとして
もよい。
【００２２】この実施例におけるセルは、セル以外から
少なくとも１つの入力信号が供給されるものを指す。つ
まり、上記のようなフリップフロップ回路、カウンタ回
路及び比較回路等のように複数の論理ゲートで構成され
るものでも、それ複数の論理ゲート回路のみで信号の伝
達径路が構成れるもの、より具体的には前記のようなソ
ース、ドレインの拡散層の共通化による電気的接続と第
１層目配線層Ｍ１による電気的接続のみによって構成さ
れる論理回路は回路規模の大小にかかわらずに１つのセ
ルと見做される。
少なくとも１つの入力信号が供給されるものを指す。つ
まり、上記のようなフリップフロップ回路、カウンタ回
路及び比較回路等のように複数の論理ゲートで構成され
るものでも、それ複数の論理ゲート回路のみで信号の伝
達径路が構成れるもの、より具体的には前記のようなソ
ース、ドレインの拡散層の共通化による電気的接続と第
１層目配線層Ｍ１による電気的接続のみによって構成さ
れる論理回路は回路規模の大小にかかわらずに１つのセ
ルと見做される。
【００２３】例えば、複数のインバータ回路を縦列接続
して遅延回路を構成する場合、上記インバータ回路の数
に対応した多数のＰチャンネル型ＭＯＳＦＥＴとＮチャ
ンネル型ＭＯＳＦＥＴが設けられるが、初段のインバー
タ回路を除いて、インバータ回路の入力には、前段の出
力信号が伝えられるため、１つの入力端子を持つ１つの
セルと見做される。２つのインバータ回路の入力と出力
とを交差接続したラッチ回路においても、互いに入力と
出力とが交差接続されるものであるために、出力インピ
ーダンスが小さく（出力駆動能力が大きく）形成された
一方のインバータ回路の入力を１つの入力端子としたセ
ルとして扱うことができる。
して遅延回路を構成する場合、上記インバータ回路の数
に対応した多数のＰチャンネル型ＭＯＳＦＥＴとＮチャ
ンネル型ＭＯＳＦＥＴが設けられるが、初段のインバー
タ回路を除いて、インバータ回路の入力には、前段の出
力信号が伝えられるため、１つの入力端子を持つ１つの
セルと見做される。２つのインバータ回路の入力と出力
とを交差接続したラッチ回路においても、互いに入力と
出力とが交差接続されるものであるために、出力インピ
ーダンスが小さく（出力駆動能力が大きく）形成された
一方のインバータ回路の入力を１つの入力端子としたセ
ルとして扱うことができる。
【００２４】上記セル列においては、前記のようにＰチ
ャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴ
のそれぞれに対応してセル列の両側に電源線が配置され
る。かかる電源線が形成されない中央部分には、第２層
目の金属層Ｍ２からなる配線チャンネルが形成されてお
り、セルに対して入力信号を供給する配線あるいは出力
信号を次段のセルに伝える配線に用いられる。
ャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴ
のそれぞれに対応してセル列の両側に電源線が配置され
る。かかる電源線が形成されない中央部分には、第２層
目の金属層Ｍ２からなる配線チャンネルが形成されてお
り、セルに対して入力信号を供給する配線あるいは出力
信号を次段のセルに伝える配線に用いられる。
【００２５】この実施例では、上記のような各セル毎に
配線専用領域としてのスリットセルが設けられる。した
がって、セル枠の中にスリットセルが一体的に設けられ
る。このスリットセルは、必要に応じて第１層目の金属
層Ｍ１が設けられる。つまり、基本的には、上記第セル
列の中央部を延長するように形成された配線チャンネル
を用いてセル内及びセル間の配線を行うものであるが、
配線数が足りなくなったときに上記スリットセルが活用
される。つまり、セルに対する入力信号を伝える配線が
不足するときには、スリットセルに第１層目の金属層Ｍ
１を形成して、セル列の外側に延長される第２層目の金
属層Ｍ２に接続させるようにするものである。
配線専用領域としてのスリットセルが設けられる。した
がって、セル枠の中にスリットセルが一体的に設けられ
る。このスリットセルは、必要に応じて第１層目の金属
層Ｍ１が設けられる。つまり、基本的には、上記第セル
列の中央部を延長するように形成された配線チャンネル
を用いてセル内及びセル間の配線を行うものであるが、
配線数が足りなくなったときに上記スリットセルが活用
される。つまり、セルに対する入力信号を伝える配線が
不足するときには、スリットセルに第１層目の金属層Ｍ
１を形成して、セル列の外側に延長される第２層目の金
属層Ｍ２に接続させるようにするものである。
【００２６】ランダム・ロジック回路のレイアウト設計
は、回路設計を行った後に、かかる回路を上記のような
セルに分解してレアウト配置し、各セル間の配線設計は
コンピュータを用いて自動的に行うようにすることがで
きる。しかしながら、上記のようなセル列の中央部に設
けた配線数が不足した場合、未配線のままとしたりある
いは他の配線との短絡状態を発生させてしまう。したが
って、従来の回路レイアウト技術では、配線エラーが発
生したセルのレイアウト設計を改めてやり直すことが必
要とされる。しかし、この実施例のように各セルに上記
のスリットセルを設けた構成では、かかるスリットセル
による配線径路が存在するという情報をインプットして
置くことにより、上記自動配線設計において入力信号径
路が不足する場合には、かかるスリットセルを選択し、
セル列の外側に設けた配線チャンネルとの組み合わせに
よる自動配線を行うようにすることができる。
は、回路設計を行った後に、かかる回路を上記のような
セルに分解してレアウト配置し、各セル間の配線設計は
コンピュータを用いて自動的に行うようにすることがで
きる。しかしながら、上記のようなセル列の中央部に設
けた配線数が不足した場合、未配線のままとしたりある
いは他の配線との短絡状態を発生させてしまう。したが
って、従来の回路レイアウト技術では、配線エラーが発
生したセルのレイアウト設計を改めてやり直すことが必
要とされる。しかし、この実施例のように各セルに上記
のスリットセルを設けた構成では、かかるスリットセル
による配線径路が存在するという情報をインプットして
置くことにより、上記自動配線設計において入力信号径
路が不足する場合には、かかるスリットセルを選択し、
セル列の外側に設けた配線チャンネルとの組み合わせに
よる自動配線を行うようにすることができる。
【００２７】したがって、同図の実施例のように左側セ
ルと中央セルでは、スリットセルを用いた第１層目の金
属層Ｍ１と、セル列に沿った外側に設けられた第２層目
の金属層Ｍ２との組み合わせにより、他のセルからの信
号を入力として取り込むようにすることできる。中央セ
ルの他に入力端子には、セル列の中央部に設けられる配
線によって入力信号が伝えられる。右側セルは、例えば
隣接する中央セル等からの信号をセル列の中央部に設け
られた配線チャンネルによって伝えられるときには、ス
リットセルが設けられるにもかかわらずに、そこには第
１層目の金属層Ｍ１は形成されない。
ルと中央セルでは、スリットセルを用いた第１層目の金
属層Ｍ１と、セル列に沿った外側に設けられた第２層目
の金属層Ｍ２との組み合わせにより、他のセルからの信
号を入力として取り込むようにすることできる。中央セ
ルの他に入力端子には、セル列の中央部に設けられる配
線によって入力信号が伝えられる。右側セルは、例えば
隣接する中央セル等からの信号をセル列の中央部に設け
られた配線チャンネルによって伝えられるときには、ス
リットセルが設けられるにもかかわらずに、そこには第
１層目の金属層Ｍ１は形成されない。
【００２８】この実施例では、１つのセルが複数の入力
端子を持つ場合、少なくとも１の入力端子に伝えられる
信号は、上記スリットセルに形成された第１層目の金属
層Ｍ１を用い、他の入力端子に伝えられる信号は、セル
列の中央部に設けられた第２層目の金属層Ｍ２による配
線チャンネルが利用される形態と、全ての入力信号がか
セル列の中央部に設けられた第２層目の金属層Ｍ２によ
る配線チャンネルのみとによって構成され、上記スリッ
トセルを使用しない形態とが存在する。
端子を持つ場合、少なくとも１の入力端子に伝えられる
信号は、上記スリットセルに形成された第１層目の金属
層Ｍ１を用い、他の入力端子に伝えられる信号は、セル
列の中央部に設けられた第２層目の金属層Ｍ２による配
線チャンネルが利用される形態と、全ての入力信号がか
セル列の中央部に設けられた第２層目の金属層Ｍ２によ
る配線チャンネルのみとによって構成され、上記スリッ
トセルを使用しない形態とが存在する。
【００２９】この実施例では、セル毎にスリットセルを
配置するものであるが、本願発明では必ずしもセル毎に
スリットセルを設ける必要はない。例えば、回路設計に
おいて１つの入力端子した持たず、その入力端子には隣
接するセルの出力信号しか受けないこと等と、上記セル
列の中央部の配線チャンネルが余っていることが事前に
判明しているような場合には、上記スリットセルを省略
することができる。
配置するものであるが、本願発明では必ずしもセル毎に
スリットセルを設ける必要はない。例えば、回路設計に
おいて１つの入力端子した持たず、その入力端子には隣
接するセルの出力信号しか受けないこと等と、上記セル
列の中央部の配線チャンネルが余っていることが事前に
判明しているような場合には、上記スリットセルを省略
することができる。
【００３０】このようにスリットセルを選択的に設ける
構成とした場合には、スリットセルを１つのセルと見做
して、論理ゲート回路等が形成される本来とセルの間に
選択的に設けられる。このような配線専用領域としての
スリットセルを選択的に設ける構成では、複数のセル列
からなる回路ブロックの専有面積を小さくすることがで
きる。このようにスリットセルを設けるか否かの判断
は、回路設計者による経験に委ねるようにしてもよい。
仮に、上記のような経験によるスリットセルの挿入判断
が誤ったとしても、セルの設計のやり直し箇所は大幅に
低減できるから、前記のような自動配線設計技術による
設計工数の大幅な低減に寄与させることができる。
構成とした場合には、スリットセルを１つのセルと見做
して、論理ゲート回路等が形成される本来とセルの間に
選択的に設けられる。このような配線専用領域としての
スリットセルを選択的に設ける構成では、複数のセル列
からなる回路ブロックの専有面積を小さくすることがで
きる。このようにスリットセルを設けるか否かの判断
は、回路設計者による経験に委ねるようにしてもよい。
仮に、上記のような経験によるスリットセルの挿入判断
が誤ったとしても、セルの設計のやり直し箇所は大幅に
低減できるから、前記のような自動配線設計技術による
設計工数の大幅な低減に寄与させることができる。
【００３１】図４には、上記回路ブロックを構成する２
つのセルの他の一実施例の概略素子レイアウト図が示さ
れている。ダイナミック型ＲＡＭにおいては、低消費電
力と高速化等のために内部回路を降圧した電圧ＶＰＥＲ
Ｉで動作させるものがある。このような内部降圧電圧を
用いた半導体集積回路装置においては、入力バッファ回
路等の入力回路では、電源電圧ＶＤＤに対応した信号レ
ベルを受けるために外部端子から供給された電源電圧Ｖ
ＤＤと回路の接地電位ＶＳＳの２電源線で動作する回路
と、かかる上記降圧した内部電圧ＶＰＥＲＩと接地電位
ＶＳＳとで動作する回路とが存在し、かかる異なる電圧
系で動作する回路間に設けられるセルにおいては、上記
ＶＤＤとＶＰＰＥＲＩ及びＶＳＳのような３以上の多電
源で動作する回路が存在することなる。
つのセルの他の一実施例の概略素子レイアウト図が示さ
れている。ダイナミック型ＲＡＭにおいては、低消費電
力と高速化等のために内部回路を降圧した電圧ＶＰＥＲ
Ｉで動作させるものがある。このような内部降圧電圧を
用いた半導体集積回路装置においては、入力バッファ回
路等の入力回路では、電源電圧ＶＤＤに対応した信号レ
ベルを受けるために外部端子から供給された電源電圧Ｖ
ＤＤと回路の接地電位ＶＳＳの２電源線で動作する回路
と、かかる上記降圧した内部電圧ＶＰＥＲＩと接地電位
ＶＳＳとで動作する回路とが存在し、かかる異なる電圧
系で動作する回路間に設けられるセルにおいては、上記
ＶＤＤとＶＰＰＥＲＩ及びＶＳＳのような３以上の多電
源で動作する回路が存在することなる。
【００３２】この実施例は、上記のようにＶＤＤとＶＳ
Ｓとで動作する２電源セルと、ＶＤＤ及びＶＰＥＲＩと
ＶＳＳ及びＶＳＳＩとで動作する多電源セルを並べて配
置する場合の電源線のレイアウト例が示されている。上
記のように異なる電源系のセルを並べて配置して１つの
回路ブロックを構成する場合、基本となる電源電圧ＶＤ
ＤとＶＳＳの２電源線をそれぞれセル列の両側にＰチャ
ンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴと
に対応してそれぞれ形成する。
Ｓとで動作する２電源セルと、ＶＤＤ及びＶＰＥＲＩと
ＶＳＳ及びＶＳＳＩとで動作する多電源セルを並べて配
置する場合の電源線のレイアウト例が示されている。上
記のように異なる電源系のセルを並べて配置して１つの
回路ブロックを構成する場合、基本となる電源電圧ＶＤ
ＤとＶＳＳの２電源線をそれぞれセル列の両側にＰチャ
ンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴと
に対応してそれぞれ形成する。
【００３３】上記２電源セルの電源配線幅を基本にし
て、ＶＤＤとＶＰＥＲＩ及びＶＳＳとＶＳＳＩのような
多電源セルを上記２電源セルに並べて配置する場合に
は、上記基本とるな配線幅を上記ＶＤＤとＶＰＥＲＩ及
びＶＳＳとＶＳＳＩとに振り分けて構成する。この構成
により、１つの回路ブロックにおいて２電源と３以上の
多電源を持つ場合でも、電源線が占める幅を一定にでき
るから効率のよい素子及びセル列の中央部に設けられる
配線チャンネルの幅を確保することができる。別の観点
でいうと、２電源セルと３以上の多電源セルとを同じ高
さのセルを並べて配置して回路ブロックを構成すること
ができるものとなり、ランダム・ロジック部をセルの高
さでみると規則的にすることができる。
て、ＶＤＤとＶＰＥＲＩ及びＶＳＳとＶＳＳＩのような
多電源セルを上記２電源セルに並べて配置する場合に
は、上記基本とるな配線幅を上記ＶＤＤとＶＰＥＲＩ及
びＶＳＳとＶＳＳＩとに振り分けて構成する。この構成
により、１つの回路ブロックにおいて２電源と３以上の
多電源を持つ場合でも、電源線が占める幅を一定にでき
るから効率のよい素子及びセル列の中央部に設けられる
配線チャンネルの幅を確保することができる。別の観点
でいうと、２電源セルと３以上の多電源セルとを同じ高
さのセルを並べて配置して回路ブロックを構成すること
ができるものとなり、ランダム・ロジック部をセルの高
さでみると規則的にすることができる。
【００３４】上記のような電源構成とすることにより、
多電源セルでは、上記電源電圧ＶＤＤで動作する入力部
と、ＶＰＥＲＩで動作する内部回路とが混在しても、そ
れぞれの動作電圧に対応した電圧の供給が可能になるも
のである。なお、ＶＳＳとＶＳＳＩのように回路の接地
線を分離したのは、例えば、入力回路において比較的大
きな信号振幅で動作することにより、接地線ＶＳＳに比
較的大きなノイズが発生する場合、上記降圧した電圧Ｖ
ＰＥＲＩにより信号振幅が小さくされてレベルマージン
が小さくなる内部回路の接地線をＶＳＳＩのように分離
することにより上記入力回路で発生したノイズの影響を
小さくすることができる。
多電源セルでは、上記電源電圧ＶＤＤで動作する入力部
と、ＶＰＥＲＩで動作する内部回路とが混在しても、そ
れぞれの動作電圧に対応した電圧の供給が可能になるも
のである。なお、ＶＳＳとＶＳＳＩのように回路の接地
線を分離したのは、例えば、入力回路において比較的大
きな信号振幅で動作することにより、接地線ＶＳＳに比
較的大きなノイズが発生する場合、上記降圧した電圧Ｖ
ＰＥＲＩにより信号振幅が小さくされてレベルマージン
が小さくなる内部回路の接地線をＶＳＳＩのように分離
することにより上記入力回路で発生したノイズの影響を
小さくすることができる。
【００３５】また、降圧した内部信号を外部端子へ出力
する出力系の回路においても同様に接地線ＶＳＳＩとＶ
ＳＳとに分離することが有益である。つまり、ＶＰＥＲ
Ｉレベルの内部信号をＶＤＤにレベル変換し、この変換
された出力信号を出力端子へ出力させる出力系の回路に
おいて、上記レベル変換回路では、上記のようにＶＳＳ
ＩとＶＰＥＲＩ及びＶＤＤで動作するセルと、ＶＤＤと
ＶＳＳとで動作する出力回路を構成するセルとに利用す
ることができる。
する出力系の回路においても同様に接地線ＶＳＳＩとＶ
ＳＳとに分離することが有益である。つまり、ＶＰＥＲ
Ｉレベルの内部信号をＶＤＤにレベル変換し、この変換
された出力信号を出力端子へ出力させる出力系の回路に
おいて、上記レベル変換回路では、上記のようにＶＳＳ
ＩとＶＰＥＲＩ及びＶＤＤで動作するセルと、ＶＤＤと
ＶＳＳとで動作する出力回路を構成するセルとに利用す
ることができる。
【００３６】ダイナミック型ＲＡＭでは、後述するよう
にメモリセルが接続されたビット線の信号振幅は、上記
ＶＰＥＲＩよりも更に降圧された電圧ＶＤＬにされる。
この電圧ＶＤＬは、センスアンプの動作電圧として利用
されるものであり、メモリセルから読み出されたＶＤＬ
レベルの信号を上記ＶＰＥＲＩレベルに変換する回路に
おいても、上記のようなレベル変換を行う回路が存在
し、上記ＶＤＬとＶＰＥＲＩ及びＶＳＳ又はＶＳＳＩと
の３以上の多電源で動作するセルが存在し、かかる回路
ブロックにおいても上記同様に利用できるものである。
にメモリセルが接続されたビット線の信号振幅は、上記
ＶＰＥＲＩよりも更に降圧された電圧ＶＤＬにされる。
この電圧ＶＤＬは、センスアンプの動作電圧として利用
されるものであり、メモリセルから読み出されたＶＤＬ
レベルの信号を上記ＶＰＥＲＩレベルに変換する回路に
おいても、上記のようなレベル変換を行う回路が存在
し、上記ＶＤＬとＶＰＥＲＩ及びＶＳＳ又はＶＳＳＩと
の３以上の多電源で動作するセルが存在し、かかる回路
ブロックにおいても上記同様に利用できるものである。
【００３７】図４には、上記回路ブロックを構成する１
つのセルの更に他の一実施例の概略素子レイアウト図が
示されている。論理回路においては、ＭＯＳＦＥＴのサ
イズは一定ではなく、それぞれの機能や必要とされる電
流駆動能力に応じて素子サイズが異なる。ＭＯＳＦＥＴ
の素子サイズは、特別な場合を除いてゲート長が一定で
ゲート幅が上記電流駆動能力（コンダクタンス）に応じ
て設定される。
つのセルの更に他の一実施例の概略素子レイアウト図が
示されている。論理回路においては、ＭＯＳＦＥＴのサ
イズは一定ではなく、それぞれの機能や必要とされる電
流駆動能力に応じて素子サイズが異なる。ＭＯＳＦＥＴ
の素子サイズは、特別な場合を除いてゲート長が一定で
ゲート幅が上記電流駆動能力（コンダクタンス）に応じ
て設定される。
【００３８】この実施例では、セルの大きさは、上記の
ような電源配線が両側に配置されるものであるために、
一定の高さ（サル列方向でみると幅）を持つように形成
される。このような一定の高さを持つセル内に形成され
るＭＯＳＦＥＴのサイズが上記のように回路定数に応じ
て区々に設定されるものである。このようなサイズが異
なるＭＯＳＦＥＴをセル内に配置する際に、この実施例
ではセル枠の両側を基準にしてＭＯＳＦＥＴのチャンネ
ル幅を設定するものである。つまり、セル枠の上側に配
置されるＰチャンネル型ＭＯＳＦＥＴ（ＰｃｈＭＯＳ）
のソース，ドレインの上端がセル枠の上側に並ぶように
配置され、セル枠の下側に配置されるＮチャンネル型Ｍ
ＯＳＦＥＴ（ＮｃｈＭＯＳ）のソース，ドレインの下端
がセル枠の下側に並ぶように配置される。
ような電源配線が両側に配置されるものであるために、
一定の高さ（サル列方向でみると幅）を持つように形成
される。このような一定の高さを持つセル内に形成され
るＭＯＳＦＥＴのサイズが上記のように回路定数に応じ
て区々に設定されるものである。このようなサイズが異
なるＭＯＳＦＥＴをセル内に配置する際に、この実施例
ではセル枠の両側を基準にしてＭＯＳＦＥＴのチャンネ
ル幅を設定するものである。つまり、セル枠の上側に配
置されるＰチャンネル型ＭＯＳＦＥＴ（ＰｃｈＭＯＳ）
のソース，ドレインの上端がセル枠の上側に並ぶように
配置され、セル枠の下側に配置されるＮチャンネル型Ｍ
ＯＳＦＥＴ（ＮｃｈＭＯＳ）のソース，ドレインの下端
がセル枠の下側に並ぶように配置される。
【００３９】この構成では、電流駆動能力が小さくされ
たＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳ
ＦＥＴは、それぞれのソース，ドレインの端が上下端に
合わせられる結果、ゲート間を接続するＭ１配線部分が
長く形成される。これに対して、電流駆動能力が大きく
されたＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型Ｍ
ＯＳＦＥＴは、それぞれのソース，ドレインの端が上下
端に合わせられる結果、ゲート間を接続するＭ１配線部
分が相対的に短く形成される。
たＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳ
ＦＥＴは、それぞれのソース，ドレインの端が上下端に
合わせられる結果、ゲート間を接続するＭ１配線部分が
長く形成される。これに対して、電流駆動能力が大きく
されたＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型Ｍ
ＯＳＦＥＴは、それぞれのソース，ドレインの端が上下
端に合わせられる結果、ゲート間を接続するＭ１配線部
分が相対的に短く形成される。
【００４０】前記のようにセル枠の両側に配置される電
源線を除いた中央部分には、同図で太い点線で示したよ
うな第２層目の金属層Ｍ２による配線チャンネルが形成
される。上記のような素子構成では、電流駆動能力が大
きくされたＰチャンネル型ＭＯＳＦＥＴとＮチャンネル
型ＭＯＳＦＥＴのゲート間を接続するＭ１配線部分が相
対的に短く形成され、その結果として上記配線チャンネ
ルＭ２のうち接続可能な配線が少ない数に限られる。し
たがって、かかる大きな素子サイズにされた回路に対す
る入力信号の信号径路を構成する配線チャンネルが優先
的に割り当てられる。
源線を除いた中央部分には、同図で太い点線で示したよ
うな第２層目の金属層Ｍ２による配線チャンネルが形成
される。上記のような素子構成では、電流駆動能力が大
きくされたＰチャンネル型ＭＯＳＦＥＴとＮチャンネル
型ＭＯＳＦＥＴのゲート間を接続するＭ１配線部分が相
対的に短く形成され、その結果として上記配線チャンネ
ルＭ２のうち接続可能な配線が少ない数に限られる。し
たがって、かかる大きな素子サイズにされた回路に対す
る入力信号の信号径路を構成する配線チャンネルが優先
的に割り当てられる。
【００４１】これに対して、電流駆動能力が小さくされ
たＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳ
ＦＥＴのゲート間を接続するＭ１配線部分が相対的に長
く形成され、その結果として上記配線チャンネルＭ２の
うち接続可能な配線が多い数になり，上記大きな素子サ
イズにされた回路に対して優先的に配線チャンネルを割
り当てても、上記大きな素子サイズにされた回路が使用
不能の配線チャンネルが残っており、かかる配線を利用
した接続が可能になるものである。これにより、素子間
の接続を行う配線チャンネルを合理的に使用することが
できる。
たＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳ
ＦＥＴのゲート間を接続するＭ１配線部分が相対的に長
く形成され、その結果として上記配線チャンネルＭ２の
うち接続可能な配線が多い数になり，上記大きな素子サ
イズにされた回路に対して優先的に配線チャンネルを割
り当てても、上記大きな素子サイズにされた回路が使用
不能の配線チャンネルが残っており、かかる配線を利用
した接続が可能になるものである。これにより、素子間
の接続を行う配線チャンネルを合理的に使用することが
できる。
【００４２】上記の構成は、別の利点も生じるものとな
る。仮に、小さなサイズのＭＯＳＦＥＴをセル列の中央
部に寄せて配置すると、そのソースと電源線間を第１層
目の金属層Ｍ１により接続することが必要になってしま
う。この第１層目の金属層は、多岐にわたる半導体集積
回路の製造プロセスの中で比較的早い段階で形成され
る。したがって、その後の製造プロセスの中における熱
処理の影響を受けにくくするために、シート抵抗値が比
較的大きなタングステン等を含んだ高融点の金属材料が
使用される。
る。仮に、小さなサイズのＭＯＳＦＥＴをセル列の中央
部に寄せて配置すると、そのソースと電源線間を第１層
目の金属層Ｍ１により接続することが必要になってしま
う。この第１層目の金属層は、多岐にわたる半導体集積
回路の製造プロセスの中で比較的早い段階で形成され
る。したがって、その後の製造プロセスの中における熱
処理の影響を受けにくくするために、シート抵抗値が比
較的大きなタングステン等を含んだ高融点の金属材料が
使用される。
【００４３】したがって、小さなサイズのＭＯＳＦＥＴ
をセル列の中央部に寄せて配置する構成は、増幅素子と
してのＭＯＳＦＥＴのソースに接続される配線抵抗がＭ
ＯＳＦＥＴに流れる電流によりゲート，ソース間電圧を
小さくする方向に作用して負帰還をかけてしまうために
信号伝達速度を遅くしてしまう。これに対して、本願の
ように小さなサイズのＭＯＳＦＥＴをセル列の端部に離
して配置する構成は、同じ配線抵抗が入力側のゲートに
接続され、上記のようにソース側に接続される場合のよ
うに負帰還がかかないからスイッチングを高速にできる
ものとなる。
をセル列の中央部に寄せて配置する構成は、増幅素子と
してのＭＯＳＦＥＴのソースに接続される配線抵抗がＭ
ＯＳＦＥＴに流れる電流によりゲート，ソース間電圧を
小さくする方向に作用して負帰還をかけてしまうために
信号伝達速度を遅くしてしまう。これに対して、本願の
ように小さなサイズのＭＯＳＦＥＴをセル列の端部に離
して配置する構成は、同じ配線抵抗が入力側のゲートに
接続され、上記のようにソース側に接続される場合のよ
うに負帰還がかかないからスイッチングを高速にできる
ものとなる。
【００４４】図６には、上記回路ブロックを構成する複
数のセルの更に他の一実施例の概略素子レイアウト図が
示されている。この実施例では、前記のように２つのセ
ル列が背中合わせに配置される。この構成により、Ｆの
文字で示したセルの向きの上側にはＰチャンネル型ＭＯ
ＳＦＥＴが形成され、２つのセル列においてＰチャンネ
ル型ＭＯＳＦＥＴが同一のＮ型ウェル領域に形成するこ
とができるとともに、電源電圧ＶＤＤあるいは内部降圧
電圧ＶＰＥＲＩ（ＶＤＬ）を２つのセル列に対して共用
することができる。この結果、電源配線幅を１つのセル
列でみると半分にできるため、セル列の中央部に設けら
れる配線チャンネルの幅をその分大きくできるから配線
数を多く採ることができる。
数のセルの更に他の一実施例の概略素子レイアウト図が
示されている。この実施例では、前記のように２つのセ
ル列が背中合わせに配置される。この構成により、Ｆの
文字で示したセルの向きの上側にはＰチャンネル型ＭＯ
ＳＦＥＴが形成され、２つのセル列においてＰチャンネ
ル型ＭＯＳＦＥＴが同一のＮ型ウェル領域に形成するこ
とができるとともに、電源電圧ＶＤＤあるいは内部降圧
電圧ＶＰＥＲＩ（ＶＤＬ）を２つのセル列に対して共用
することができる。この結果、電源配線幅を１つのセル
列でみると半分にできるため、セル列の中央部に設けら
れる配線チャンネルの幅をその分大きくできるから配線
数を多く採ることができる。
【００４５】上記のような電源線の共通化を行うための
前提条件として、セルピッチと給電部のコンタクト部Ｃ
ＯＮＴのピッチを同じピッチにするものである。ここ
で、セルピッチとは、半導体集積回路における配線の最
小ピッチに相当するものであり、自動配線ではかかるピ
ッチに合わせて第２層目と第３層目の配線が形成され
る。上記のように２つのセル列を背中合わせにし、電源
線を共通化した場合において、コンタクト部のピッチを
セルピッチに合わせるという条件を付加することによ
り、背中合わせの２つのセル列で共用化した電源線に設
けられるコンタクト部ＣＯＮＴとスルーホールＴＨを合
致させることができる。ここで、コンタクト部ＣＯＮＴ
は、ソース，ドレインの拡散層及びウェルに形成される
オーミックコンタクト用の拡散層と第１層目の金属配線
層Ｍ１とを接続させる部分をいい、スルーホールとは上
記第１層目の金属層Ｍ１と第２層目の金属層Ｍ２とを接
続させる部分をいう。
前提条件として、セルピッチと給電部のコンタクト部Ｃ
ＯＮＴのピッチを同じピッチにするものである。ここ
で、セルピッチとは、半導体集積回路における配線の最
小ピッチに相当するものであり、自動配線ではかかるピ
ッチに合わせて第２層目と第３層目の配線が形成され
る。上記のように２つのセル列を背中合わせにし、電源
線を共通化した場合において、コンタクト部のピッチを
セルピッチに合わせるという条件を付加することによ
り、背中合わせの２つのセル列で共用化した電源線に設
けられるコンタクト部ＣＯＮＴとスルーホールＴＨを合
致させることができる。ここで、コンタクト部ＣＯＮＴ
は、ソース，ドレインの拡散層及びウェルに形成される
オーミックコンタクト用の拡散層と第１層目の金属配線
層Ｍ１とを接続させる部分をいい、スルーホールとは上
記第１層目の金属層Ｍ１と第２層目の金属層Ｍ２とを接
続させる部分をいう。
【００４６】セル列の下側では、Ｎチャンネル型ＭＯＳ
ＦＥＴのゲート電極を挟んで左側に形成された拡散層を
ソースとした場合には、かかるソース側に対応した拡散
層及びＰ型ウェル領域に上記のようなセルピッチに対応
して設けらるコンタクト部ＣＯＮＴとスルーホールＴＨ
からなる給電セルが形成され、ドレイン側に対応した領
域は配線領域とされ、かかる配線領域には例えばセル列
に沿って外側に形成された配線チャンネル（Ｍ２）に接
続させる第１層目の金属配線Ｍ１による出力配線が形成
される。
ＦＥＴのゲート電極を挟んで左側に形成された拡散層を
ソースとした場合には、かかるソース側に対応した拡散
層及びＰ型ウェル領域に上記のようなセルピッチに対応
して設けらるコンタクト部ＣＯＮＴとスルーホールＴＨ
からなる給電セルが形成され、ドレイン側に対応した領
域は配線領域とされ、かかる配線領域には例えばセル列
に沿って外側に形成された配線チャンネル（Ｍ２）に接
続させる第１層目の金属配線Ｍ１による出力配線が形成
される。
【００４７】図７には、上記回路ブロックを構成する複
数のセルの更に他の一実施例の概略素子レイアウト図が
示されている。この実施例では、出力配線に工夫がなさ
れている。この実施例では、１つのＭＯＳＦＥＴが等価
的に並列接続された複数のＭＯＳＦＥＴにより構成され
る。出力Ａ及びＢを形成する２つのＣＭＯＳインバータ
回路は、セルの高によって制限される基本ＭＯＳＦＥＴ
を３個並列接続して、１つのＭＯＳＦＥＴとして用いる
ようにされる。つまり、３つのゲート電極により４つの
拡散層が形成され、例えば左側から順にドレイン、ソー
ス、ドレイン、ソースのようにして用いる。両端のドレ
インとソースを除いたソース及びドレインは、それぞれ
２つのＭＯＳＦＥＴのソース及びドレインとして併用さ
れる。出力Ｃを形成するＣＭＯＳインバータ回路では、
５つのゲート電極により６つの拡散層が形成され、例え
ば左側から順にドレイン、ソース、ドレイン、ソース、
ドレイン、ソースのようにして用いられる。
数のセルの更に他の一実施例の概略素子レイアウト図が
示されている。この実施例では、出力配線に工夫がなさ
れている。この実施例では、１つのＭＯＳＦＥＴが等価
的に並列接続された複数のＭＯＳＦＥＴにより構成され
る。出力Ａ及びＢを形成する２つのＣＭＯＳインバータ
回路は、セルの高によって制限される基本ＭＯＳＦＥＴ
を３個並列接続して、１つのＭＯＳＦＥＴとして用いる
ようにされる。つまり、３つのゲート電極により４つの
拡散層が形成され、例えば左側から順にドレイン、ソー
ス、ドレイン、ソースのようにして用いる。両端のドレ
インとソースを除いたソース及びドレインは、それぞれ
２つのＭＯＳＦＥＴのソース及びドレインとして併用さ
れる。出力Ｃを形成するＣＭＯＳインバータ回路では、
５つのゲート電極により６つの拡散層が形成され、例え
ば左側から順にドレイン、ソース、ドレイン、ソース、
ドレイン、ソースのようにして用いられる。
【００４８】このように複数のＭＯＳＦＥＴを並列接続
して１つのＭＯＳＦＥＴとして用いる場合には、必然的
に大きな電流を流すことができる。このような大きな電
流を流を効率よく取り出すために、上記ドレインに対応
して２本あるいは３本設けるようにするものである。つ
まり、セルから引き出される出力線は、前記のように比
較的大きな抵抗値を持つ第１層目の金属層Ｍ１を用いる
ものでありるために、上記のように複数の出力線を設け
ることにより、そこでの配線抵抗を小さくすることがで
きる。図示しないが、同じセル内に形成されるＭＯＳＦ
ＥＴの上記ドレイン同士及びソース同士を接続する配線
は上記同様に第１層目の配線層Ｍ１により形成される。
して１つのＭＯＳＦＥＴとして用いる場合には、必然的
に大きな電流を流すことができる。このような大きな電
流を流を効率よく取り出すために、上記ドレインに対応
して２本あるいは３本設けるようにするものである。つ
まり、セルから引き出される出力線は、前記のように比
較的大きな抵抗値を持つ第１層目の金属層Ｍ１を用いる
ものでありるために、上記のように複数の出力線を設け
ることにより、そこでの配線抵抗を小さくすることがで
きる。図示しないが、同じセル内に形成されるＭＯＳＦ
ＥＴの上記ドレイン同士及びソース同士を接続する配線
は上記同様に第１層目の配線層Ｍ１により形成される。
【００４９】図８には、上記回路ブロックで構成される
周辺回路に対する電源供給の一実施例を説明するための
配線レイアウト図が示されている。前記のように背中合
わせに２つのセル列が配置されてなる回路ブロックが、
上記セル列とは直交する方向に並べられて図１に示した
ようにボンディングパッド列に沿った周辺回路が構成さ
れる。
周辺回路に対する電源供給の一実施例を説明するための
配線レイアウト図が示されている。前記のように背中合
わせに２つのセル列が配置されてなる回路ブロックが、
上記セル列とは直交する方向に並べられて図１に示した
ようにボンディングパッド列に沿った周辺回路が構成さ
れる。
【００５０】この実施例では、上記のような複数の回路
ブロックに対する電源供給配線に工夫がなされている。
つまり、上記回路ブロック列の両側に沿って第３層目の
金属層Ｍ３からなる電源配線が形成される。そして、上
記回路ブロックに対する電源供給を行う第２層目の金属
層Ｍ２により、上記回路ブロック列の両側に配置される
対応する電源線がスールホールＴＨ２を介して互いに接
続される。このように電源線を回路ブロックの電源線を
利用して梯子状にすることにより、電源インーピーダン
スを小さくすることができる。
ブロックに対する電源供給配線に工夫がなされている。
つまり、上記回路ブロック列の両側に沿って第３層目の
金属層Ｍ３からなる電源配線が形成される。そして、上
記回路ブロックに対する電源供給を行う第２層目の金属
層Ｍ２により、上記回路ブロック列の両側に配置される
対応する電源線がスールホールＴＨ２を介して互いに接
続される。このように電源線を回路ブロックの電源線を
利用して梯子状にすることにより、電源インーピーダン
スを小さくすることができる。
【００５１】図９には、この発明が適用されるダイナミ
ック型ＲＡＭの他の一実施例の概略構成図が示されてい
る。同図において、（Ａ）には拡散層の概略レイアウト
が示され、（Ｂ）には概略配線層レイアウトが示されて
いる。同図のレイアウトは、ダイナミック型ＲＡＭを構
成する各回路ブロックのうち、その主要部が判るように
代表的な部分が示されており、それが公知の半導体集積
回路の製造技術により、単結晶シリコンのような１個の
半導体基板上において形成される。
ック型ＲＡＭの他の一実施例の概略構成図が示されてい
る。同図において、（Ａ）には拡散層の概略レイアウト
が示され、（Ｂ）には概略配線層レイアウトが示されて
いる。同図のレイアウトは、ダイナミック型ＲＡＭを構
成する各回路ブロックのうち、その主要部が判るように
代表的な部分が示されており、それが公知の半導体集積
回路の製造技術により、単結晶シリコンのような１個の
半導体基板上において形成される。
【００５２】この実施例でも、メモリアレイは、全体と
して４個に分けられる。半導体チップの長手方向に対し
て左右に分けられて、（Ａ）に示すように長手方向の中
央部分にアドレス入力回路、データ入出力回路及び、
（Ｂ）に示すようにボンディングパッド列と第３層目の
配線層Ｍ３からなる配線チャンネルが形成される。上記
のような長手方向の中央部には、上記の入出力インター
フェイス回路及び昇圧回路や降圧回路を含む電源回路等
が設けられる。そして、短辺方向の中央部には、特に制
限されないが、後述するように冗長回路が設けられ、か
かる冗長回路が形成される部分には第２層目の金属層Ｍ
２による配線チャンネルが形成される。
して４個に分けられる。半導体チップの長手方向に対し
て左右に分けられて、（Ａ）に示すように長手方向の中
央部分にアドレス入力回路、データ入出力回路及び、
（Ｂ）に示すようにボンディングパッド列と第３層目の
配線層Ｍ３からなる配線チャンネルが形成される。上記
のような長手方向の中央部には、上記の入出力インター
フェイス回路及び昇圧回路や降圧回路を含む電源回路等
が設けられる。そして、短辺方向の中央部には、特に制
限されないが、後述するように冗長回路が設けられ、か
かる冗長回路が形成される部分には第２層目の金属層Ｍ
２による配線チャンネルが形成される。
【００５３】この実施例では、上記第３層目の配線チャ
ンネルと第２層目の配線チャンネルとが交差する半導体
チップの中央部には安定化容量を形成する拡散層が形成
される。この安定化容量は、特に制限されないが、上記
周辺回路の動作電圧を形成する降圧電源回路の安定化容
量として用いられる。上記降圧電源回路は、後述するよ
うに複数回路が半導体チップ上の長手方向中央部の周辺
回路が形成される部分に分散して配置され、かかる周辺
回路の隙間的な半導体領域を活用して小さな容量値の安
定化容量も接続される。これら分散して設けられる安定
化容量は、上記のように限られた半導体領域を用いるも
のであるために、上記チップ中央部に形成される安定化
容量に比べて小さな容量値にされる。
ンネルと第２層目の配線チャンネルとが交差する半導体
チップの中央部には安定化容量を形成する拡散層が形成
される。この安定化容量は、特に制限されないが、上記
周辺回路の動作電圧を形成する降圧電源回路の安定化容
量として用いられる。上記降圧電源回路は、後述するよ
うに複数回路が半導体チップ上の長手方向中央部の周辺
回路が形成される部分に分散して配置され、かかる周辺
回路の隙間的な半導体領域を活用して小さな容量値の安
定化容量も接続される。これら分散して設けられる安定
化容量は、上記のように限られた半導体領域を用いるも
のであるために、上記チップ中央部に形成される安定化
容量に比べて小さな容量値にされる。
【００５４】上記のように半導体チップ上の比較的長く
された長手方向中央部に周辺回路が形成されるものであ
り、上記のように降圧電源回路を複数個分散させて配置
させることにより、周辺回路が動作時に必要とする電流
が、比較的短い距離の配線径路を通して供給されるため
に動作電圧を安定化を図ることができる。このような降
圧電圧を供給する電源線としては、特に制限されない
が、上記第３層目の金属層Ｍ３を用いて構成される。
された長手方向中央部に周辺回路が形成されるものであ
り、上記のように降圧電源回路を複数個分散させて配置
させることにより、周辺回路が動作時に必要とする電流
が、比較的短い距離の配線径路を通して供給されるため
に動作電圧を安定化を図ることができる。このような降
圧電圧を供給する電源線としては、特に制限されない
が、上記第３層目の金属層Ｍ３を用いて構成される。
【００５５】上記周辺回路は、特に制限されないが、図
（Ｂ）に示したボンディングパッド列を挟んで、図
（Ａ）に示したように左側の比較的大きな回路セル列
は、入力回路やプリデコーダ、電源回路等の周辺回路で
あり、右側の比較的小さな回路セル列は出力回路を構成
するものである。この実施例では、周辺回路を上記出力
回路をそれ以外とを分けてボンディングパッド列を挟ん
で配置させるものである。つまり、出力回路はメインア
ンプからの読み出し信号を増幅して出力させる回路であ
り、他の回路との関連が薄いから上記のように分離して
配置させても集積度はそれほど低下しないばかりか、ボ
ンディングパッド列をチップの中央側に寄せることがで
る。このように半導体チップ上において中央寄りにボン
ディングパッド列を配置する構成では、かかるボンディ
ングパッド列を挟むようにＬＯＣ技術によってチップ上
に張り付けられるリードとのボンディングワイヤーによ
る接続が容易になる。
（Ｂ）に示したボンディングパッド列を挟んで、図
（Ａ）に示したように左側の比較的大きな回路セル列
は、入力回路やプリデコーダ、電源回路等の周辺回路で
あり、右側の比較的小さな回路セル列は出力回路を構成
するものである。この実施例では、周辺回路を上記出力
回路をそれ以外とを分けてボンディングパッド列を挟ん
で配置させるものである。つまり、出力回路はメインア
ンプからの読み出し信号を増幅して出力させる回路であ
り、他の回路との関連が薄いから上記のように分離して
配置させても集積度はそれほど低下しないばかりか、ボ
ンディングパッド列をチップの中央側に寄せることがで
る。このように半導体チップ上において中央寄りにボン
ディングパッド列を配置する構成では、かかるボンディ
ングパッド列を挟むようにＬＯＣ技術によってチップ上
に張り付けられるリードとのボンディングワイヤーによ
る接続が容易になる。
【００５６】図１０には、この発明に係るダイナミック
型ＲＡＭの一実施例の概略レイアウト図が示されてい
る。この実施例では、メモリアレイは、前記同様に全体
として４個に分けられる。半導体チップの長手方向に沿
った上下に２個、左右に２個ずつのメモリアレイが分割
されて設けられ、前記同様に上記チップの長手方向に沿
った中央部分にアドレス入力回路、データ入出力回路及
びボンディングパッド列からなる入出力インターフェイ
ス回路ＰＥＲＩ等が設けられる。上記メモリアレイの上
記中央側にはメインアンプＭＡが配置される。
型ＲＡＭの一実施例の概略レイアウト図が示されてい
る。この実施例では、メモリアレイは、前記同様に全体
として４個に分けられる。半導体チップの長手方向に沿
った上下に２個、左右に２個ずつのメモリアレイが分割
されて設けられ、前記同様に上記チップの長手方向に沿
った中央部分にアドレス入力回路、データ入出力回路及
びボンディングパッド列からなる入出力インターフェイ
ス回路ＰＥＲＩ等が設けられる。上記メモリアレイの上
記中央側にはメインアンプＭＡが配置される。
【００５７】上述のように半導体チップの長手方向に沿
った上下に２個と、左右に２個ずつに分けられて合計４
個からなる各メモリアレイにおいて、長手方向に対して
左右方向の中間部にＸ系プリデコーダ回路ＲＯＷＰＤＣ
及び救済回路ＲＯＷＲＥＤ、Ｙ系プリデコーダ回路ＣＯ
ＬＰＤＣ及び救済回路ＣＯＬＲＥＤが纏めて配置され
る。つまり、上記４個のメモリアレイにそれぞれ対応し
て、上記Ｘ系プリデコーダ回路ＲＯＷＰＤＣ及び救済回
路ＲＯＷＲＥＤ、Ｙ系プリデコーダ回路ＣＯＬＰＤＣ及
び救済回路ＣＯＬＲＥＤが上記左右２個ずつ設けられた
メモリアレイに対応して２組ずつ振り分けて設けられ
る。
った上下に２個と、左右に２個ずつに分けられて合計４
個からなる各メモリアレイにおいて、長手方向に対して
左右方向の中間部にＸ系プリデコーダ回路ＲＯＷＰＤＣ
及び救済回路ＲＯＷＲＥＤ、Ｙ系プリデコーダ回路ＣＯ
ＬＰＤＣ及び救済回路ＣＯＬＲＥＤが纏めて配置され
る。つまり、上記４個のメモリアレイにそれぞれ対応し
て、上記Ｘ系プリデコーダ回路ＲＯＷＰＤＣ及び救済回
路ＲＯＷＲＥＤ、Ｙ系プリデコーダ回路ＣＯＬＰＤＣ及
び救済回路ＣＯＬＲＥＤが上記左右２個ずつ設けられた
メモリアレイに対応して２組ずつ振り分けて設けられ
る。
【００５８】上記メモリアレの上記中間部分に沿って前
記同様にメインワードドライバ領域ＭＷＤが形成され
て、それぞれのメモリアレイに対応して下、上方側に延
長するように設けられたメインワード線をそれぞれが駆
動するようにされる。この構成では、前記同様なザブア
レイを用いた場合には、１６個のサブアレイを貫通する
ようにメインワード線が延長される。そして、上記メモ
リアレイにおいて、上記チップ中央部分とは反対側のチ
ップ周辺側にＹデコーダＹＤＣが設けられる。つまり、
この実施例においては、上記中央側に配置されたメイン
アンプＭＡと周辺側に配置されたＹデコーダＹＤＣとに
より上記４分割されてなる各メモリアレイがそれぞれ挟
さまれるように配置されるものである。この場合には、
前記のようにチップ中央部には、縦方向と横方向に延長
される配線チャンネルが交差する部分が発生し、そこに
安定化容量Ｃが形成される。また、前記のように周辺回
路等の隙間にも分散して小さな容量値の安定化容量が適
宜に設けられる。
記同様にメインワードドライバ領域ＭＷＤが形成され
て、それぞれのメモリアレイに対応して下、上方側に延
長するように設けられたメインワード線をそれぞれが駆
動するようにされる。この構成では、前記同様なザブア
レイを用いた場合には、１６個のサブアレイを貫通する
ようにメインワード線が延長される。そして、上記メモ
リアレイにおいて、上記チップ中央部分とは反対側のチ
ップ周辺側にＹデコーダＹＤＣが設けられる。つまり、
この実施例においては、上記中央側に配置されたメイン
アンプＭＡと周辺側に配置されたＹデコーダＹＤＣとに
より上記４分割されてなる各メモリアレイがそれぞれ挟
さまれるように配置されるものである。この場合には、
前記のようにチップ中央部には、縦方向と横方向に延長
される配線チャンネルが交差する部分が発生し、そこに
安定化容量Ｃが形成される。また、前記のように周辺回
路等の隙間にも分散して小さな容量値の安定化容量が適
宜に設けられる。
【００５９】上記メモリアレイにおいて、特に制限され
ないが、上記チップ中央部分とは反対側のチップ周辺側
にＹデコーダＹＤＣが設けられる。この実施例において
は、上記中央側に配置されたメインアンプＭＡと周辺側
に配置されたＹデコーダＹＤＣとにより上記４分割され
てなる各メモリアレイが挟さまれるように配置される。
上記メモリアレイは、その１つが拡大して示されている
ように、複数のサブアレイ１５に分割される。かかるサ
ブアレイ１５は、それを挟むように配置されたセンスア
ンプ領域１６、サブワードドライバ領域１７に囲まれて
形成される。上記センスアンプアンプ領域１６と、上記
サブワードドライバ領域１７の交差部は交差領域１８と
される。上記センスアンプ領域１６に設けられるセンス
アンプは、シェアードセンス方式により構成され、メモ
リセルアレイの両端に配置されるセンスアンプを除い
て、センスアンプを中心にして左右に相補ビット線が設
けられ、左右いずれかのメモリセルアレイの相補ビット
線に選択的に接続される。
ないが、上記チップ中央部分とは反対側のチップ周辺側
にＹデコーダＹＤＣが設けられる。この実施例において
は、上記中央側に配置されたメインアンプＭＡと周辺側
に配置されたＹデコーダＹＤＣとにより上記４分割され
てなる各メモリアレイが挟さまれるように配置される。
上記メモリアレイは、その１つが拡大して示されている
ように、複数のサブアレイ１５に分割される。かかるサ
ブアレイ１５は、それを挟むように配置されたセンスア
ンプ領域１６、サブワードドライバ領域１７に囲まれて
形成される。上記センスアンプアンプ領域１６と、上記
サブワードドライバ領域１７の交差部は交差領域１８と
される。上記センスアンプ領域１６に設けられるセンス
アンプは、シェアードセンス方式により構成され、メモ
リセルアレイの両端に配置されるセンスアンプを除い
て、センスアンプを中心にして左右に相補ビット線が設
けられ、左右いずれかのメモリセルアレイの相補ビット
線に選択的に接続される。
【００６０】１つのサブアレイ１５は、図示しないが例
えば２５６本のサブワード線と、それと直交する２５６
対からなる相補ビット線（又はデータ線）とにより構成
される。なお、サブアレイには不良ワード線又は不良ビ
ット線の救済のために予備のワード線及び予備の相補ビ
ット線も設けられるものである。上記１つのメモリアレ
イにおいて、上記サブアレイがワード線の配列方向に１
６個設けられるから、全体としての上記サブワード線は
約４Ｋ分設けられ、ビット線の配列方向に１６個設けら
れるから、相補ビット線は全体として約４Ｋ分設けられ
る。このようなメモリアレイが全体で４個設けられるか
ら、全体では４×４Ｋ×４Ｋ＝６４Ｍビットのような記
憶容量を持つようにされる。これにより、相補ビット線
その長さが、上記１６個のサブアレイに対応して１／１
６の長さに分割される。サブワード線は、上記１６個の
サブアレイに対応して１／１６の長さに分割される。
えば２５６本のサブワード線と、それと直交する２５６
対からなる相補ビット線（又はデータ線）とにより構成
される。なお、サブアレイには不良ワード線又は不良ビ
ット線の救済のために予備のワード線及び予備の相補ビ
ット線も設けられるものである。上記１つのメモリアレ
イにおいて、上記サブアレイがワード線の配列方向に１
６個設けられるから、全体としての上記サブワード線は
約４Ｋ分設けられ、ビット線の配列方向に１６個設けら
れるから、相補ビット線は全体として約４Ｋ分設けられ
る。このようなメモリアレイが全体で４個設けられるか
ら、全体では４×４Ｋ×４Ｋ＝６４Ｍビットのような記
憶容量を持つようにされる。これにより、相補ビット線
その長さが、上記１６個のサブアレイに対応して１／１
６の長さに分割される。サブワード線は、上記１６個の
サブアレイに対応して１／１６の長さに分割される。
【００６１】上記１つのメモリアレイの分割されたサブ
アレイ１５毎にサブワードドライバ（サブワード線駆動
回路）１７が設けられる。サブワードドライバ１７は、
上記のようにメインワード線に対して１／１６の長さに
分割され、それと平行に延長されるサブワード線の選択
信号を形成する。この実施例では、メインワード線の数
を減らすために、言い換えるならば、メインワード線の
配線ピッチを緩やかにするために、特に制限されない
が、１つのメインワード線に対して、相補ビット線方向
に４本からなるサブワード線を配置させる。このように
メインワード線方向には８本に分割され、及び相補ビッ
ト線方向に対して４本ずつが割り当てられたサブワード
線の中から１本のサブワード線を選択するために、メイ
ンワードドライバＭＷＤには図示しないサブワード選択
ドライバが配置される。このサブワード選択ドライバ
は、上記サブワードドライバの配列方向に延長される４
本のサブワード選択線の中から１つを選択する選択信号
を形成する。
アレイ１５毎にサブワードドライバ（サブワード線駆動
回路）１７が設けられる。サブワードドライバ１７は、
上記のようにメインワード線に対して１／１６の長さに
分割され、それと平行に延長されるサブワード線の選択
信号を形成する。この実施例では、メインワード線の数
を減らすために、言い換えるならば、メインワード線の
配線ピッチを緩やかにするために、特に制限されない
が、１つのメインワード線に対して、相補ビット線方向
に４本からなるサブワード線を配置させる。このように
メインワード線方向には８本に分割され、及び相補ビッ
ト線方向に対して４本ずつが割り当てられたサブワード
線の中から１本のサブワード線を選択するために、メイ
ンワードドライバＭＷＤには図示しないサブワード選択
ドライバが配置される。このサブワード選択ドライバ
は、上記サブワードドライバの配列方向に延長される４
本のサブワード選択線の中から１つを選択する選択信号
を形成する。
【００６２】図１０のようなレイアウトを採用した場合
において、Ｙアドレスが入力されると、アドレスバッフ
ァＡＤＤＢＵＰを通して上記メモリアレイの中間部に設
けられた救済回路、プリデコーダを介してチップの周辺
側に配置されたＹデコーダＹＤＣに伝えられ、ここでＹ
選択信号が形成される。上記Ｙ選択信号より１つのサブ
アレイの相補ビット線が選択されて、それと反対側のチ
ップ中央部側のメインアンプＭＡに伝えられ、増幅され
て図示しない出力回路を通して出力される。
において、Ｙアドレスが入力されると、アドレスバッフ
ァＡＤＤＢＵＰを通して上記メモリアレイの中間部に設
けられた救済回路、プリデコーダを介してチップの周辺
側に配置されたＹデコーダＹＤＣに伝えられ、ここでＹ
選択信号が形成される。上記Ｙ選択信号より１つのサブ
アレイの相補ビット線が選択されて、それと反対側のチ
ップ中央部側のメインアンプＭＡに伝えられ、増幅され
て図示しない出力回路を通して出力される。
【００６３】この構成は、一見すると信号がチップを引
き回されて読み出し信号が出力されるまでの時間が長く
なるように判断される。しかし、救済回路には、アドレ
ス信号をそのまま入力する必要があるので、救済回路を
チップ中央のいずれかに配置すると、不良アドレスであ
るか否かの判定結果をまってプリデコーダの出力時間が
決定される。つまり、プリデコーダと救済回路とが離れ
ていると、そこでの信号遅延が実際のＹ選択動作を遅ら
せる原因となる。
き回されて読み出し信号が出力されるまでの時間が長く
なるように判断される。しかし、救済回路には、アドレ
ス信号をそのまま入力する必要があるので、救済回路を
チップ中央のいずれかに配置すると、不良アドレスであ
るか否かの判定結果をまってプリデコーダの出力時間が
決定される。つまり、プリデコーダと救済回路とが離れ
ていると、そこでの信号遅延が実際のＹ選択動作を遅ら
せる原因となる。
【００６４】この実施例では、メモリアレイを挟んでメ
インアンプＭＡとＹデコーダＹＤＣが両側に配置される
ため、サブアレイの相補ビット線を選択するための信号
伝達経路と、選択された相補ビット線から入出力線を通
ってメインアンプＭＡの入力に至る信号伝達経路との和
は、いずれの相補ビット線を選択しようともメモリアレ
イを横断するだけの信号伝達経路となって上記のように
１往復するものの半分に短縮できるものである。これに
より、メモリアクセスの高速化が可能になるものであ
る。
インアンプＭＡとＹデコーダＹＤＣが両側に配置される
ため、サブアレイの相補ビット線を選択するための信号
伝達経路と、選択された相補ビット線から入出力線を通
ってメインアンプＭＡの入力に至る信号伝達経路との和
は、いずれの相補ビット線を選択しようともメモリアレ
イを横断するだけの信号伝達経路となって上記のように
１往復するものの半分に短縮できるものである。これに
より、メモリアクセスの高速化が可能になるものであ
る。
【００６５】図１１には、この発明に係るダイナミック
型ＲＡＭのセンスアンプ部を中心にして、アドレス入力
からデータ出力までの簡略化された一実施例の回路図が
示されている。同図においては、２つのサブアレイ１５
に上下から挟まれるようにされたセンスアンプ１６と交
差エリア１８に設けられる回路が例示的に示され、他は
ブロック図として示されている。
型ＲＡＭのセンスアンプ部を中心にして、アドレス入力
からデータ出力までの簡略化された一実施例の回路図が
示されている。同図においては、２つのサブアレイ１５
に上下から挟まれるようにされたセンスアンプ１６と交
差エリア１８に設けられる回路が例示的に示され、他は
ブロック図として示されている。
【００６６】ダイナミック型メモリセルは、上記１つの
サブアレイ１５に設けられたサブワード線ＳＷＬと、相
補ビット線ＢＬ，ＢＬＢのうちの一方のビット線ＢＬと
の間に設けられた１つが代表として例示的に示されてい
る。ダイナミック型メモリセルは、アドレス選択ＭＯＳ
ＦＥＴＱｍと記憶キャパシタＣｓから構成される。アド
レス選択ＭＯＳＦＥＴＱｍのゲートは、サブワード線Ｓ
ＷＬに接続され、このＭＯＳＦＥＴＱｍのドレインがビ
ット線ＢＬに接続され、ソースに記憶キャパシタＣｓが
接続される。記憶キャパシタＣｓの他方の電極は共通化
されてプレート電圧ＶＰＬＴが与えられる。上記ＭＯＳ
ＦＥＴＱｍの基板（チャンネル）には負のバックバイア
ス電圧ＶＢＢが印加される。特に制限されないが、上記
バックバイアス電圧ＶＢＢは、−１Ｖのような電圧に設
定される。上記サブワード線ＳＷＬの選択レベルは、上
記ビット線のハイレベルに対して上記アドレス選択ＭＯ
ＳＦＥＴＱｍのしきい値電圧分だけ高くされた高電圧Ｖ
ＰＰとされる。
サブアレイ１５に設けられたサブワード線ＳＷＬと、相
補ビット線ＢＬ，ＢＬＢのうちの一方のビット線ＢＬと
の間に設けられた１つが代表として例示的に示されてい
る。ダイナミック型メモリセルは、アドレス選択ＭＯＳ
ＦＥＴＱｍと記憶キャパシタＣｓから構成される。アド
レス選択ＭＯＳＦＥＴＱｍのゲートは、サブワード線Ｓ
ＷＬに接続され、このＭＯＳＦＥＴＱｍのドレインがビ
ット線ＢＬに接続され、ソースに記憶キャパシタＣｓが
接続される。記憶キャパシタＣｓの他方の電極は共通化
されてプレート電圧ＶＰＬＴが与えられる。上記ＭＯＳ
ＦＥＴＱｍの基板（チャンネル）には負のバックバイア
ス電圧ＶＢＢが印加される。特に制限されないが、上記
バックバイアス電圧ＶＢＢは、−１Ｖのような電圧に設
定される。上記サブワード線ＳＷＬの選択レベルは、上
記ビット線のハイレベルに対して上記アドレス選択ＭＯ
ＳＦＥＴＱｍのしきい値電圧分だけ高くされた高電圧Ｖ
ＰＰとされる。
【００６７】センスアンプを内部降圧電圧ＶＤＬで動作
させるようにした場合、センスアンプにより増幅されて
ビット線に与えられるハイレベルは、上記内部電圧ＶＤ
Ｌレベルにされる。したがって、上記ワード線の選択レ
ベルに対応した高電圧ＶＰＰはＶＤＬ＋Ｖth＋αにされ
る。センスアンプの左側に設けられたサブアレイの一対
の相補ビット線ＢＬとＢＬＢは、同図に示すように平行
に配置される。かかる相補ビット線ＢＬとＢＬＢは、シ
ェアードスイッチＭＯＳＦＥＴＱ１とＱ２によりセンス
アンプの単位回路の入出力ノードと接続される。
させるようにした場合、センスアンプにより増幅されて
ビット線に与えられるハイレベルは、上記内部電圧ＶＤ
Ｌレベルにされる。したがって、上記ワード線の選択レ
ベルに対応した高電圧ＶＰＰはＶＤＬ＋Ｖth＋αにされ
る。センスアンプの左側に設けられたサブアレイの一対
の相補ビット線ＢＬとＢＬＢは、同図に示すように平行
に配置される。かかる相補ビット線ＢＬとＢＬＢは、シ
ェアードスイッチＭＯＳＦＥＴＱ１とＱ２によりセンス
アンプの単位回路の入出力ノードと接続される。
【００６８】センスアンプの単位回路は、ゲートとドレ
インとが交差接続されてラッチ形態にされたＮチャンネ
ル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型
の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８からなるＣ
ＭＯＳラッチ回路で構成される。Ｎチャンネル型ＭＯＳ
ＦＥＴＱ５とＱ６のソースは、共通ソース線ＣＳＮに接
続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソ
ースは、共通ソース線ＣＳＰに接続される。上記共通ソ
ース線ＣＳＮとＣＳＰには、それぞれパワースイッチＭ
ＯＳＦＥＴが接続される。特に制限されないが、Ｎチャ
ンネル型の増幅ＭＯＳＦＥＴＱ５とＱ６のソースが接続
された共通ソース線ＣＳＮには、上記クロスエリア１８
に設けられたＮチャンネル型のパワースイッチＭＯＳＦ
ＥＴＱ１４により接地電位に対応した動作電圧が与えら
れる。
インとが交差接続されてラッチ形態にされたＮチャンネ
ル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型
の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８からなるＣ
ＭＯＳラッチ回路で構成される。Ｎチャンネル型ＭＯＳ
ＦＥＴＱ５とＱ６のソースは、共通ソース線ＣＳＮに接
続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソ
ースは、共通ソース線ＣＳＰに接続される。上記共通ソ
ース線ＣＳＮとＣＳＰには、それぞれパワースイッチＭ
ＯＳＦＥＴが接続される。特に制限されないが、Ｎチャ
ンネル型の増幅ＭＯＳＦＥＴＱ５とＱ６のソースが接続
された共通ソース線ＣＳＮには、上記クロスエリア１８
に設けられたＮチャンネル型のパワースイッチＭＯＳＦ
ＥＴＱ１４により接地電位に対応した動作電圧が与えら
れる。
【００６９】特に制限されないが、上記Ｐチャンネル型
の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続された共
通ソース線ＣＳＰには、上記クロスエリア１８に設けら
れたオーバードライブ用のＮチャンネル型のパワーＭＯ
ＳＦＥＴＱ１６と、上記内部電圧ＶＤＬを供給するＮチ
ャンネル型のパワーＭＯＳＦＥＴＱ１５が設けられる。
上記オーバードライブ用の電圧には、特に制限されない
が、外部端子から供給される電源電圧ＶＤＤが用いられ
る。あるいは、センスアンプ動作速度の電源電圧ＶＤＤ
依存性を軽減するために、ゲートにＶＰＰが印加され、
ドレインに電源電圧ＶＤＤが供給されたＮチャンネル型
ＭＯＳＦＥＴのソースから上記電圧を得るものとしてわ
ずかに降圧してもよい。
の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続された共
通ソース線ＣＳＰには、上記クロスエリア１８に設けら
れたオーバードライブ用のＮチャンネル型のパワーＭＯ
ＳＦＥＴＱ１６と、上記内部電圧ＶＤＬを供給するＮチ
ャンネル型のパワーＭＯＳＦＥＴＱ１５が設けられる。
上記オーバードライブ用の電圧には、特に制限されない
が、外部端子から供給される電源電圧ＶＤＤが用いられ
る。あるいは、センスアンプ動作速度の電源電圧ＶＤＤ
依存性を軽減するために、ゲートにＶＰＰが印加され、
ドレインに電源電圧ＶＤＤが供給されたＮチャンネル型
ＭＯＳＦＥＴのソースから上記電圧を得るものとしてわ
ずかに降圧してもよい。
【００７０】上記Ｎチャンネル型のパワーＭＯＳＦＥＴ
Ｑ１６のゲートに供給されるセンスアンプオーバードラ
イブ用活性化信号ＳＡＰ１は、上記Ｎチャンネル型ＭＯ
ＳＦＥＴＱ１５のゲートに供給される活性化信号ＳＡＰ
２と同相の信号とされ、ＳＡＰ１とＳＡＰ２は時系列的
にハイレベルにされる。特に制限されないが、ＳＡＰ１
とＳＡＰ２のハイレベルは昇圧電圧ＶＰＰレベルの信号
とされる。つまり、昇圧電圧ＶＰＰは、約３．６Ｖであ
るので、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１５、１６
を十分にオン状態にさせることができる。ＭＯＳＦＥＴ
Ｑ１６がオフ状態（信号ＳＡＰ１がロウレベル）の後に
はＭＯＳＦＥＴＱ１５のオン状態（信号ＳＡＰ２がハイ
レベル）によりソース側から内部電圧ＶＤＬに対応した
電圧を出力させることができる。
Ｑ１６のゲートに供給されるセンスアンプオーバードラ
イブ用活性化信号ＳＡＰ１は、上記Ｎチャンネル型ＭＯ
ＳＦＥＴＱ１５のゲートに供給される活性化信号ＳＡＰ
２と同相の信号とされ、ＳＡＰ１とＳＡＰ２は時系列的
にハイレベルにされる。特に制限されないが、ＳＡＰ１
とＳＡＰ２のハイレベルは昇圧電圧ＶＰＰレベルの信号
とされる。つまり、昇圧電圧ＶＰＰは、約３．６Ｖであ
るので、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１５、１６
を十分にオン状態にさせることができる。ＭＯＳＦＥＴ
Ｑ１６がオフ状態（信号ＳＡＰ１がロウレベル）の後に
はＭＯＳＦＥＴＱ１５のオン状態（信号ＳＡＰ２がハイ
レベル）によりソース側から内部電圧ＶＤＬに対応した
電圧を出力させることができる。
【００７１】上記センスアンプの単位回路の入出力ノー
ドには、相補ビット線を短絡させるイコライズＭＯＳＦ
ＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧
ＶＢＬＲを供給するスイッチＭＯＳＦＥＴＱ９とＱ１０
からなるプリチャージ（イコライズ）回路が設けられ
る。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共
通にプリチャージ信号ＰＣＢが供給される。このプリチ
ャージ信号ＰＣＢを形成するドライバ回路は、図示しな
いが、上記クロスエリアにインバータ回路を設けて、そ
の立ち上がりや立ち上がりを高速にする。つまり、メモ
リアクセスの開始時にワード線選択タイミングに先行し
て、各クロスエリアに分散して設けられたインバータ回
路を通して上記プリチャージ回路を構成するＭＯＳＦＥ
ＴＱ９〜Ｑ１１を高速に切り替えるようにするものであ
る。
ドには、相補ビット線を短絡させるイコライズＭＯＳＦ
ＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧
ＶＢＬＲを供給するスイッチＭＯＳＦＥＴＱ９とＱ１０
からなるプリチャージ（イコライズ）回路が設けられ
る。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共
通にプリチャージ信号ＰＣＢが供給される。このプリチ
ャージ信号ＰＣＢを形成するドライバ回路は、図示しな
いが、上記クロスエリアにインバータ回路を設けて、そ
の立ち上がりや立ち上がりを高速にする。つまり、メモ
リアクセスの開始時にワード線選択タイミングに先行し
て、各クロスエリアに分散して設けられたインバータ回
路を通して上記プリチャージ回路を構成するＭＯＳＦＥ
ＴＱ９〜Ｑ１１を高速に切り替えるようにするものであ
る。
【００７２】上記クロスエリア１８には、ＩＯスイッチ
回路ＩＯＳＷ（ローカルＩＯとメインＩＯを接続するス
イッチＭＯＳＦＥＴＱ１９，Ｑ２０）が置かれる。さら
に、図３に示した回路以外にも、必要に応じて、センス
アンプのコモンソース線ＣＳＰとＣＳＮのハーフプリチ
ャージ回路、ローカル入出力線ＬＩＯのハーフプリチャ
ージ回路、メイン入出力線のＶＤＬプリチャージ回路、
シェアード選択信号線ＳＨＲとＳＨＬの分散ドライバ回
路等も設けられる。
回路ＩＯＳＷ（ローカルＩＯとメインＩＯを接続するス
イッチＭＯＳＦＥＴＱ１９，Ｑ２０）が置かれる。さら
に、図３に示した回路以外にも、必要に応じて、センス
アンプのコモンソース線ＣＳＰとＣＳＮのハーフプリチ
ャージ回路、ローカル入出力線ＬＩＯのハーフプリチャ
ージ回路、メイン入出力線のＶＤＬプリチャージ回路、
シェアード選択信号線ＳＨＲとＳＨＬの分散ドライバ回
路等も設けられる。
【００７３】センスアンプの単位回路は、シェアードス
イッチＭＯＳＦＥＴＱ３とＱ４を介して図下側のサブア
レイ１５の同様な相補ビット線ＢＬ，ＢＬＢに接続され
る。例えば、上側のサブアレイのサブワード線ＳＷＬが
選択されたときには、センスアンプの上側シェアードス
イッチＭＯＳＦＥＴＱ１とＱ２はオン状態に、下側シェ
アードスイッチＭＯＳＦＥＴＱ３とＱ４とがオフ状態に
される。スイッチＭＯＳＦＥＴＱ１２とＱ１３は、カラ
ム（Ｙ）スイッチ回路を構成するものであり、上記選択
信号ＹＳが選択レベル（ハイレベル）にされるとオン状
態となり、上記センスアンプの単位回路の入出力ノード
とローカル入出力線ＬＩＯ１とＬＩＯ１Ｂ、ＬＩＯ２，
ＬＩＯ２Ｂ等とを接続させる。
イッチＭＯＳＦＥＴＱ３とＱ４を介して図下側のサブア
レイ１５の同様な相補ビット線ＢＬ，ＢＬＢに接続され
る。例えば、上側のサブアレイのサブワード線ＳＷＬが
選択されたときには、センスアンプの上側シェアードス
イッチＭＯＳＦＥＴＱ１とＱ２はオン状態に、下側シェ
アードスイッチＭＯＳＦＥＴＱ３とＱ４とがオフ状態に
される。スイッチＭＯＳＦＥＴＱ１２とＱ１３は、カラ
ム（Ｙ）スイッチ回路を構成するものであり、上記選択
信号ＹＳが選択レベル（ハイレベル）にされるとオン状
態となり、上記センスアンプの単位回路の入出力ノード
とローカル入出力線ＬＩＯ１とＬＩＯ１Ｂ、ＬＩＯ２，
ＬＩＯ２Ｂ等とを接続させる。
【００７４】これにより、センスアンプの入出力ノード
は、上記上側の相補ビット線ＢＬ，ＢＬＢに接続され
て、選択されたサブワード線ＳＷＬに接続されたメモリ
セルの微小信号を増幅し、上記カラムスイッチ回路（Ｑ
１２とＱ１３）を通してローカル入出力線ＬＩＯ１，Ｌ
ＩＯ１Ｂに伝える。上記ローカル入出力線ＬＩＯ１，Ｌ
ＩＯ１Ｂは、上記センスアンプ列に沿って、つまり、同
図では横方向に延長される。上記ローカル入出力線ＬＩ
Ｏ１，ＬＩＯ１Ｂは、クロスエリア１８に設けられたＮ
チャンネル型ＭＯＳＦＥＴＱ１９とＱ２０からなるＩＯ
スイッチ回路を介してメインアンプ６１の入力端子が接
続されるメイン入出力線ＭＩＯ，ＭＩＯＢに接続され
る。
は、上記上側の相補ビット線ＢＬ，ＢＬＢに接続され
て、選択されたサブワード線ＳＷＬに接続されたメモリ
セルの微小信号を増幅し、上記カラムスイッチ回路（Ｑ
１２とＱ１３）を通してローカル入出力線ＬＩＯ１，Ｌ
ＩＯ１Ｂに伝える。上記ローカル入出力線ＬＩＯ１，Ｌ
ＩＯ１Ｂは、上記センスアンプ列に沿って、つまり、同
図では横方向に延長される。上記ローカル入出力線ＬＩ
Ｏ１，ＬＩＯ１Ｂは、クロスエリア１８に設けられたＮ
チャンネル型ＭＯＳＦＥＴＱ１９とＱ２０からなるＩＯ
スイッチ回路を介してメインアンプ６１の入力端子が接
続されるメイン入出力線ＭＩＯ，ＭＩＯＢに接続され
る。
【００７５】上記ＩＯスイッチ回路は、Ｘ系のアドレス
信号を解読して形成された選択信号よりスイッチ制御さ
れれる。なお、ＩＯスイッチ回路は、上記Ｎチャンネル
型ＭＯＳＦＥＴＱ１９とＱ２０のそれぞれにＰチャンネ
ル型ＭＯＳＦＥＴを並列に接続したＣＭＯＳスイッチ構
成としてもよい。シンクロナスＤＲＡＭのバーストモー
ドでは、上記カラム選択信号ＹＳがカウンタ動作により
切り換えられ、上記ローカル入出力線ＬＩＯ１，ＬＩＯ
１Ｂ及びＬＩＯ２，ＬＩＯ２Ｂとサブアレイの二対ずつ
の相補ビット線ＢＬ，ＢＬＢとの接続が順次に切り換え
られる。
信号を解読して形成された選択信号よりスイッチ制御さ
れれる。なお、ＩＯスイッチ回路は、上記Ｎチャンネル
型ＭＯＳＦＥＴＱ１９とＱ２０のそれぞれにＰチャンネ
ル型ＭＯＳＦＥＴを並列に接続したＣＭＯＳスイッチ構
成としてもよい。シンクロナスＤＲＡＭのバーストモー
ドでは、上記カラム選択信号ＹＳがカウンタ動作により
切り換えられ、上記ローカル入出力線ＬＩＯ１，ＬＩＯ
１Ｂ及びＬＩＯ２，ＬＩＯ２Ｂとサブアレイの二対ずつ
の相補ビット線ＢＬ，ＢＬＢとの接続が順次に切り換え
られる。
【００７６】アドレス信号Ａｉは、アドレスバッファ５
１に供給される。このアドレスバッファは、時分割的に
動作してＸアドレス信号とＹアドレス信号を取り込む。
Ｘアドレス信号は、プリデコーダ５２に供給され、メイ
ンローデコーダ１１とメインワードドライバ１２を介し
てメインワード線ＭＷＬの選択信号が形成される。上記
アドレスバッファ５１は、外部端子から供給されるアド
レス信号Ａｉを受けるものであるので、外部端子から供
給される電源電圧ＶＤＤにより動作させられ、上記プリ
デコーダは、前記の降圧電圧ＶＰＥＲＩにより動作させ
られ、上記メインワードドライバ１２は、昇圧電圧ＶＰ
Ｐにより動作させられる。このメインワードドライバ１
２として、次に説明するような上記プリデコード信号を
受けるレベル変換機能付論理回路が用いられる。カラム
デコーダ（ドライバ）５３は、上記アドレスバフッァ５
１の時分割的な動作によって供給されるＹアドレス信号
を受けて、上記選択信号ＹＳを形成する。
１に供給される。このアドレスバッファは、時分割的に
動作してＸアドレス信号とＹアドレス信号を取り込む。
Ｘアドレス信号は、プリデコーダ５２に供給され、メイ
ンローデコーダ１１とメインワードドライバ１２を介し
てメインワード線ＭＷＬの選択信号が形成される。上記
アドレスバッファ５１は、外部端子から供給されるアド
レス信号Ａｉを受けるものであるので、外部端子から供
給される電源電圧ＶＤＤにより動作させられ、上記プリ
デコーダは、前記の降圧電圧ＶＰＥＲＩにより動作させ
られ、上記メインワードドライバ１２は、昇圧電圧ＶＰ
Ｐにより動作させられる。このメインワードドライバ１
２として、次に説明するような上記プリデコード信号を
受けるレベル変換機能付論理回路が用いられる。カラム
デコーダ（ドライバ）５３は、上記アドレスバフッァ５
１の時分割的な動作によって供給されるＹアドレス信号
を受けて、上記選択信号ＹＳを形成する。
【００７７】上記メインアンプ６１は、前記降圧電圧Ｖ
ＰＥＲＩにより動作させられ、外部端子から供給される
電源電圧ＶＤＤで動作させられる出力バッファ６２を通
して外部端子Ｄout から出力される。外部端子Ｄinから
入力される書き込み信号は、入力バッファ６３を通して
取り込まれ、同図においてメインアンプ６１に含まれる
ライトアンプ（ライトドライバ）を通して上記メイン入
出力線ＭＩＯとＭＩＯＢに書き込み信号を供給する。上
記出力バッファ６２の入力部には、レベル変換回路とそ
の出力信号を上記クロック信号に対応したタイミング信
号に同期させて出力させるための論理部が設けられる。
ＰＥＲＩにより動作させられ、外部端子から供給される
電源電圧ＶＤＤで動作させられる出力バッファ６２を通
して外部端子Ｄout から出力される。外部端子Ｄinから
入力される書き込み信号は、入力バッファ６３を通して
取り込まれ、同図においてメインアンプ６１に含まれる
ライトアンプ（ライトドライバ）を通して上記メイン入
出力線ＭＩＯとＭＩＯＢに書き込み信号を供給する。上
記出力バッファ６２の入力部には、レベル変換回路とそ
の出力信号を上記クロック信号に対応したタイミング信
号に同期させて出力させるための論理部が設けられる。
【００７８】特に制限されないが、上記外部端子から供
給される電源電圧ＶＤＤは、第１の形態では３．３Ｖに
され、内部回路に供給される降圧電圧ＶＰＥＲＩは２．
５Ｖに設定され、上記センスアンプの動作電圧ＶＤＬは
２．０Ｖとされる。そして、ワード線の選択信号（昇圧
電圧）は、３．６Ｖにされる。ビット線のプリチャージ
電圧ＶＢＬＲは、ＶＤＬ／２に対応した１．０Ｖにさ
れ、プレート電圧ＶＰＬＴも１．０Ｖにされる。そし
て、基板電圧ＶＢＢは−１．０Ｖにされる。上記外部端
子から供給される電源電圧ＶＤＤは、２．５Ｖのような
低電圧にされてもよい。このように低い電源電圧ＶＤＤ
のときには、降圧電圧ＶＰＥＲＩが２．０Ｖにされ、降
圧電圧ＶＤＬが１．８Ｖ程度により低くされる。
給される電源電圧ＶＤＤは、第１の形態では３．３Ｖに
され、内部回路に供給される降圧電圧ＶＰＥＲＩは２．
５Ｖに設定され、上記センスアンプの動作電圧ＶＤＬは
２．０Ｖとされる。そして、ワード線の選択信号（昇圧
電圧）は、３．６Ｖにされる。ビット線のプリチャージ
電圧ＶＢＬＲは、ＶＤＬ／２に対応した１．０Ｖにさ
れ、プレート電圧ＶＰＬＴも１．０Ｖにされる。そし
て、基板電圧ＶＢＢは−１．０Ｖにされる。上記外部端
子から供給される電源電圧ＶＤＤは、２．５Ｖのような
低電圧にされてもよい。このように低い電源電圧ＶＤＤ
のときには、降圧電圧ＶＰＥＲＩが２．０Ｖにされ、降
圧電圧ＶＤＬが１．８Ｖ程度により低くされる。
【００７９】この実施例において、アドレスバッファ５
１の出力信号を受けるプリデコーダ５２では、電源電圧
ＶＤＤと内部降圧電圧ＶＰＥＲＩで動作する回路ブロッ
クからなり、前記図４に示したような２電源セルと多電
源セルとが組み合わされて構成される。あるいは、メイ
ンアンプ６１においても、ＶＤＬレベルの信号をＶＰＥ
ＲＩレベルに変換するレベル変換回路が設けられ、更に
出力バッファ６２においてＶＰＥＲＩレベルをＶＤＤレ
ベルに変換するレベル変換回路が設けられ、上記同様に
２電源セルと多電源セルの組み合わせからなる回路ブロ
ックが利用される。
１の出力信号を受けるプリデコーダ５２では、電源電圧
ＶＤＤと内部降圧電圧ＶＰＥＲＩで動作する回路ブロッ
クからなり、前記図４に示したような２電源セルと多電
源セルとが組み合わされて構成される。あるいは、メイ
ンアンプ６１においても、ＶＤＬレベルの信号をＶＰＥ
ＲＩレベルに変換するレベル変換回路が設けられ、更に
出力バッファ６２においてＶＰＥＲＩレベルをＶＤＤレ
ベルに変換するレベル変換回路が設けられ、上記同様に
２電源セルと多電源セルの組み合わせからなる回路ブロ
ックが利用される。
【００８０】図１２には、この発明が適用される約６４
ＭビットのシンクロナスＤＲＡＭ（以下、単にＳＤＲＡ
Ｍという）の一実施例の全体ブロック図が示されてい
る。この実施例のＳＤＲＡＭは、特に制限されないが、
４つのメモリバンクのうちメモリバンク０を構成するメ
モリアレイ２００Ａとメモリバンク３を構成するメモリ
アレイ２００Ｄが例示的に示されている。つまり、４つ
のメモリバンクのうちの２つのメモリバンク１と２に対
応したメモリアレイ２００Ｂ、２００Ｃが省略されてい
る。４つのメモリバンク０〜３にそれぞれ対応されたメ
モリアレイ２００Ａ〜２００Ｄは、同図に例示的に示さ
れているメモリアレイ２００Ａと２００Ｄのようにマト
リクス配置されたダイナミック型メモリセルを備え、図
に従えば同一列に配置されたメモリセルの選択端子は列
毎のワード線（図示せず）に結合され、同一行に配置さ
れたメモリセルのデータ入出力端子は行毎に相補データ
線（図示せず）に結合される。
ＭビットのシンクロナスＤＲＡＭ（以下、単にＳＤＲＡ
Ｍという）の一実施例の全体ブロック図が示されてい
る。この実施例のＳＤＲＡＭは、特に制限されないが、
４つのメモリバンクのうちメモリバンク０を構成するメ
モリアレイ２００Ａとメモリバンク３を構成するメモリ
アレイ２００Ｄが例示的に示されている。つまり、４つ
のメモリバンクのうちの２つのメモリバンク１と２に対
応したメモリアレイ２００Ｂ、２００Ｃが省略されてい
る。４つのメモリバンク０〜３にそれぞれ対応されたメ
モリアレイ２００Ａ〜２００Ｄは、同図に例示的に示さ
れているメモリアレイ２００Ａと２００Ｄのようにマト
リクス配置されたダイナミック型メモリセルを備え、図
に従えば同一列に配置されたメモリセルの選択端子は列
毎のワード線（図示せず）に結合され、同一行に配置さ
れたメモリセルのデータ入出力端子は行毎に相補データ
線（図示せず）に結合される。
【００８１】上記メモリアレイ２００Ａの図示しないワ
ード線は行（ロウ）デコーダ２０１Ａによるロウアドレ
ス信号のデコード結果に従って１本が選択レベルに駆動
される。メモリアレイ２００Ａの図示しない相補データ
線はセンスアンプ及びカラム選択回路を含むＩ／Ｏ線２
０２Ａに結合される。センスアンプ及びカラム選択回路
を含むＩ／Ｏ線２０２Ａにおけるセンスアンプは、メモ
リセルからのデータ読出しによって夫々の相補データ線
に現れる微小電位差を検出して増幅する増幅回路であ
る。それにおけるカラムスイッチ回路は、相補データ線
を各別に選択して相補Ｉ／Ｏ線に導通させるためのスイ
ッチ回路である。カラムスイッチ回路はカラムデコーダ
２０３Ａによるカラムアドレス信号のデコード結果に従
って選択動作される。
ード線は行（ロウ）デコーダ２０１Ａによるロウアドレ
ス信号のデコード結果に従って１本が選択レベルに駆動
される。メモリアレイ２００Ａの図示しない相補データ
線はセンスアンプ及びカラム選択回路を含むＩ／Ｏ線２
０２Ａに結合される。センスアンプ及びカラム選択回路
を含むＩ／Ｏ線２０２Ａにおけるセンスアンプは、メモ
リセルからのデータ読出しによって夫々の相補データ線
に現れる微小電位差を検出して増幅する増幅回路であ
る。それにおけるカラムスイッチ回路は、相補データ線
を各別に選択して相補Ｉ／Ｏ線に導通させるためのスイ
ッチ回路である。カラムスイッチ回路はカラムデコーダ
２０３Ａによるカラムアドレス信号のデコード結果に従
って選択動作される。
【００８２】メモリアレイ２００Ｂないし２００Ｄも同
様に、メモリアレイ２００Ｄに例示的に示されているよ
うにロウデコーダ２０１Ｂ，センスアンプ及びカラム選
択回路を含むＩ／Ｏ線２０２Ｂ，カラムデコーダ２０３
Ｂが設けられる。上記相補Ｉ／Ｏ線はライトバッファ２
１４Ａ，Ｂの出力端子及びメインアンプ２１２Ａ，Ｂの
入力端子に接続される。上記メインアンプ２１２Ａ，Ｂ
の出力信号は、ラッチ／レジスタ２１３の入力端子に伝
えられ、このラッチ／レジスタ２１３の出力信号は、出
力バッファ２１１を介して外部端子から出力される。ま
た、外部端子から入力された書き込み信号は、入力バッ
ファ２１０を介して上記ライトバッファ２１４Ａ，Ｂの
入力端子に伝えられる。上記外部端子は、特に制限され
ないが、１６ビットからなるデータＤ０−Ｄ１５を出力
するデータ入出力端子とされる。なお、上記省略された
メモリアレイ２００ＢとＣとに対応して、それぞれ上記
同様なメインアンプ、ライトバッファが設けられる。
様に、メモリアレイ２００Ｄに例示的に示されているよ
うにロウデコーダ２０１Ｂ，センスアンプ及びカラム選
択回路を含むＩ／Ｏ線２０２Ｂ，カラムデコーダ２０３
Ｂが設けられる。上記相補Ｉ／Ｏ線はライトバッファ２
１４Ａ，Ｂの出力端子及びメインアンプ２１２Ａ，Ｂの
入力端子に接続される。上記メインアンプ２１２Ａ，Ｂ
の出力信号は、ラッチ／レジスタ２１３の入力端子に伝
えられ、このラッチ／レジスタ２１３の出力信号は、出
力バッファ２１１を介して外部端子から出力される。ま
た、外部端子から入力された書き込み信号は、入力バッ
ファ２１０を介して上記ライトバッファ２１４Ａ，Ｂの
入力端子に伝えられる。上記外部端子は、特に制限され
ないが、１６ビットからなるデータＤ０−Ｄ１５を出力
するデータ入出力端子とされる。なお、上記省略された
メモリアレイ２００ＢとＣとに対応して、それぞれ上記
同様なメインアンプ、ライトバッファが設けられる。
【００８３】アドレス入力端子から供給されるアドレス
信号Ａ０〜Ａ１３はカラムアドレスバッファ２０５とロ
ウアドレスバッファ２０６にアドレスマルチプレクス形
式で取り込まれる。供給されたアドレス信号はそれぞれ
のバッファが保持する。ロウアドレスバッファ２０６は
リフレッシュ動作モードにおいてはリフレッシュカウン
タ２０８から出力されるリフレッシュアドレス信号をロ
ウアドレス信号として取り込む。カラムアドレスバッフ
ァ２０５の出力はカラムアドレスカウンタ２０７のプリ
セットデータとして供給され、列（カラム）アドレスカ
ウンタ２０７は後述のコマンドなどで指定される動作モ
ードに応じて、上記プリセットデータとしてのカラムア
ドレス信号、又はそのカラムアドレス信号を順次インク
リメントした値を、カラムデコーダ２０３Ａ〜２０３Ｄ
に向けて出力する。
信号Ａ０〜Ａ１３はカラムアドレスバッファ２０５とロ
ウアドレスバッファ２０６にアドレスマルチプレクス形
式で取り込まれる。供給されたアドレス信号はそれぞれ
のバッファが保持する。ロウアドレスバッファ２０６は
リフレッシュ動作モードにおいてはリフレッシュカウン
タ２０８から出力されるリフレッシュアドレス信号をロ
ウアドレス信号として取り込む。カラムアドレスバッフ
ァ２０５の出力はカラムアドレスカウンタ２０７のプリ
セットデータとして供給され、列（カラム）アドレスカ
ウンタ２０７は後述のコマンドなどで指定される動作モ
ードに応じて、上記プリセットデータとしてのカラムア
ドレス信号、又はそのカラムアドレス信号を順次インク
リメントした値を、カラムデコーダ２０３Ａ〜２０３Ｄ
に向けて出力する。
【００８４】同図において点線で示したコントローラ２
０９は、特に制限されないが、クロック信号ＣＬＫ、ク
ロックイネーブル信号ＣＫＥ、チップセレクト信号／Ｃ
Ｓ、カラムアドレスストローブ信号／ＣＡＳ（記号／は
これが付された信号がロウイネーブルの信号であること
を意味する）、ロウアドレスストローブ信号／ＲＡＳ、
及びライトイネーブル信号／ＷＥなどの外部制御信号
と、アドレス入力端子Ａ０〜Ａ１１からの制御データと
が供給され、それらの信号のレベルの変化やタイミング
などに基づいてＳＤＲＡＭの動作モード及び上記回路ブ
ロックの動作を制御するための内部タイミング信号を形
成するもので、モードレジスタ１０、コマンドデコーダ
２０、タイミング発生回路３０及びクロックバッファ４
０等を備える。
０９は、特に制限されないが、クロック信号ＣＬＫ、ク
ロックイネーブル信号ＣＫＥ、チップセレクト信号／Ｃ
Ｓ、カラムアドレスストローブ信号／ＣＡＳ（記号／は
これが付された信号がロウイネーブルの信号であること
を意味する）、ロウアドレスストローブ信号／ＲＡＳ、
及びライトイネーブル信号／ＷＥなどの外部制御信号
と、アドレス入力端子Ａ０〜Ａ１１からの制御データと
が供給され、それらの信号のレベルの変化やタイミング
などに基づいてＳＤＲＡＭの動作モード及び上記回路ブ
ロックの動作を制御するための内部タイミング信号を形
成するもので、モードレジスタ１０、コマンドデコーダ
２０、タイミング発生回路３０及びクロックバッファ４
０等を備える。
【００８５】クロック信号ＣＬＫは、クロックバッファ
４０を介して前記説明したようなクロック同期回路５０
に入力され、内部クロックが発生される。上記内部クロ
ックは、特に制限されないが、出力バッファ２１１、入
力バッファ２１０を活性化するタイミング信号として用
いられるとともに、タイミング発生回路３０に供給さ
れ、かかるクロック信号に基づいて列アドレスバッファ
２０５、行アドレスバッファ２０６及び列アドレスカウ
ンタ２０７に供給されるタイミング信号が形成される。
４０を介して前記説明したようなクロック同期回路５０
に入力され、内部クロックが発生される。上記内部クロ
ックは、特に制限されないが、出力バッファ２１１、入
力バッファ２１０を活性化するタイミング信号として用
いられるとともに、タイミング発生回路３０に供給さ
れ、かかるクロック信号に基づいて列アドレスバッファ
２０５、行アドレスバッファ２０６及び列アドレスカウ
ンタ２０７に供給されるタイミング信号が形成される。
【００８６】他の外部入力信号は当該内部クロック信号
の立ち上がりエッジに同期して有意とされる。チップセ
レクト信号／ＣＳはそのロウレベルによってコマンド入
力サイクルの開始を指示する。チップセレクト信号／Ｃ
Ｓがハイレベルのとき（チップ非選択状態）やその他の
入力は意味を持たない。但し、後述するメモリバンクの
選択状態やバースト動作などの内部動作はチップ非選択
状態への変化によって影響されない。／ＲＡＳ，／ＣＡ
Ｓ，／ＷＥの各信号は通常のＤＲＡＭにおける対応信号
とは機能が相違し、後述するコマンドサイクルを定義す
るときに有意の信号とされる。
の立ち上がりエッジに同期して有意とされる。チップセ
レクト信号／ＣＳはそのロウレベルによってコマンド入
力サイクルの開始を指示する。チップセレクト信号／Ｃ
Ｓがハイレベルのとき（チップ非選択状態）やその他の
入力は意味を持たない。但し、後述するメモリバンクの
選択状態やバースト動作などの内部動作はチップ非選択
状態への変化によって影響されない。／ＲＡＳ，／ＣＡ
Ｓ，／ＷＥの各信号は通常のＤＲＡＭにおける対応信号
とは機能が相違し、後述するコマンドサイクルを定義す
るときに有意の信号とされる。
【００８７】クロックイネーブル信号ＣＫＥは次のクロ
ック信号の有効性を指示する信号であり、当該信号ＣＫ
Ｅがハイレベルであれば次のクロック信号ＣＬＫの立ち
上がりエッジが有効とされ、ロウレベルのときには無効
とされる。なお、リードモードにおいて、出力バッファ
２１１に対するアウトプットイネーブルの制御を行う外
部制御信号／ＯＥを設けた場合には、かかる信号／ＯＥ
もコントローラ２０９に供給され、その信号が例えばハ
イレベルのときには出力バッファ２１１は高出力インピ
ーダンス状態にされる。
ック信号の有効性を指示する信号であり、当該信号ＣＫ
Ｅがハイレベルであれば次のクロック信号ＣＬＫの立ち
上がりエッジが有効とされ、ロウレベルのときには無効
とされる。なお、リードモードにおいて、出力バッファ
２１１に対するアウトプットイネーブルの制御を行う外
部制御信号／ＯＥを設けた場合には、かかる信号／ＯＥ
もコントローラ２０９に供給され、その信号が例えばハ
イレベルのときには出力バッファ２１１は高出力インピ
ーダンス状態にされる。
【００８８】上記ロウアドレス信号は、クロック信号Ｃ
ＬＫ（内部クロック信号）の立ち上がりエッジに同期す
る後述のロウアドレスストローブ・バンクアクティブコ
マンドサイクルにおけるＡ０〜Ａ１１のレベルによって
定義される。
ＬＫ（内部クロック信号）の立ち上がりエッジに同期す
る後述のロウアドレスストローブ・バンクアクティブコ
マンドサイクルにおけるＡ０〜Ａ１１のレベルによって
定義される。
【００８９】アドレス信号Ａ１２とＡ１３は、上記ロウ
アドレスストローブ・バンクアクティブコマンドサイク
ルにおいてバンク選択信号とみなされる。即ち、Ａ１２
とＡ１３の組み合わせにより、４つのメモリバンク０〜
３のうちの１つが選択される。メモリバンクの選択制御
は、特に制限されないが、選択メモリバンク側のロウデ
コーダのみの活性化、非選択メモリバンク側のカラムス
イッチ回路の全非選択、選択メモリバンク側のみの入力
バッファ２１０及び出力バッファ２１１への接続などの
処理によって行うことができる。
アドレスストローブ・バンクアクティブコマンドサイク
ルにおいてバンク選択信号とみなされる。即ち、Ａ１２
とＡ１３の組み合わせにより、４つのメモリバンク０〜
３のうちの１つが選択される。メモリバンクの選択制御
は、特に制限されないが、選択メモリバンク側のロウデ
コーダのみの活性化、非選択メモリバンク側のカラムス
イッチ回路の全非選択、選択メモリバンク側のみの入力
バッファ２１０及び出力バッファ２１１への接続などの
処理によって行うことができる。
【００９０】上記カラムアドレス信号は、クロック信号
ＣＬＫ（内部クロック）の立ち上がりエッジに同期する
リード又はライトコマンド（後述のカラムアドレス・リ
ードコマンド、カラムアドレス・ライトコマンド）サイ
クルにおけるＡ０〜Ａ９のレベルによって定義される。
そして、この様にして定義されたカラムアドレスはバー
ストアクセスのスタートアドレスとされる。
ＣＬＫ（内部クロック）の立ち上がりエッジに同期する
リード又はライトコマンド（後述のカラムアドレス・リ
ードコマンド、カラムアドレス・ライトコマンド）サイ
クルにおけるＡ０〜Ａ９のレベルによって定義される。
そして、この様にして定義されたカラムアドレスはバー
ストアクセスのスタートアドレスとされる。
【００９１】次に、コマンドによって指示されるＳＤＲ
ＡＭの主な動作モードを説明する。 （１）モードレジスタセットコマンド（Ｍｏ） 上記モードレジスタ３０をセットするためのコマンドで
あり、／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ＝ロウレベ
ルによって当該コマンド指定され、セットすべきデータ
（レジスタセットデータ）はＡ０〜Ａ１１を介して与え
られる。レジスタセットデータは、特に制限されない
が、バーストレングス、ＣＡＳレイテンシイ、ライトモ
ードなどとされる。特に制限されないが、設定可能なバ
ーストレングスは、１，２，４，８，フルページとさ
れ、設定可能なＣＡＳレイテンシイは１，２，３とさ
れ、設定可能なライトモードは、バーストライトとシン
グルライトとされる。
ＡＭの主な動作モードを説明する。 （１）モードレジスタセットコマンド（Ｍｏ） 上記モードレジスタ３０をセットするためのコマンドで
あり、／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ＝ロウレベ
ルによって当該コマンド指定され、セットすべきデータ
（レジスタセットデータ）はＡ０〜Ａ１１を介して与え
られる。レジスタセットデータは、特に制限されない
が、バーストレングス、ＣＡＳレイテンシイ、ライトモ
ードなどとされる。特に制限されないが、設定可能なバ
ーストレングスは、１，２，４，８，フルページとさ
れ、設定可能なＣＡＳレイテンシイは１，２，３とさ
れ、設定可能なライトモードは、バーストライトとシン
グルライトとされる。
【００９２】上記ＣＡＳレイテンシイは、後述のカラム
アドレス・リードコマンドによって指示されるリード動
作において／ＣＡＳの立ち下がりから出力バッファ２１
１の出力動作までに内部クロック信号の何サイクル分を
費やすかを指示するものである。読出しデータが確定す
るまでにはデータ読出しのための内部動作時間が必要と
され、それを内部クロック信号の使用周波数に応じて設
定するためのものである。換言すれば、周波数の高い内
部クロック信号を用いる場合にはＣＡＳレイテンシイを
相対的に大きな値に設定し、周波数の低い内部クロック
信号を用いる場合にはＣＡＳレイテンシイを相対的に小
さな値に設定する。
アドレス・リードコマンドによって指示されるリード動
作において／ＣＡＳの立ち下がりから出力バッファ２１
１の出力動作までに内部クロック信号の何サイクル分を
費やすかを指示するものである。読出しデータが確定す
るまでにはデータ読出しのための内部動作時間が必要と
され、それを内部クロック信号の使用周波数に応じて設
定するためのものである。換言すれば、周波数の高い内
部クロック信号を用いる場合にはＣＡＳレイテンシイを
相対的に大きな値に設定し、周波数の低い内部クロック
信号を用いる場合にはＣＡＳレイテンシイを相対的に小
さな値に設定する。
【００９３】（２）ロウアドレスストローブ・バンクア
クティブコマンド（Ａｃ） これは、ロウアドレスストローブの指示とＡ１２とＡ１
３によるメモリバンクの選択を有効にするコマンドであ
り、／ＣＳ，／ＲＡＳ＝ロウレベル、／ＣＡＳ，／ＷＥ
＝ハイレベルによって指示され、このときＡ０〜Ａ９に
供給されるアドレスがロウアドレス信号として、Ａ１２
とＡ１３に供給される信号がメモリバンクの選択信号と
して取り込まれる。取り込み動作は上述のように内部ク
ロック信号の立ち上がりエッジに同期して行われる。例
えば、当該コマンドが指定されると、それによって指定
されるメモリバンクにおけるワード線が選択され、当該
ワード線に接続されたメモリセルがそれぞれ対応する相
補データ線に導通される。
クティブコマンド（Ａｃ） これは、ロウアドレスストローブの指示とＡ１２とＡ１
３によるメモリバンクの選択を有効にするコマンドであ
り、／ＣＳ，／ＲＡＳ＝ロウレベル、／ＣＡＳ，／ＷＥ
＝ハイレベルによって指示され、このときＡ０〜Ａ９に
供給されるアドレスがロウアドレス信号として、Ａ１２
とＡ１３に供給される信号がメモリバンクの選択信号と
して取り込まれる。取り込み動作は上述のように内部ク
ロック信号の立ち上がりエッジに同期して行われる。例
えば、当該コマンドが指定されると、それによって指定
されるメモリバンクにおけるワード線が選択され、当該
ワード線に接続されたメモリセルがそれぞれ対応する相
補データ線に導通される。
【００９４】（３）カラムアドレス・リードコマンド
（Ｒｅ） このコマンドは、バーストリード動作を開始するために
必要なコマンドであると共に、カラムアドレスストロー
ブの指示を与えるコマンドであり、／ＣＳ，／ＣＡＳ＝
ロウレベル、／ＲＡＳ，／ＷＥ＝ハイレベルによって指
示され、このときＡ０〜Ａ７（×１６ビット構成の場
合）に供給されるカラムアドレスがカラムアドレス信号
として取り込まれる。これによって取り込まれたカラム
アドレス信号はバーストスタートアドレスとしてカラム
アドレスカウンタ２０７に供給される。これによって指
示されたバーストリード動作においては、その前にロウ
アドレスストローブ・バンクアクティブコマンドサイク
ルでメモリバンクとそれにおけるワード線の選択が行わ
れており、当該選択ワード線のメモリセルは、内部クロ
ック信号に同期してカラムアドレスカウンタ２０７から
出力されるアドレス信号に従って順次選択されて連続的
に読出される。連続的に読出されるデータ数は上記バー
ストレングスによって指定された個数とされる。また、
出力バッファ２１１からのデータ読出し開始は上記ＣＡ
Ｓレイテンシイで規定される内部クロック信号のサイク
ル数を待って行われる。
（Ｒｅ） このコマンドは、バーストリード動作を開始するために
必要なコマンドであると共に、カラムアドレスストロー
ブの指示を与えるコマンドであり、／ＣＳ，／ＣＡＳ＝
ロウレベル、／ＲＡＳ，／ＷＥ＝ハイレベルによって指
示され、このときＡ０〜Ａ７（×１６ビット構成の場
合）に供給されるカラムアドレスがカラムアドレス信号
として取り込まれる。これによって取り込まれたカラム
アドレス信号はバーストスタートアドレスとしてカラム
アドレスカウンタ２０７に供給される。これによって指
示されたバーストリード動作においては、その前にロウ
アドレスストローブ・バンクアクティブコマンドサイク
ルでメモリバンクとそれにおけるワード線の選択が行わ
れており、当該選択ワード線のメモリセルは、内部クロ
ック信号に同期してカラムアドレスカウンタ２０７から
出力されるアドレス信号に従って順次選択されて連続的
に読出される。連続的に読出されるデータ数は上記バー
ストレングスによって指定された個数とされる。また、
出力バッファ２１１からのデータ読出し開始は上記ＣＡ
Ｓレイテンシイで規定される内部クロック信号のサイク
ル数を待って行われる。
【００９５】（４）カラムアドレス・ライトコマンド
（Ｗｒ） ライト動作の態様としてモードレジスタ１０にバースト
ライトが設定されているときは当該バーストライト動作
を開始するために必要なコマンドとされ、ライト動作の
態様としてモードレジスタ１０にシングルライトが設定
されているときは当該シングルライト動作を開始するた
めに必要なコマンドとされる。更に当該コマンドは、シ
ングルライト及びバーストライトにおけるカラムアドレ
スストローブの指示を与える。当該コマンドは、／Ｃ
Ｓ，／ＣＡＳ，／ＷＥ＝ロウレベル、／ＲＡＳ＝ハイレ
ベルによって指示され、このときＡ０〜Ａ９に供給され
るアドレスがカラムアドレス信号として取り込まれる。
これによって取り込まれたカラムアドレス信号はバース
トライトにおいてはバーストスタートアドレスとしてカ
ラムアドレスカウンタ２０７に供給される。これによっ
て指示されたバーストライト動作の手順もバーストリー
ド動作と同様に行われる。但し、ライト動作にはＣＡＳ
レイテンシイはなく、ライトデータの取り込みは当該カ
ラムアドレス・ライトコマンドサイクルから開始され
る。
（Ｗｒ） ライト動作の態様としてモードレジスタ１０にバースト
ライトが設定されているときは当該バーストライト動作
を開始するために必要なコマンドとされ、ライト動作の
態様としてモードレジスタ１０にシングルライトが設定
されているときは当該シングルライト動作を開始するた
めに必要なコマンドとされる。更に当該コマンドは、シ
ングルライト及びバーストライトにおけるカラムアドレ
スストローブの指示を与える。当該コマンドは、／Ｃ
Ｓ，／ＣＡＳ，／ＷＥ＝ロウレベル、／ＲＡＳ＝ハイレ
ベルによって指示され、このときＡ０〜Ａ９に供給され
るアドレスがカラムアドレス信号として取り込まれる。
これによって取り込まれたカラムアドレス信号はバース
トライトにおいてはバーストスタートアドレスとしてカ
ラムアドレスカウンタ２０７に供給される。これによっ
て指示されたバーストライト動作の手順もバーストリー
ド動作と同様に行われる。但し、ライト動作にはＣＡＳ
レイテンシイはなく、ライトデータの取り込みは当該カ
ラムアドレス・ライトコマンドサイクルから開始され
る。
【００９６】（５）プリチャージコマンド（Ｐｒ） これはＡ１２とＡ１３によって選択されたメモリバンク
に対するプリチャージ動作の開始コマンドとされ、／Ｃ
Ｓ，／ＲＡＳ，／ＷＥ＝ロウレベル、／ＣＡＳ＝ハイレ
ベルによって指示される。
に対するプリチャージ動作の開始コマンドとされ、／Ｃ
Ｓ，／ＲＡＳ，／ＷＥ＝ロウレベル、／ＣＡＳ＝ハイレ
ベルによって指示される。
【００９７】（６）オートリフレッシュコマンド このコマンドはオートリフレッシュを開始するために必
要とされるコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡ
Ｓ＝ロウレベル、／ＷＥ，ＣＫＥ＝ハイレベルによって
指示される。
要とされるコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡ
Ｓ＝ロウレベル、／ＷＥ，ＣＫＥ＝ハイレベルによって
指示される。
【００９８】（７）バーストストップ・イン・フルペー
ジコマンド フルページに対するバースト動作を全てのメモリバンク
に対して停止させるために必要なコマンドであり、フル
ページ以外のバースト動作では無視される。このコマン
ドは、／ＣＳ，／ＷＥ＝ロウレベル、／ＲＡＳ，／ＣＡ
Ｓ＝ハイレベルによって指示される。
ジコマンド フルページに対するバースト動作を全てのメモリバンク
に対して停止させるために必要なコマンドであり、フル
ページ以外のバースト動作では無視される。このコマン
ドは、／ＣＳ，／ＷＥ＝ロウレベル、／ＲＡＳ，／ＣＡ
Ｓ＝ハイレベルによって指示される。
【００９９】（８）ノーオペレーションコマンド（Ｎｏ
ｐ） これは実質的な動作を行わないこと指示するコマンドで
あり、／ＣＳ＝ロウレベル、／ＲＡＳ，／ＣＡＳ，／Ｗ
Ｅのハイレベルによって指示される。
ｐ） これは実質的な動作を行わないこと指示するコマンドで
あり、／ＣＳ＝ロウレベル、／ＲＡＳ，／ＣＡＳ，／Ｗ
Ｅのハイレベルによって指示される。
【０１００】ＳＤＲＡＭにおいては、１つのメモリバン
クでバースト動作が行われているとき、その途中で別の
メモリバンクを指定して、ロウアドレスストローブ・バ
ンクアクティブコマンドが供給されると、当該実行中の
一方のメモリバンクでの動作には何ら影響を与えること
なく、当該別のメモリバンクにおけるロウアドレス系の
動作が可能にされる。例えば、ＳＤＲＡＭは外部から供
給されるデータ、アドレス、及び制御信号を内部に保持
する手段を有し、その保持内容、特にアドレス及び制御
信号は、特に制限されないが、メモリバンク毎に保持さ
れるようになっている。或は、ロウアドレスストローブ
・バンクアクティブコマンドサイクルによって選択され
たメモリブロックにおけるワード線１本分のデータがカ
ラム系動作の前に予め読み出し動作のためにラッチ／レ
ジスタ２１３に保持されるようになっている。
クでバースト動作が行われているとき、その途中で別の
メモリバンクを指定して、ロウアドレスストローブ・バ
ンクアクティブコマンドが供給されると、当該実行中の
一方のメモリバンクでの動作には何ら影響を与えること
なく、当該別のメモリバンクにおけるロウアドレス系の
動作が可能にされる。例えば、ＳＤＲＡＭは外部から供
給されるデータ、アドレス、及び制御信号を内部に保持
する手段を有し、その保持内容、特にアドレス及び制御
信号は、特に制限されないが、メモリバンク毎に保持さ
れるようになっている。或は、ロウアドレスストローブ
・バンクアクティブコマンドサイクルによって選択され
たメモリブロックにおけるワード線１本分のデータがカ
ラム系動作の前に予め読み出し動作のためにラッチ／レ
ジスタ２１３に保持されるようになっている。
【０１０１】したがって、例えば１６ビットからなるデ
ータ入出力端子においてデータＤ０−Ｄ１５が衝突しな
い限り、処理が終了していないコマンド実行中に、当該
実行中のコマンドが処理対象とするメモリバンクとは異
なるメモリバンクに対するプリチャージコマンド、ロウ
アドレスストローブ・バンクアクティブコマンドを発行
して、内部動作を予め開始させることが可能である。こ
の実施例のＳＤＲＡＭは、上記のように１６ビットの単
位でのメモリアクセスを行い、Ａ０〜Ａ１１のアドレス
により約１Ｍのアドレスを持ち、４つのメモリバンクで
構成されることから、全体では約６４Ｍビット（１Ｍ×
４バンク×１６ビット）のような記憶容量を持つように
される。
ータ入出力端子においてデータＤ０−Ｄ１５が衝突しな
い限り、処理が終了していないコマンド実行中に、当該
実行中のコマンドが処理対象とするメモリバンクとは異
なるメモリバンクに対するプリチャージコマンド、ロウ
アドレスストローブ・バンクアクティブコマンドを発行
して、内部動作を予め開始させることが可能である。こ
の実施例のＳＤＲＡＭは、上記のように１６ビットの単
位でのメモリアクセスを行い、Ａ０〜Ａ１１のアドレス
により約１Ｍのアドレスを持ち、４つのメモリバンクで
構成されることから、全体では約６４Ｍビット（１Ｍ×
４バンク×１６ビット）のような記憶容量を持つように
される。
【０１０２】上記の実施例から得られる作用効果は、下
記の通りである。 （１） 特定の論理回路を実現する１ないし複数のＭＯ
ＳＦＥＴが形成されてなる単位領域の複数個を第１方向
に配置して、その上部に上記第１方向に延びる第１配線
を形成し、上記複数配置された単位領域に沿そって、か
つその単位領域外において上記第１方向に延びる第２配
線を形成し、上記隣接する単位領域間に記第１方向と直
交する第２方向に延びる第３配線を備えた配線専用領域
を設けて置き、上記単位領域に形成された論理回路は、
必要に応じて隣接する上記配線専用領域との組み合わせ
により上記第１配線に接続される第１接続形態と、上記
第２配線を介して第３配線に接続される第２接続形態と
の両方を持つようにすることにより、セルの配置にかか
わらず入力信号領域が確保されるため、自動配線技術に
よる配線設計においても未結線を大幅に低減させること
ができるという効果が得られる。
記の通りである。 （１） 特定の論理回路を実現する１ないし複数のＭＯ
ＳＦＥＴが形成されてなる単位領域の複数個を第１方向
に配置して、その上部に上記第１方向に延びる第１配線
を形成し、上記複数配置された単位領域に沿そって、か
つその単位領域外において上記第１方向に延びる第２配
線を形成し、上記隣接する単位領域間に記第１方向と直
交する第２方向に延びる第３配線を備えた配線専用領域
を設けて置き、上記単位領域に形成された論理回路は、
必要に応じて隣接する上記配線専用領域との組み合わせ
により上記第１配線に接続される第１接続形態と、上記
第２配線を介して第３配線に接続される第２接続形態と
の両方を持つようにすることにより、セルの配置にかか
わらず入力信号領域が確保されるため、自動配線技術に
よる配線設計においても未結線を大幅に低減させること
ができるという効果が得られる。
【０１０３】（２） 上記配線専用領域を、各単位領域
に対応して一対一に対応して設け、それに対応した上記
単位領域に形成された論理回路において上記第２接続形
態が必要とされた場合に使用することにより、セルの配
置にかかわらず全てのセルにおいて入力信号領域が確保
されるため、自動配線技術による配線設計においても未
結線を防止でき自動配線技術による全ての信号線の結線
が可能になるという効果が得られる。
に対応して一対一に対応して設け、それに対応した上記
単位領域に形成された論理回路において上記第２接続形
態が必要とされた場合に使用することにより、セルの配
置にかかわらず全てのセルにおいて入力信号領域が確保
されるため、自動配線技術による配線設計においても未
結線を防止でき自動配線技術による全ての信号線の結線
が可能になるという効果が得られる。
【０１０４】（３） 上記第３配線を上記単位領域内に
おいて論理回路を実現する複数のＭＯＳＦＥＴ間を接続
する配線と同じ工程で形成することにより多層配線を効
率よく利用することができるという効果が得られる。
おいて論理回路を実現する複数のＭＯＳＦＥＴ間を接続
する配線と同じ工程で形成することにより多層配線を効
率よく利用することができるという効果が得られる。
【０１０５】（４） 第１方向に複数配置された単位領
域の中央部に上記第１方向に延びる信号線を形成し、上
記第１方向に複数配置された単位領域上の両側に上記第
１方向に延びる電源線を設け、上記電源線を上記第１電
圧と第２電圧で動作する論理回路に対応した単位領域上
ではそれぞれが１の配線幅を持つように形成し、上記第
１電圧及び第２電圧とは異なる第３電圧で動作する論理
回路に対応した単位領域上では、上記１の配線幅が上記
第１又は第２電圧を供給する電源線と上記第３電圧を供
給する電源線及びそれらの配線間隔によって分割したも
のとすることにより、セル内の電源の数及び種類に無関
係にセルの高さ及び全体としての電源配線幅を統一でき
るためにセルの配置が容易となり、高集積化が可能にな
るという効果が得られる。
域の中央部に上記第１方向に延びる信号線を形成し、上
記第１方向に複数配置された単位領域上の両側に上記第
１方向に延びる電源線を設け、上記電源線を上記第１電
圧と第２電圧で動作する論理回路に対応した単位領域上
ではそれぞれが１の配線幅を持つように形成し、上記第
１電圧及び第２電圧とは異なる第３電圧で動作する論理
回路に対応した単位領域上では、上記１の配線幅が上記
第１又は第２電圧を供給する電源線と上記第３電圧を供
給する電源線及びそれらの配線間隔によって分割したも
のとすることにより、セル内の電源の数及び種類に無関
係にセルの高さ及び全体としての電源配線幅を統一でき
るためにセルの配置が容易となり、高集積化が可能にな
るという効果が得られる。
【０１０６】（５） 第１方向に複数配置された単位領
域上の中央部に上記第１方向に延びる信号線を形成し、
上記第１方向に複数配置された単位領域上の両側に形成
され、かかる第１方向に延びる電源線を形成し、上記単
位領域には特定の論理機能を実現する１ないし複数のＭ
ＯＳＦＥＴが形成され、上記ＭＯＳＦＥＴを構成するソ
ース，ドレインの半導体領域の一端側を、上記単位領域
の端部に近接するよう形成することにより、動作の高速
化を図りつつ単位領域上の中央部に第１方向に延びる信
号線を効率よく使用することができるという効果が得ら
れる。
域上の中央部に上記第１方向に延びる信号線を形成し、
上記第１方向に複数配置された単位領域上の両側に形成
され、かかる第１方向に延びる電源線を形成し、上記単
位領域には特定の論理機能を実現する１ないし複数のＭ
ＯＳＦＥＴが形成され、上記ＭＯＳＦＥＴを構成するソ
ース，ドレインの半導体領域の一端側を、上記単位領域
の端部に近接するよう形成することにより、動作の高速
化を図りつつ単位領域上の中央部に第１方向に延びる信
号線を効率よく使用することができるという効果が得ら
れる。
【０１０７】（６） 上記信号線及び電源線を第２層目
の金属配線層により形成し、上記ＭＯＳＦＥＴのゲー
ト、ソース及びドレインに接続される信号線を第１層目
の金属配線層により構成することにより、多層配線を合
理的に使用することができるという効果が得られる。
の金属配線層により形成し、上記ＭＯＳＦＥＴのゲー
ト、ソース及びドレインに接続される信号線を第１層目
の金属配線層により構成することにより、多層配線を合
理的に使用することができるという効果が得られる。
【０１０８】（７） 第１方向に複数配置された単位領
域上の中央部に上記第１方向に延びる第１信号線を形成
し、上記第１方向に複数配置された単位領域上の両側に
上記第１方向に延びる第１と第２電源線を配置した第１
セル群と、同様な第２セル群の上記第１又は第２電源線
に対応した単位領域の端部が互いに隣接するよう背中合
わせに配置して上記第１又は第２電源線を１つの電源線
で構成するとともに、かかる電源線に対応して設けられ
るコンタクト部を、上記単位領域の基準となるピッチに
合わせることにより、高集積化が可能になるという効果
が得られる。
域上の中央部に上記第１方向に延びる第１信号線を形成
し、上記第１方向に複数配置された単位領域上の両側に
上記第１方向に延びる第１と第２電源線を配置した第１
セル群と、同様な第２セル群の上記第１又は第２電源線
に対応した単位領域の端部が互いに隣接するよう背中合
わせに配置して上記第１又は第２電源線を１つの電源線
で構成するとともに、かかる電源線に対応して設けられ
るコンタクト部を、上記単位領域の基準となるピッチに
合わせることにより、高集積化が可能になるという効果
が得られる。
【０１０９】（８） 第１方向に複数配置された単位領
域と、上記第１方向に複数配置された矩形の単位領域上
に形成され、かかる第１方向に延びる第１配線と、上記
複数配置された単位領域に沿って、かつその領域外に形
成されて上記第１方向に延びる第２配線とを備え、上記
単位領域に特定の論理回路を実現する１ないし複数のＭ
ＯＳＦＥＴを形成し、そのドレイン領域が上記第１方向
に複数個が並べられて配置され、それらが並列形態に接
続されて１つのＭＯＳＦＥＴを構成するものは、上記各
ドレイン領域のそれぞれが上記第２配線に接続される複
数の配線を持つようにすることにより、出力配線の低抵
抗化を実現することができるという効果が得られる。
域と、上記第１方向に複数配置された矩形の単位領域上
に形成され、かかる第１方向に延びる第１配線と、上記
複数配置された単位領域に沿って、かつその領域外に形
成されて上記第１方向に延びる第２配線とを備え、上記
単位領域に特定の論理回路を実現する１ないし複数のＭ
ＯＳＦＥＴを形成し、そのドレイン領域が上記第１方向
に複数個が並べられて配置され、それらが並列形態に接
続されて１つのＭＯＳＦＥＴを構成するものは、上記各
ドレイン領域のそれぞれが上記第２配線に接続される複
数の配線を持つようにすることにより、出力配線の低抵
抗化を実現することができるという効果が得られる。
【０１１０】（９） 上記第１配線及び第２配線を第２
層目の金属配線層とし、上記ＭＯＳＦＥＴのドレインと
上記第２配線とを接続させる配線を第１層目の金属配線
層により構成することにより、上記の低抵抗化とともに
多層配線を合理的に使用し、かつ高集積化が可能になる
という効果が得られる。
層目の金属配線層とし、上記ＭＯＳＦＥＴのドレインと
上記第２配線とを接続させる配線を第１層目の金属配線
層により構成することにより、上記の低抵抗化とともに
多層配線を合理的に使用し、かつ高集積化が可能になる
という効果が得られる。
【０１１１】（１０） 第１方向に複数配置された単位
領域上の中央部に上記第１方向に第１信号線を形成し、
上記第１方向に複数配置された単位領域上の両側に上記
第１方向に延びる第１と第２電源線と設け、上記単位回
路の複数個が第２方向に並べられて配置されて回路ブロ
ックを構成し、上記第２方向において回路ブロックの両
側に上記第１と第２電源線に対応した第１電圧と第２電
圧を供給する第３電源線と第４電源線の対を上記第２方
向に延長してそれぞれ配置し、上記対とされた第３電源
線と第４電源線を上記単位回路の第１電源線と第２電源
線とでそれぞれ相互に接続することにより、最小の配線
により電源インピーダンスを小さくすることができると
いう効果が得られる。
領域上の中央部に上記第１方向に第１信号線を形成し、
上記第１方向に複数配置された単位領域上の両側に上記
第１方向に延びる第１と第２電源線と設け、上記単位回
路の複数個が第２方向に並べられて配置されて回路ブロ
ックを構成し、上記第２方向において回路ブロックの両
側に上記第１と第２電源線に対応した第１電圧と第２電
圧を供給する第３電源線と第４電源線の対を上記第２方
向に延長してそれぞれ配置し、上記対とされた第３電源
線と第４電源線を上記単位回路の第１電源線と第２電源
線とでそれぞれ相互に接続することにより、最小の配線
により電源インピーダンスを小さくすることができると
いう効果が得られる。
【０１１２】（１１） 上記回路ブロックを半導体チッ
プの第１方向の中央部において、上記第２方向に並んで
配置される複数のボンディングパッド列に沿って配置
し、上記半導体チップの両側には同じ記憶構成を持つメ
モリアレイを構成して上記回路ブロック及びボンディン
グパッドを挟むように配置することにより、信号伝達径
路を最小にし、かつ、高集積化を実現した半導体記憶装
置を得ることができるという効果が得られる。
プの第１方向の中央部において、上記第２方向に並んで
配置される複数のボンディングパッド列に沿って配置
し、上記半導体チップの両側には同じ記憶構成を持つメ
モリアレイを構成して上記回路ブロック及びボンディン
グパッドを挟むように配置することにより、信号伝達径
路を最小にし、かつ、高集積化を実現した半導体記憶装
置を得ることができるという効果が得られる。
【０１１３】（１２） 上記半導体チップの第２方向の
中央部には、上記メモリアレイの不良救済のための冗長
回路を形成し、上記メモリアレイは、上記回路ブロック
及びボンディングパッド列と上記冗長回路とにより４つ
に分割して構成することにより、各回路ブロックを半導
体チップ上に効率よく配置させることができるという効
果が得られる。
中央部には、上記メモリアレイの不良救済のための冗長
回路を形成し、上記メモリアレイは、上記回路ブロック
及びボンディングパッド列と上記冗長回路とにより４つ
に分割して構成することにより、各回路ブロックを半導
体チップ上に効率よく配置させることができるという効
果が得られる。
【０１１４】（１３） 第１方向に連続して複数配置さ
れ、論理回路を構成するためのトランジスタを備えた矩
形の単位領域上を上記第１方向に延びる第１配線を形成
し、上記複数配置された矩形の単位領域に沿って、かつ
該単位領域外において上記第１方向に延びる第２配線を
形成し、隣り合う上記単位領域間にそれぞれ中間領域を
設け、上記第１方向と直交する第２方向に延び、いずれ
かの上記中間領域に上記第２配線と接続される第３配線
を形成し、上記第３配線が形成された中間領域に対応す
る単位領域の論理回路の入力信号は上記第１配線と第３
配線とから受け、上記第３配線が形成されない中間領域
に対応する単位領域の論理回路の入力信号は上記第１配
線から受けるようにすることにより、単位領域の配置に
かかわらず入力信号領域が確保されるため、自動配線技
術による配線設計においても未結線を大幅に低減させる
ことができるという効果が得られる。
れ、論理回路を構成するためのトランジスタを備えた矩
形の単位領域上を上記第１方向に延びる第１配線を形成
し、上記複数配置された矩形の単位領域に沿って、かつ
該単位領域外において上記第１方向に延びる第２配線を
形成し、隣り合う上記単位領域間にそれぞれ中間領域を
設け、上記第１方向と直交する第２方向に延び、いずれ
かの上記中間領域に上記第２配線と接続される第３配線
を形成し、上記第３配線が形成された中間領域に対応す
る単位領域の論理回路の入力信号は上記第１配線と第３
配線とから受け、上記第３配線が形成されない中間領域
に対応する単位領域の論理回路の入力信号は上記第１配
線から受けるようにすることにより、単位領域の配置に
かかわらず入力信号領域が確保されるため、自動配線技
術による配線設計においても未結線を大幅に低減させる
ことができるという効果が得られる。
【０１１５】（１４） 第１方向に複数配置され、特定
の論理機能を実現する１ないし複数の回路素子が設けら
れる矩形の単位領域上に上記第１方向に延びる第１配線
を形成し、上記複数配置された矩形の単位領域に沿っ
て、かつその単位領域外において上記第１方向に延びる
第２配線を形成し、上記単位領域に隣接し、かつ上記第
１方向と直交する第２方向に延びる第３配線が形成され
る配線領域を設け、上記配線領域の第３配線を上記単位
領域に形成された論理機能を実現する回路素子と上記第
２配線との間で信号の授受に用いることにより、単位領
域の配置にかかわらず入力信号領域が確保されるため、
自動配線技術による配線設計においても未結線を大幅に
低減させることができるという効果が得られる。
の論理機能を実現する１ないし複数の回路素子が設けら
れる矩形の単位領域上に上記第１方向に延びる第１配線
を形成し、上記複数配置された矩形の単位領域に沿っ
て、かつその単位領域外において上記第１方向に延びる
第２配線を形成し、上記単位領域に隣接し、かつ上記第
１方向と直交する第２方向に延びる第３配線が形成され
る配線領域を設け、上記配線領域の第３配線を上記単位
領域に形成された論理機能を実現する回路素子と上記第
２配線との間で信号の授受に用いることにより、単位領
域の配置にかかわらず入力信号領域が確保されるため、
自動配線技術による配線設計においても未結線を大幅に
低減させることができるという効果が得られる。
【０１１６】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、配線
専用領域を含めて論理機能を持つセルと、論理機能のみ
を持つセルと、配線専用領域のみからなるセルとを組み
合わせて、１つの回路ブロックを構成するようにするも
のであってもよい。つまり、入力端子数が比較的多いセ
ルには、上記の配線専用領域を含めてセルとしてレイア
ウト設計し、入力端子数が例えば１ないし２のように少
ないセルには、配線専用領域を設けないものとし、回路
構成に応じて配線専用領域のみからなるセルを隣接して
配置させるようにするものであってもよい。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、配線
専用領域を含めて論理機能を持つセルと、論理機能のみ
を持つセルと、配線専用領域のみからなるセルとを組み
合わせて、１つの回路ブロックを構成するようにするも
のであってもよい。つまり、入力端子数が比較的多いセ
ルには、上記の配線専用領域を含めてセルとしてレイア
ウト設計し、入力端子数が例えば１ないし２のように少
ないセルには、配線専用領域を設けないものとし、回路
構成に応じて配線専用領域のみからなるセルを隣接して
配置させるようにするものであってもよい。
【０１１７】上記図１０に示したダイナミック型ＲＡＭ
においてメモリアレイ、サブアレイ及びサブワードドラ
イバの構成は、種々の実施形態を採ることができるし、
ダイナミック型ＲＡＭの入出力インターフェイスは、シ
ンクロナス仕様やランバス仕様等に適合したもの等種々
の実施形態を採ることができるものである。ワード線
は、前記のような階層ワード線方式の他にワードシャン
ト方式を採るものであってもよい。
においてメモリアレイ、サブアレイ及びサブワードドラ
イバの構成は、種々の実施形態を採ることができるし、
ダイナミック型ＲＡＭの入出力インターフェイスは、シ
ンクロナス仕様やランバス仕様等に適合したもの等種々
の実施形態を採ることができるものである。ワード線
は、前記のような階層ワード線方式の他にワードシャン
ト方式を採るものであってもよい。
【０１１８】この発明に係る半導体集積回路装置は、前
記のような前記のようなダイナミック型ＲＡＭの他、ス
タティック型ＲＡＭ等のような他の半導体記憶装置、あ
るいはランダム・ロジック部を持つ１チップマイクロコ
ンピュータ等のような各種のデジタル集積回路装置に広
く利用できる。
記のような前記のようなダイナミック型ＲＡＭの他、ス
タティック型ＲＡＭ等のような他の半導体記憶装置、あ
るいはランダム・ロジック部を持つ１チップマイクロコ
ンピュータ等のような各種のデジタル集積回路装置に広
く利用できる。
【０１１９】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、特定の論理回路を実現する
１ないし複数のＭＯＳＦＥＴが形成されてなる単位領域
の複数個を第１方向に配置して、その上部に上記第１方
向に延びる第１配線を形成し、上記複数配置された単位
領域に沿そって、かつその単位領域外において上記第１
方向に延びる第２配線を形成し、上記隣接する単位領域
間に記第１方向と直交する第２方向に延びる第３配線を
備えた配線専用領域を設けて置き、上記単位領域に形成
された論理回路は、必要に応じて隣接する上記配線専用
領域との組み合わせにより上記第１配線に接続される第
１接続形態と、上記第２配線を介して第３配線に接続さ
れる第２接続形態との両方を持つようにすることによ
り、セルの配置にかかわらず入力信号領域が確保される
ため、自動配線技術による配線設計においても未結線を
大幅に低減させることができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、特定の論理回路を実現する
１ないし複数のＭＯＳＦＥＴが形成されてなる単位領域
の複数個を第１方向に配置して、その上部に上記第１方
向に延びる第１配線を形成し、上記複数配置された単位
領域に沿そって、かつその単位領域外において上記第１
方向に延びる第２配線を形成し、上記隣接する単位領域
間に記第１方向と直交する第２方向に延びる第３配線を
備えた配線専用領域を設けて置き、上記単位領域に形成
された論理回路は、必要に応じて隣接する上記配線専用
領域との組み合わせにより上記第１配線に接続される第
１接続形態と、上記第２配線を介して第３配線に接続さ
れる第２接続形態との両方を持つようにすることによ
り、セルの配置にかかわらず入力信号領域が確保される
ため、自動配線技術による配線設計においても未結線を
大幅に低減させることができる。
【図１】この発明に係るダイナミック型ＲＡＭの一実施
例を示す概略レイアウト図である。
例を示す概略レイアウト図である。
【図２】図１における各回路ブロックの一実施例を示す
概略素子レイアウト図である。
概略素子レイアウト図である。
【図３】図１における回路ブロックを構成するセルの一
実施例を示す概略素子レイアウト図である。
実施例を示す概略素子レイアウト図である。
【図４】図１における回路ブロックを構成するセルの他
の一実施例を示す概略素子レイアウト図である。
の一実施例を示す概略素子レイアウト図である。
【図５】図１における回路ブロックを構成するセルの更
に他の一実施例を示す概略素子レイアウト図である。
に他の一実施例を示す概略素子レイアウト図である。
【図６】図１における回路ブロックを構成するセルの更
に他の一実施例を示す概略素子レイアウト図である。
に他の一実施例を示す概略素子レイアウト図である。
【図７】図１における回路ブロックを構成するセルの更
に他の一実施例を示す概略素子レイアウト図である。
に他の一実施例を示す概略素子レイアウト図である。
【図８】図１における回路ブロックで構成される周辺回
路に対する電源供給の一実施例を説明するための配線レ
イアウト図である。
路に対する電源供給の一実施例を説明するための配線レ
イアウト図である。
【図９】この発明が適用されるダイナミック型ＲＡＭの
他の一実施例を示す概略構成図である。
他の一実施例を示す概略構成図である。
【図１０】この発明に係るダイナミック型ＲＡＭの一実
施例を示す概略レイアウト図である。
施例を示す概略レイアウト図である。
【図１１】この発明に係るダイナミック型ＲＡＭのセン
スアンプ部を中心にしたアドレス入力からデータ出力ま
での簡略化された一実施例を示す回路図である。
スアンプ部を中心にしたアドレス入力からデータ出力ま
での簡略化された一実施例を示す回路図である。
【図１２】この発明が適用されるＳＤＲＡＭの一実施例
を示す全体ブロック図である。
を示す全体ブロック図である。
ＹＤＣ…Ｙデコーダ、ＭＡ…メインアンプ、ＣＯＬＲＥ
Ｄ…Ｙ系救済回路、ＣＯＬＰＤＣ…Ｙ系プリデコーダ、
ＲＯＷＲＥＤ…Ｘ系救済回路、ＲＯＷＰＤＣ…Ｘ系プリ
デコーダ、ＳＡ…センスアンプ、ＳＷＤ…サブワードド
ライバ、ＭＷＤ…メインワードドライバ、１１，１２…
デコーダ，メインワードドライバ、１５…サブアレイ、
１６…センスアンプ、１７…サブワードドライバ、１８
…クロスエリア、５１…アドレスバッファ、５２…プリ
デコーダ、５３…デコーダ、６１…メインアンプ、６２
…出力バッファ、６３…入力バッファ、Ｑ１〜Ｑ２０…
ＭＯＳＦＥＴ、１…モードデコーダ、２…モードラッチ
回路、３…アドレスラッチ回路、１０…モードレジス
タ、２０…コマンドデコーダ、３０…タイミング発生回
路、３０…クロックバッファ、２００Ａ〜２００Ｄ…メ
モリアレイ、２０１Ａ〜２０１Ｄ…ロウデコーダ、２０
２Ａ〜２０２Ｄ…センスアンプ及びカラム選択回路、２
０３Ａ〜２０３Ｄ…カラムデコーダ、２０５…カラムア
ドレスバッファ、２０６…ロウアドレスバッファ、２０
７…カラムアドレスカウンタ、２０８…リフレッシュカ
ウンタ、２０９…コントローラ、２１０…入力バッフ
ァ、２１１…出力バッファ、２１２Ａ〜Ｄ…メインアン
プ、２１３…ラッチ／レジスタ、２１４Ａ〜Ｄ…ライト
バッファ。
Ｄ…Ｙ系救済回路、ＣＯＬＰＤＣ…Ｙ系プリデコーダ、
ＲＯＷＲＥＤ…Ｘ系救済回路、ＲＯＷＰＤＣ…Ｘ系プリ
デコーダ、ＳＡ…センスアンプ、ＳＷＤ…サブワードド
ライバ、ＭＷＤ…メインワードドライバ、１１，１２…
デコーダ，メインワードドライバ、１５…サブアレイ、
１６…センスアンプ、１７…サブワードドライバ、１８
…クロスエリア、５１…アドレスバッファ、５２…プリ
デコーダ、５３…デコーダ、６１…メインアンプ、６２
…出力バッファ、６３…入力バッファ、Ｑ１〜Ｑ２０…
ＭＯＳＦＥＴ、１…モードデコーダ、２…モードラッチ
回路、３…アドレスラッチ回路、１０…モードレジス
タ、２０…コマンドデコーダ、３０…タイミング発生回
路、３０…クロックバッファ、２００Ａ〜２００Ｄ…メ
モリアレイ、２０１Ａ〜２０１Ｄ…ロウデコーダ、２０
２Ａ〜２０２Ｄ…センスアンプ及びカラム選択回路、２
０３Ａ〜２０３Ｄ…カラムデコーダ、２０５…カラムア
ドレスバッファ、２０６…ロウアドレスバッファ、２０
７…カラムアドレスカウンタ、２０８…リフレッシュカ
ウンタ、２０９…コントローラ、２１０…入力バッフ
ァ、２１１…出力バッファ、２１２Ａ〜Ｄ…メインアン
プ、２１３…ラッチ／レジスタ、２１４Ａ〜Ｄ…ライト
バッファ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8242 (72)発明者 中井 潔 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 鈴木 幸英 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 森田 貞幸 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 江川 英和 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 阿部 桂 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 阪本 憲成 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 Ｆターム(参考） 5B024 AA15 BA29 CA21 5F038 BB04 BE09 BG03 BG06 CA02 CA03 CA05 CA06 CA10 CA17 CD02 CD03 CD05 CD06 CD08 CD09 CD14 CD18 DF05 DF06 DF16 EZ20 5F064 BB14 BB16 BB26 BB30 CC12 DD02 DD05 DD12 DD15 DD19 DD34 DD36 DD42 EE02 EE16 EE25 EE34 EE47 EE52 EE54 FF02 FF52 5F083 GA30 LA01 LA03 LA04 LA05 LA06 LA07 LA12 LA16 LA17 LA18 ZA10
Claims (16)
- 【請求項１】 第１方向に複数配置された単位領域と、 上記第１方向に複数配置された単位領域上において上記
第１方向に延びる第１配線と、 上記複数配置された単位領域に沿そって、かつその単位
領域外において上記第１方向に延びる第２配線と、 上記単位領域に隣接して設けられ、上記第１方向と直交
する第２方向に延びる第３配線が形成される配線専用領
域とを備え、 上記単位領域は、特定の論理機能を実現する１ないし複
数のＭＯＳＦＥＴが形成されものであり、 上記配線専用領域に形成される第３配線は、上記単位領
域に形成された論理機能を実現する回路と上記第２配線
との間での信号の授受に用いられるものであることを特
徴とする半導体集積回路装置。 - 【請求項２】 第１方向に複数配置された単位領域と、 上記第１方向に複数配置された矩形の単位領域上におい
て上記第１方向に延びる第１配線と、 上記複数配置された単位領域に沿そって、かつその単位
領域外において上記第１方向に延びる第２配線と、 上記隣接する単位領域間に設けられ、上記第１方向と直
交する第２方向に延びる第３配線を備えた配線専用領域
とを備え、 上記単位領域は、特定の論理回路を実現する１ないし複
数のＭＯＳＦＥＴが形成され、隣接する上記配線専用領
域との組み合わせにより上記第１配線に接続される第１
接続形態と、上記第２配線を介して第３配線に接続され
る第２接続形態との両方を有することを特徴とする半導
体集積回路装置。 - 【請求項３】 請求項２において、 上記配線専用領域は、各単位領域に対応して一対一に対
応して設けられるものであり、それに対応した上記単位
領域に形成された論理回路において上記第２接続形態が
必要とされた場合に使用されるものであることを特徴と
する半導体集積回路装置。 - 【請求項４】 請求項１ないし請求項３のいずれかにお
いて、 上記第３配線は、上記単位領域内において論理回路を実
現する複数のＭＯＳＦＥＴ間を接続する配線と同じ工程
で形成されるものであることを特徴とする半導体集積回
路装置。 - 【請求項５】 第１方向に複数配置された単位領域と、 上記第１方向に複数配置された単位領域上の中央部に形
成され、上記第１方向に延びる信号線と、 上記第１方向に複数配置された単位領域上の両側に形成
され、かかる第１方向に延びる電源線とを備え、 上記単位領域は、特定の論理機能を実現する１ないし複
数のＭＯＳＦＥＴが形成されるものであり、 上記電源線は、 上記第１電圧と第２電圧で動作する論理回路に対応した
単位領域上ではそれぞれが１の配線幅を持つように形成
され、 上記第１電圧及び第２電圧とは異なる第３電圧で動作す
る論理回路に対応した単位領域上では、上記１の配線幅
が上記第１又は第２電圧を供給する電源線と上記第３電
圧を供給する電源線及びそれらの配線間隔によって分割
されるものであることを特徴とする半導体集積回路装
置。 - 【請求項６】 請求項５において、 上記単位領域には、Ｎチャンネル型ＭＯＳＦＥＴとＰチ
ャンネル型ＭＯＳＦＥＴが形成されるものであり、 上記Ｎチャンネル型ＭＯＳＦＥＴが形成される単位領域
上の端部には、回路の基準電位に対応した第１電圧を供
給する電源線が形成され、 上記Ｐチャンネル型ＭＯＳＦＥＴが形成される単位領域
上の端部には、電源電圧に対応した第２電圧を供給する
電源線が形成されるものであることを特徴とする半導体
集積回路装置。 - 【請求項７】 第１方向に複数配置された単位領域と、 上記第１方向に複数配置された単位領域上の中央部に形
成され、かかる第１方向に延びる信号線と、 上記第１方向に複数配置された単位領域上の両側に形成
され、かかる第１方向に延びる電源線とを備え、 上記単位領域は、特定の論理機能を実現する１ないし複
数のＭＯＳＦＥＴが形成されるものであり、 上記ＭＯＳＦＥＴを構成するソース，ドレインの半導体
領域の一端側は、上記単位領域の端部に近接するよう形
成されるものであることを特徴とする半導体集積回路装
置。 - 【請求項８】 請求項７において、 上記信号線及び電源線は第２層目の金属配線層により構
成され、上記ＭＯＳＦＥＴのゲート、ソース及びドレイ
ンに接続される信号線は、第１層目の金属配線層により
構成されるものであることを特徴とする半導体集積回路
装置。 - 【請求項９】 第１方向に複数配置された単位領域と、 上記第１方向に複数配置された単位領域上の中央部に形
成され、かかる第１方向に延びる第１信号線と、 上記第１方向に複数配置された単位領域上の両側に形成
され、かかる第１方向に延びる第１と第２電源線とを備
えた第１セル群と、 上記第１方向に複数配置された単位領域と、 上記第１方向に複数配置された単位領域上の中央部に形
成され、かかる第１方向に延びる第２信号線と、 上記第１方向に複数配置された単位領域上の両側に形成
され、かかる第１方向に延びる第１と第２電源線とを備
えた第２セル群とを備え、 上記第１セル群と第２セル群は、上記第１又は第２電源
線に対応した単位領域の端部が互いに隣接するよう背中
合わせに各単位領域が配置されて上記第１又は第２電源
線を１つの電源線で構成するとともに、かかる電源線に
対応して設けられるコンタクト部を、上記単位領域の基
準となるピッチに合わせて形成してなることを特徴とす
る半導体集積回路装置。 - 【請求項１０】 第１方向に複数配置された単位領域
と、 上記第１方向に複数配置された矩形の単位領域上に形成
され、かかる第１方向に延びる第１配線と、 上記複数配置された単位領域に沿って、かつその領域外
に形成されて上記第１方向に延びる第２配線とを備え、 上記単位領域は、特定の論理回路を実現する１ないし複
数のＭＯＳＦＥＴが形成されるものであり、 上記複数のＭＯＳＦＥＴのうち、ドレイン領域が上記第
１方向に複数個が並べられて配置され、それらが並列形
態に接続されて１つのＭＯＳＦＥＴを構成するものは、
上記各ドレイン領域のそれぞれが上記第２配線に接続さ
れる複数の配線を持つようにしてなることを特徴とする
半導体集積回路装置。 - 【請求項１１】 請求項１０において、 上記第１配線及び第２配線は第２層目の金属配線層によ
り構成され、上記ＭＯＳＦＥＴのドレインと上記第２配
線とを接続させる配線は、第１層目の金属配線層により
構成されるものであることを特徴とする半導体集積回路
装置。 - 【請求項１２】 第１方向に複数配置された単位領域
と、 上記第１方向に複数配置された単位領域上の中央部に形
成され、かかる第１方向に延びる第１信号線と、 上記第１方向に複数配置された単位領域上の両側に形成
され、かかる第１方向に延びる第１と第２電源線とを備
えた単位回路と、 上記単位回路の複数個が第２方向に並べられて配置され
てなる回路ブロックと、 上記第２方向において回路ブロックの両側に上記第１と
第２電源線に対応した第１電圧と第２電圧を供給する第
３電源線と第４電源線の対を上記第２方向に延長してそ
れぞれ配置し、上記対とされた第３電源線と第４電源線
を上記単位回路の第１電源線と第２電源線とでそれぞれ
相互に接続してなることを特徴とする半導体集積回路装
置。 - 【請求項１３】 請求項１２において、 上記回路ブロックは、半導体チップの第１方向の中央部
において、上記第２方向に並んで配置される複数のボン
ディングパッド列に沿って配置され、 上記半導体チップの両側には、同じ記憶構成を持つメモ
リアレイが構成されて上記回路ブロック及びボンディン
グパッドを挟むように配置してなることを特徴とする半
導体集積回路装置。 - 【請求項１４】 請求項１３において、 上記半導体チップの第２方向の中央部には、上記メモリ
アレイの不良救済のための冗長回路が形成され、 上記メモリアレイは、上記回路ブロック及びボンディン
グパッド列と上記冗長回路とにより４つに分割して構成
されるものであることを特徴とする半導体集積回路装
置。 - 【請求項１５】 第１方向に連続して複数配置された矩
形の単位領域と、 上記複数の単位領域上を上記第１方向に延びる第１配線
と、 上記複数配置された矩形の単位領域に沿って、かつ該単
位領域外において上記第１方向に延びる第２配線と、 隣り合う上記単位領域間にそれぞれ設けられた中間領域
と、 上記第１方向と直交する第２方向に延び、いずれかの上
記中間領域に形成され、上記第２配線と接続される第３
配線とを備え、 上記単位領域は論理回路を構成するためのトランジスタ
を備え、 上記第３配線が形成された中間領域に対応する単位領域
は、その論理回路の入力信号を上記第１配線と第３配線
とから受け、 上記第３配線が形成されない中間領域に対応する単位領
域は、その論理回路の入力信号を上記第１配線から受け
ることを特徴とする半導体集積回路装置。 - 【請求項１６】 第１方向に複数配置された矩形の単位
領域と、 上記第１方向に複数配置された単位領域上において上記
第１方向に延びる第１配線と、 上記複数配置された矩形の単位領域に沿って、かつその
単位領域外において上記第１方向に延びる第２配線と、 上記単位領域に隣接して設けられ、上記第１方向と直交
する第２方向に延びる第３配線が形成される配線領域と
を備え、 上記単位領域は、特定の論理機能を実現する１ないし複
数の回路素子が形成されるものであり、 上記配線領域に形成される第３配線は、上記単位領域に
形成された論理機能を実現する回路素子と上記第２配線
との間で信号の授受に用いられるものであることを特徴
とする半導体集積回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10244009A JP2000077609A (ja) | 1998-08-28 | 1998-08-28 | 半導体集積回路装置 |
| TW088112480A TW444379B (en) | 1998-08-28 | 1999-07-22 | Semiconductor integrated circuit device |
| KR1019990035026A KR100649436B1 (ko) | 1998-08-28 | 1999-08-23 | 메모리의 주변회로와 배선 레이아웃이 개선된 반도체장치 |
| US09/385,631 US6274895B1 (en) | 1998-08-28 | 1999-08-27 | Semiconductor integrated circuit device |
| US09/928,497 US6707139B2 (en) | 1998-08-28 | 2001-08-14 | Semiconductor device with plural unit regions in which one or more MOSFETs are formed |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10244009A JP2000077609A (ja) | 1998-08-28 | 1998-08-28 | 半導体集積回路装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005324333A Division JP2006121097A (ja) | 2005-11-09 | 2005-11-09 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000077609A true JP2000077609A (ja) | 2000-03-14 |
Family
ID=17112365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10244009A Pending JP2000077609A (ja) | 1998-08-28 | 1998-08-28 | 半導体集積回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6274895B1 (ja) |
| JP (1) | JP2000077609A (ja) |
| KR (1) | KR100649436B1 (ja) |
| TW (1) | TW444379B (ja) |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20000017466A (ko) | 2000-03-25 |
| TW444379B (en) | 2001-07-01 |
| US6274895B1 (en) | 2001-08-14 |
| US6707139B2 (en) | 2004-03-16 |
| US20020030212A1 (en) | 2002-03-14 |
| KR100649436B1 (ko) | 2006-11-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050901 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050922 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051109 |
|
| A711 | Notification of change in applicant |
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|
| A131 | Notification of reasons for refusal |
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|
| A02 | Decision of refusal |
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