JP5603768B2 - 半導体集積回路の配線方法、半導体回路配線装置および半導体集積回路 - Google Patents

Description

本発明の実施形態は、複数の層を用いて信号配線パターンと電源配線パターンを配置する半導体集積回路の配線方法、半導体回路配線装置および半導体集積回路に関する。

集積回路の配線微細化およびそれによる配線抵抗、寄生容量の増加に伴い、信号の伝播遅延およびそのばらつきが増大し、タイミング設計の難易度が高まっている。このような背景から、配線層の上層部に形成される配線抵抗が低い厚膜配線層を用いて特定の配線の信号伝播遅延を短縮して信号の高速化を図り、これによってタイミングを改善する手法が一般に用いられている。

この手法を使用するためには、信号配線用の厚膜配線層が必要である。一方、電源電圧の配線抵抗による電圧降下（ＩＲドロップ）を抑制する観点からは、電源配線網のインピーダンスを下げるために、厚膜配線層にできる限り多く電源配線を敷き詰めるのが望ましい。

ところが、信号配線用と電源配線用に別個に厚膜配線層を設けるとなると、新たなデバイス構造が必要となり、製造費用が嵩み、設計変更に要する期間も長くなってしまう。このため、配線抵抗による電圧降下が許容範囲である限りは、厚膜配線層を、信号配線用と電源配線用で共用するのが望ましい。

ところで、ディジタル集積回路の一般的な設計手順では、電源配線を敷設してから通常の信号配線を敷設する。この手順に従って設計する場合、厚膜配線層の全面に電源配線を敷設してしまうと、厚膜配線層に信号配線を敷設できなくなってしまう。仮に、厚膜配線層の一部を信号配線用に空けておくようにすると、このような空きがない場合と比べて、電源配線網のインピーダンスが大きくなり、電源電圧の配線抵抗による電圧降下が大きくなってしまい、半導体集積回路の誤動作の原因になる。

これに対して、信号配線後に電源配線を追加することにより配線抵抗による電圧降下を抑制する手法も提案されている。ところが、特に何の工夫もなしにこの手法を適用しても、追加可能な電源配線は限られるため、作業時間がかかる割には電圧降下をそれほど抑制できない。

特開２００４−１５８５３２号公報 特開２００５−３２２７８５号公報 特開２００６−２４４０８０号公報 特開２００８−３１０５２７号公報

本発明の実施形態は、信号配線パターンの信号伝搬遅延の低減を、電源配線パターン減少による電圧降下増大やその対策のための配線層の追加を抑制しつつ、かつこれを簡易なパターン配置手順で実現できる半導体集積回路の配線方法、半導体回路配線装置および半導体集積回路を提供するものである。

本実施形態に係る半導体集積回路の配線方法は、主に信号配線パターンが形成される第１の層とは別個の第２の層に、空き領域をそれぞれの間に挟んで複数列の電源配線パターンを規則的に配置し、前記空き領域の幅を前記複数列の電源配線パターン中の最小幅の電源配線パターンの幅よりも狭くする。次に、前記第２の層における２列分以上の前記空き領域のそれぞれに、隣接する両側の前記電源配線パターンに接触しないように、前記第１の層と電気的に導通した前記信号配線パターンを配置する。次に、前記空き領域に残存するパターン配置可能領域の少なくとも一部に、前記電源配線パターンを再配置する。

一実施形態に係る半導体回路配線装置の概略構成を示すブロック図。 図１の半導体回路配線装置の処理動作の一例を示すフローチャート。 図２のフローチャートに従って作製される半導体集積回路の一例を示す平面図。 図３とは別の例を示す平面図。 図３の変形例を示す平面図。 図４の変形例を示す平面図。

以下、図面を参照しながら、本発明の実施形態について説明する。

図１は一実施形態に係る半導体回路配線装置の概略構成を示すブロック図である。図１の半導体回路配線装置は、半導体集積回路の第１の層と第２の層に信号配線パターンと電源配線パターンを配置するものである。第１の層は、主に信号配線パターンが配置される層であるが、電源配線パターンも配置可能である。第２の層は、第１の層の例えば上方に配置され、主に電源配線パターンが配置される層であるが、本実施形態ではこの第２の層に電源配線パターンと信号配線パターンの双方を配置することを念頭に置いている。第２の層には、例えば厚膜配線層が用いられるが、厚膜配線層以外の層を用いてもよい。

また、半導体集積回路の層構成は、上述した第１および第２の層の二層構造であるとは限らない。例えば、主に信号配線パターンが形成される層が第１の層以外に複数の層に分かれていてもよいし、主に電源配線パターンが形成される層が第２の層以外に複数の層に分かれていてもよい。以下では、説明の簡略化のために、半導体集積回路が第１および第２の層からなる二層構造である例を説明する。

図１の半導体回路配線装置は、第１のパターン配置部１と、第２のパターン配置部２と、第３のパターン配置部３とを備えている。これら第１〜第３のパターン配置部１〜３の少なくとも一部は、ハードウェアで構成してもよいし、ソフトウェアで構成してもよい。ソフトウェアで構成する場合、コンピュータがソフトウェアによって、第１〜第３のパターン配置部１〜３の処理を実行することになる。この場合、一台のコンピュータで第１〜第３のパターン配置部１〜３の処理を行っても良いし、複数台のコンピュータで分担して第１〜第３のパターン配置部１〜３の処理を行っても良い。

第１のパターン配置部１は、第２の層に複数列の電源配線パターンを規則的に配置する。各電源配線パターンは、間に空き領域を挟んで配置される。空き領域の幅は、複数列の電源配線パターン中の最小幅の電源配線パターンの幅よりも狭く設定される。ここで、「規則的」とは、一方向に延びる電源配線パターンと、同じ方向に延びる空き領域とが交互に配置されることを意味し、必ずしも各列の空き領域の幅が同じである必要はなく、同様に、各列の電源配線パターンの幅が同じである必要もない。

空き領域の幅を、複数列の電源配線パターン中の最小幅の電源配線パターンの幅よりも狭くする理由は、第２の層における電源配線パターンの密度を必要以上に低くしないためである。本実施形態は、第２の層を電源配線パターンと信号配線パターンで共用することを念頭に置いているが、上述した空き領域の幅が広い場合には、信号配線パターンは配置できても、電源配線パターンの配線抵抗が高くなってしまい、電源電圧の電圧降下も増大してしまう。そこで、本実施形態では、空き領域の幅を、電源配線パターンの最小幅未満に制限している。

第２のパターン配置部２は、第２の層における２列分以上の空き領域のそれぞれに信号配線パターンを配置する。信号配線パターンは、その両側の電源配線パターンに接触しないように空き領域内に配置され、しかも、空き領域の幅は、電源配線パターンの最小幅未満であるため、信号配線パターンの幅も、電源配線パターンの最小幅未満になる。

これにより、第２の層においては、先に配置された複数列の電源配線パターンの幅よりも、信号配線パターンの幅の方が狭くなる。ただし、第２の層には、電源配線パターンの列数に応じた数の空き領域が設けられるため、個々の信号配線パターンの幅が狭くても、第２の層上での信号配線パターンの密度はある程度確保可能である。

第３のパターン配置部３は、第２の層上の空き領域に信号線配線パターンを配置した後、空き領域に残存するパターン配置可能領域に、さらに電源配線パターンを配置する。第３のパターン配置部３で配置される電源配線パターンの幅は、第１のパターン配置部１が配置する複数列の電源配線パターンの幅よりも狭くなる。

なお、場合によっては、第３のパターン配置部３により空き領域内に配置される電源配線パターンは、その両側の電源配線パターンと接触させてもよい。これにより、電源配線パターンの幅を広げることができる。ただし、第３のパターン配置部３により空き領域内に配置される電源配線パターンの両側の電源配線パターンが別種類の電源（接地）電圧のパターンであれば、接触させるべきでない。

図２は図１の半導体回路配線装置の処理動作の一例を示すフローチャートである。上述したように、このフローチャートは、コンピュータがソフトウェアで実行してもよいし、図１に示す第１〜第３のパターン配置部１〜３がハードウェアとして図２のフローチャートを実行してもよい。

図３および図４は図２のフローチャートに従って作製される半導体集積回路の一例を示す平面図である。図３および図４では、第２の層に配置される電源配線パターン１１を縦方向に延びる列として描いている。図４では、横方向に延びるパターンも描かれているが、このパターンは、第１の層よりも下方に形成される電源配線パターン１２である。

なお、図３と図４の配線パターンは互いに異なっており、関連性はない。以下、図１〜図３に基づいて、本実施形態に係る半導体回路配線装置の処理動作を説明する。図２のフローチャートを開始するにあたり、第１の層への信号配線パターン２０の配置はすでに終わっているものとする。なお、第１の層に電源配線パターン１１を形成してもよい。

まず、第１のパターン配置部１は、第２の層に、複数列の電源配線パターン１１を規則的に配置する（ステップＳ１、図３（ａ）、図４（ａ））。このとき、隣接する電源配線パターン１１間の空き領域１０の幅は、複数列の電源配線パターン１１中の最小幅の電源配線パターン１１の幅よりも狭くする。

以下、ステップＳ１をより詳細に説明する。図３（ａ）と図４（ａ）では、複数列の電源配線パターン１１がすべて同じ幅の例を示しているが、上述したように、必ずしも電源配線パターン１１の幅は同じでなくてもよい。そこで、ステップＳ１では、仮に複数列の電源配線パターン１１の幅がそれぞれ異なっていたとしても、その中の最小幅の電源配線パターン１１の幅よりも、空き領域１０の幅を狭くする。このようにすることで、第２の層における電源配線パターン１１の密度を向上でき、電源電圧の配線抵抗による電圧降下を抑制できる。

電源配線パターン１１は、必ずしも１種類だけとは限らず、例えば、図４（ａ）に示すように、電源電圧（ＶDCC）パターン１１ａと接地（ＶSSC）パターン１１ｂの２種類を設けて、交互に配置することが考えられるが、これは一例にすぎない。また、電源電圧パターンを配置する層と接地パターンを配置する層とを分けて、それぞれの層で、上述した空き領域１０を隔てて、複数列の配線パターンを配置してもよい。あるいは、電源電圧パターンと接地パターンのいずれか一方のみについて、図３（ａ）または図４（ａ）のような配置を行ってもよい。

第２の層に配置される電源配線パターン１１は、他の層の電源配線パターンまたは電源端子と電気的に導通させなければならないため、他の層と接続するためのコンタクト１３が必要に応じて設けられる。図４の例では、第１の層の下方に配置される他の層にも、電源電圧（ＶDDC）パターンと接地（ＶSSC）パターンが交互に配置されており、これらパターンと第２の層上の電源配線パターン１１ａ、１１ｂとを電気的に導通させるために、図４（ｂ）に示すように、両パターンが交差する位置に必要に応じてコンタクト１３が設けられる。

ステップＳ１の処理が終わると、次に、第２のパターン配置部２は、ステップＳ１の工程で得られた複数列の空き領域１０のうち２列分以上に、信号配線パターン１４をそれぞれ配置する（ステップＳ２、図３（ｂ）、図４（ｂ））。ここでは、図３（ｂ）および図４（ｂ）に示すように、隣接する電源配線パターン１１に接触しないように、空き領域１０内に信号配線パターン１４が配置される。信号配線パターン１４のパターン長には特に制限はなく、空き領域１０の一部のみに信号配線パターン１４を配置してもよい。

第２の層の信号配線パターン１４には、第１の層の信号配線パターン２０と電気的に導通させるためのコンタクト１５が設けられる。コンタクト１５を設ける位置は第１の層との関係で定まるため、コンタクト１５の位置に合わせて第２の層に信号配線パターン１４が形成される。例えば、図４（ｂ）の場合、第１の層に横方向に延びる信号配線パターン２０が配置されており、この信号配線パターン２０との電気的導通を図るべく、第２の層に縦方向に延びる信号配線パターン１４と交差する箇所にコンタクト１５が設けられる。

ステップＳ１で配置した電源配線パターン１１の列数が多いほど、空き領域１０の列数も多くなり、ひいては、ステップＳ２で配置可能な信号配線パターン１４の列数も多くなる。これはすなわち、第２の層における信号配線パターン１４の密度をより高くできることを示しており、信号伝搬遅延が少なくなり、半導体集積回路の電気的特性を向上できる。

本実施形態では、第２の層における複数列の電源配線パターン１１の空き領域１０の２列以上に信号配線パターン１４を配置することを想定しているが、第２の層に配置される個々の信号配線パターン１４は、同じ信号のパターンでもよいし、別個の信号のパターンでもよい。すなわち、第２の層に配置する信号配線パターン１４の信号の種類には特に制限はない。一例としては、第２の層を使って信号配線の配線抵抗による電圧降下の抑制を図る必要性のある信号（例えば、各種の制御信号や種々のクリティカル信号）や、信号遅延に対する許容度が狭い信号（例えばクロック信号）などの信号配線パターン１４を第２の層に配置することが考えられる。

図２のステップＳ２の工程が終わると、次に、第３のパターン配置部３は、第２の層における空き領域１０の中で、信号配線パターン１４が配置されていない領域に、ステップＳ１で配置した電源配線パターン１１と同種の電源配線パターン１６を配置する（ステップＳ３、図３（ｃ））。

このステップＳ３を設ける理由は、ステップＳ１で第２の層に空き領域１０を設けることにより、第２の層での電源配線パターン１１の密度が減少することから、少しでも密度を増やすために、空き領域１０を有効活用して、できるだけ多くの電源配線パターン１６を配置するものである。

ステップＳ３では、空き領域１０内に分散して電源配線パターン１６が配置されることになるが、いずれのパターンも、他の層と電気的に導通させる必要があるため、必要に応じてコンタクト１７が形成される。また、上述したように、場合によっては、隣接する電源配線パターン１１と接触させるような電源配線パターン１６を配置して、配線幅を広げてもよい。

ステップＳ３で配置される電源配線パターン１６は、ステップＳ１と同様に、１種類の電源電圧用のパターンである必要はなく、異なる２種類以上の電源電圧および接地電圧用の電源配線パターン１６を、それぞれ別個の空き領域１０に配置してもよい。あるいは、同じ空き領域１０内に、別種類の電源配線パターン１６を互いに接触しないように配置してもよい。

このように、本実施形態は、第２の層に空き領域１０をそれぞれの間に挟んで複数列の電源配線パターン１１を規則的に配置し、空き領域１０の幅を複数列の電源配線パターン１１中の最小幅の電源配線パターン１１の幅よりも狭くする。その後、空き領域１０内に信号配線パターン１４を配置し、まだ空き領域１０が残っている場合には、電源配線パターン１６を再度配置する。これにより、第２の層を信号配線パターンと電源配線パターンで共用でき、信号と電源電圧のそれぞれの配線抵抗による電圧降下を抑制できることから、電気特性に優れた半導体集積回路を作製できる。

上述した図３と図４では、電源配線パターン１６のそれぞれが信号配線パターン１４を配置可能な空き領域１０を有する例を説明したが、必ずしも各電源配線パターン１６に一つずつ空き領域１０を設ける必要はない。例えば、、複数本の電源配線パターン１６に一つの割合で、信号配線パターン１４を配置可能な空き領域１０を設けてもよい。

例えば、図５と図６は二本の電源配線パターン１６に一つの割合で、信号配線パターン１４を配置可能な空き領域１０を有する例を示しており、図５は図３に対応し、図６は図４に対応する平面図である。図５と図６の場合も、第２の層を信号配線パターン１４と電源配線パターン１６で共用できる。

上述した実施形態で説明した半導体回路配線装置の少なくとも一部は、ハードウェアで構成してもよいし、ソフトウェアで構成してもよい。ソフトウェアで構成する場合には、半導体回路配線装置の少なくとも一部の機能を実現するプログラムをフレキシブルディスクやＣＤ−ＲＯＭ等の記録媒体に収納し、コンピュータに読み込ませて実行させてもよい。記録媒体は、磁気ディスクや光ディスク等の着脱可能なものに限定されず、ハードディスク装置やメモリなどの固定型の記録媒体でもよい。

また、半導体回路配線装置の少なくとも一部の機能を実現するプログラムを、インターネット等の通信回線（無線通信も含む）を介して頒布してもよい。さらに、同プログラムを暗号化したり、変調をかけたり、圧縮した状態で、インターネット等の有線回線や無線回線を介して、あるいは記録媒体に収納して頒布してもよい。

本発明の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本発明の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。

１ 第１のパターン配置部
２ 第２のパターン配置部
３ 第３のパターン配置部

Claims (5)

1. 半導体回路配線装置を用いて、第１信号配線パターンが形成される第１の層とは別の第２の層に、空き領域をそれぞれの間に挟んで複数列の第１電源配線パターンを規則的に配置し、前記空き領域の幅を前記複数列の第１電源配線パターン中の最小幅の第１電源配線パターンの幅よりも狭くする工程と、
   前記半導体回路配線装置を用いて、前記第２の層における前記空き領域に、隣接する両側の前記第１電源配線パターンに接触しないように、前記第１の層と電気的に導通した第２信号配線パターンを配置する工程と、
   前記半導体回路配線装置を用いて、前記空き領域に残存するパターン配置可能領域の少なくとも一部に、第２電源配線パターンを配置する工程と、を備えることを特徴とする半導体集積回路の配線方法。
2. 前記第２信号配線パターンを配置する工程と、その後の前記第２電源配線パターンを再配置する工程とにより、前記複数列の第１電源配線パターン間の前記空き領域のそれぞれに、前記第２信号配線パターンのみが配置されるか、前記第２電源配線パターンのみが配置されるか、前記第２信号配線パターンおよび前記第２電源配線パターンが配置されることを特徴とする請求項１に記載の半導体集積回路の配線方法。
3. 第１信号配線パターンが形成される第１の層とは別の第２の層に、空き領域をそれぞれの間に挟んで複数列の第１電源配線パターンを規則的に配置し、前記空き領域の幅を前記複数列の第１電源配線パターン中の最小幅の第１電源配線パターンの幅よりも狭くする第１のパターン配置部と、
   前記第２の層における前記空き領域に、隣接する両側の前記第１電源配線パターンに接触しないように、前記第１の層と電気的に導通した第２信号配線パターンを配置する第２のパターン配置部と、
   前記第２の層の前記空き領域に残存するパターン配置可能領域の少なくとも一部に、第２電源配線パターンを配置する第３のパターン配置部と、を備えることを特徴とする半導体回路配置装置。
4. 前記第２のパターン配置部と前記第３のパターン配置部とにより、前記複数列の第１電源配線パターン間の前記空き領域のそれぞれに、前記第２信号配線パターンのみが配置されるか、前記第２電源配線パターンのみが配置されるか、前記第２信号配線パターンおよび前記第２電源配線パターンが配置されることを特徴とする請求項３に記載の半導体回路配置装置。
5. 第１信号配線パターンが形成される第１の層と、
   前記第１の層の上方または下方に配置される第２の層と、を備え、
   前記第２の層には、周期的な規則性を持って配置された複数列の電源配線からなる第１電源配線パターンが配置され、
   前記第２の層における前記複数列の第１電源配線パターン中の互いに隣りあった電源配線間の領域の最大の領域幅は、前記第１電源配線パターン中の最小の配線幅より狭く設定され、
   前記第２の層における前記複数列の第１電源配線パターン中の互いに隣りあった電源配線間の領域の少なくとも一部には、隣接する両側の前記第１電源配線パターン中の電源配線に接触しないように、前記第１の層と電気的に導通した第２信号配線パターンが配置され、
   前記第２の層における前記複数列の第１電源配線パターン中の隣りあった電源配線間の領域の少なくとも一部には、前記第２信号配線パターンに加えて、第２電源配線パターンが配置されることを特徴とする半導体集積回路。

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