JP4541918B2

JP4541918B2 - レイアウト装置、レイアウト方法及びレイアウトプログラム

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Publication number: JP4541918B2
Application number: JP2005037995A
Authority: JP
Inventors: 英孝南
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2005-02-15
Filing date: 2005-02-15
Publication date: 2010-09-08
Anticipated expiration: 2025-02-15
Also published as: JP2006227733A

Description

本発明は、レイアウト装置、レイアウト方法及びレイアウトプログラムに関し、特にＬＳＩのレイアウト装置、レイアウト方法及びレイアウトプログラムに関する。

近年においては、大規模集積回路ＬＳＩ（Large Scale Integration）の集積度を向上させるために、ＬＳＩ構造の多層化、微細化が進展している。

ＬＳＩ構造の多層化とは、電源配線等の配線構造が多層化されていることをいう。多層配線構造では配線層間を電気的に絶縁するための層間絶縁膜が各層間に設けられており、層間の電気的接続は層間絶縁膜に開口されたビアホール（スルーホール）を介して行なわれる。

ＬＳＩの微細化とは、ＬＳＩを構成する各種素子等を小さくすることである。ＬＳＩのチップサイズをそのままに各種素子のサイズを小さくしているので、チップ上に搭載できる素子数の増大、集積度の向上を図ることが可能となる。また、ＬＳＩの微細化により、電源配線等の各種配線の配線も縮小される。

各種配線は電気抵抗を有する。配線の持つ電気抵抗Ｒの値は、以下の式で表される。

Ｗ：配線幅
ｄ：配線厚さ
Ｌ：配線長さ
ρ：比抵抗

上記の式からわかるように、配線幅Ｗ、配線厚さｄの値が小さくなると、各種配線の持つ電気抵抗Ｒの値は上昇してしまう。ＬＳＩを微細化すると配線幅、配線厚さは縮小するので、ＬＳＩの微細化は配線抵抗の増加を伴うことになる。

このような配線抵抗の増加は、電源分配時の電源配線の電圧降下（ＩＲドロップ）を誘発する。ＩＲドロップが起こるとパス遅延が増大するので、結果としてＬＳＩの素子特性が低下することになる。

ＩＲドロップを回避するために単に電源配線の数を増やすと、配線の混雑化や信号配線の収束性の悪化が発生してしまい、ＬＳＩチップサイズの増大等の問題につながってしまう。

そこで、近年では、いかにしてＩＲドロップの抑制を図るかが考えられている。

特許文献１では、電源供給対象回路を複数の回路領域に分割し、各回路領域の配置情報及び消費電力情報から電源配線幅を算出し、該電源配線幅に基づいてチップ外部に近い回路領域とチップ中央に位置する回路領域には異なる配線が接続されるように電源配線の幅と本数接続状態を最適化することで、ＩＲドロップを抑制する電源配線方法が提案されている。

また、特許文献２では、スキャンテスト時に複数のテスト対象ブロックを他の対象ブロックからアイソレーション（電気的分離）し、前記テスト対象ブロック毎に位相をずらしたスキャンクロックを供給することで、スキャンテスト時のＩＲドロップを抑制する技術が提案されている。

また、近年では、半導体デバイス等の設計にコンピュータを利用するＥＤＡ（Electronic Design Automation）のツールとして、電源の自動生成を行うことでＩＲドロップを抑制するパワープランツールが提案されている。
特開２００３−１６７９３６号公報特開２００４−２３３０８４号公報

しかし、上記の技術は、以下の問題点を有している。

特許文献２記載の技術は、スキャンテスト時のＩＲドロップを抑制するものであり、作成されるＬＳＩ自体のＩＲドロップの抑制については何ら考慮されていない。

また、特許文献１記載の技術及びパワープランツールでは、電源作成時に信号配線が存在しないため正確な配線混雑度を見積もることができない。また、信号配線が配線収束する保証がなく、実際に信号配線を行う際に電源配線が障害となり配線収束しない場合にマニュアルでの配線修正をしなければならず、場合によっては再度レイアウトの実施を行うことがあり得る。

本発明は上記問題点に鑑みてなされたものであり、良好な配線収束性を維持し、かつ、ＩＲドロップを抑えたＬＳＩのレイアウト行うことのできるレイアウト装置、レイアウト方法及びレイアウトプログラムを提供することを目的とする。

請求項１記載の発明は、ＩＣ上の各素子の位置関係を定めるデザインルールに基づいてレイアウトを行うレイアウト装置であって、素子のレイアウトを行う素子配置手段と、電源配線のレイアウトを行う電源配線配置手段と、電源配線配置手段により配置された前記電源配線が、前記デザインルールを満たすか否かの判断を行う第１の判断手段と、前記第１の判断手段において前記デザインルールを満たすと判断された場合に、信号配線のレイアウトを行う信号配線配置手段と、前記第１の判断手段において前記デザインルールを満たさないと判断された場合には、前記電源配線の再レイアウトをする第１の再レイアウト手段と、前記信号配線配置手段により配置された前記信号配線及び前記電源配線が、前記デザインルールを満たすか否かの判断を行う第２の判断手段と、前記第２の判断手段において前記デザインルールを満たすと判断された場合に、前記電源配線を補強する補強手段と、前記第２の判断手段において前記デザインルールを満たさないと判断された場合には、前記電源配線のうち前記デザインルールを満たさない箇所の修正処理を行う修正処理手段と、前記修正処理手段により修正処理のなされた前記信号配線を再レイアウトする第２の再レイアウト手段と、を有し、前記デザインルールには、許容可能なＩＲドロップを超えてはいけないというルールが含まれており、前記第１の判断手段は、前記第１の再レイアウト手段により再レイアウトされた前記電源配線が、前記デザインルールを満たすか否かの判断も行い、前記第２の判断手段は、前記第２の再レイアウト手段により再レイアウトされた前記信号配線が、前記デザインルールを満たすか否かの判断も行うことを特徴とするレイアウト装置である。

請求項２記載の発明は、請求項１に記載のレイアウト装置において、前記電源配線配置手段による前記修正処理は、前記デザインルールを満たさない前記電源配線の移動処理であることを特徴とする。

請求項３記載の発明は、請求項１または２に記載のレイアウト装置において、前記電源配線配置手段による前記修正処理は、前記デザインルールを満たさない前記電源配線の移動処理であることを特徴とする。

請求項４記載の発明は、請求項１から３のいずれか１項に記載のレイアウト装置において、前記電源配線配置手段による前記修正処理は、前記デザインルールを満たさない前記電源配線の変形処理であることを特徴とする。

請求項５記載の発明は、請求項１から４に記載のレイアウト装置において、前記レイアウト装置のレイアウト対象はＬＳＩであることを特徴とする。

請求項６記載の発明は、ＩＣ上の各素子の位置関係を定めるデザインルールに基づいてレイアウトを行うレイアウト方法であって、素子のレイアウトを行う素子配置手段による第１の工程と、電源配線のレイアウトを行う電源配線配置手段による第２の工程と、前記第２の工程において配置された前記電源配線が、前記デザインルールを満たすか否かの判断を行う第１の判断手段による第３の工程と、前記第３の工程において前記デザインルールを満たすと判断された場合に、信号配線のレイアウトを行う信号配線配置手段による第４の工程と、前記第３の工程において前記デザインルールを満たさないと判断された場合には、前記電源配線の再レイアウトをする第１の再レイアウト手段による第５の工程と、前記第４の工程において配置された前記信号配線及び前記電源配線が、前記デザインルールを満たすか否かの判断を行う第２の判断手段による第６の工程と、前記第６の工程において前記デザインルールを満たすと判断された場合に、前記電源配線を補強する補強手段による第７の工程と、前記第６の工程において前記デザインルールを満たさないと判断された場合には、前記電源配線のうち前記デザインルールを満たさない箇所の修正処理を行う修正処理手段による第８の工程と、前記第８の工程において修正処理のなされた前記信号配線を再レイアウトする第２の再レイアウト手段による第９の工程と、を有し、前記デザインルールには、許容可能なＩＲドロップを超えてはいけないというルールが含まれており、前記第１の判断手段による第３の工程は、前記第１の再レイアウト手段よる第５の工程において再レイアウトされた前記電源配線が、前記デザインルールを満たすか否かの判断も行い前記第２の判断手段による第６の工程は、前記第２の再レイアウト手段による第８の工程において再レイアウトされた前記信号配線が、前記デザインルールを満たすか否かの判断も行うことを特徴とするレイアウト方法である。

請求項７記載の発明は、請求項６に記載のレイアウト方法において、前記第２の再レイアウト手段による前記第８の工程の前記修正処理は、前記デザインルールを満たさない箇所の移動処理、削除処理、変形処理、のいずれかの処理であることを特徴とする。

請求項８記載の発明は、ＩＣ上の各素子の位置関係を定めるデザインルールに基づいてレイアウトを行うレイアウトプログラムであって、素子のレイアウトを行う第１の処理と、電源配線のレイアウトを行う第２の処理と、前記第２の処理により配置された前記電源配線が、前記デザインルールを満たすか否かの判断を行う第３の処理と、前記第３の処理において前記デザインルールを満たすと判断された場合に、信号配線のレイアウトを行う第４の処理と、前記第３の処理において前記デザインルールを満たさないと判断された場合には、前記電源配線の再レイアウトをする第５の処理と、前記第４の処理により配置された前記信号配線及び前記電源配線が、前記デザインルールを満たすか否かの判断を行う第６の処理と、前記第６の処理において前記デザインルールを満たすと判断された場合に、前記電源配線を補強する第７の処理と、前記第６の処理において前記デザインルールを満たさないと判断された場合には、前記電源配線のうち前記デザインルールを満たさない箇所の修正処理を行う第８の処理と、前記第８の処理により修正処理のなされた前記信号配線を再レイアウトする第９の処理と、を有し、前記デザインルールには、許容可能なＩＲドロップを超えてはいけないというルールが含まれており、前記第３の処理は、前記第５の処理により再レイアウトされた前記電源配線が、前記デザインルールを満たすか否かの判断も行い前記第６の処理は、前記第８の処理により再レイアウトされた前記信号配線が、前記デザインルールを満たすか否かの判断も行うことを特徴とするレイアウトプログラムである。

請求項９記載の発明は、請求項８に記載のレイアウトプログラムにおいて、前記第８の処理の前記修正は、前記デザインルールを満たさない箇所の移動処理、削除処理、変形処理、のいずれかの処理であることを特徴とする。

本発明により、電源配線の最適化後に信号配線のレイアウトを行い、該信号配線が収束しない場合には電源配線の修正及び信号配線の再レイアウトを行うので、良好な配線収束性を維持しつつ、ＩＲドロップを抑えた最適なＬＳＩのレイアウト結果を得ることが可能となる。

まず、図１を参照して、本実施形態のＬＳＩレイアウト装置の構成を説明する。レイアウト装置１０は、ＣＰＵ（Central Processing Unit）２０と、デザインルール記憶部２１とライブラリ２２と、ネットリスト記憶部２３と、タイミング制約記憶部２４と、フロアプラン実施部２５と、電圧降下値設定部２６と、電源配線レイアウト部２７と、タイミング調整部２８と、信号配線レイアウト部２９と、配線収束度判断部３０と、から構成される。

ＣＰＵ２０は、中央演算装置であり、装置全体の制御やプログラムの実行等を行う。

デザインルール記憶部２１は、ＩＣ構造を実現するため素子各部の平面的寸法や相互の位置関係、素子間の立方的位置関係や分離間隔等を定めた基本規則である「デザインルール（設計基準）」を記憶する。

ライブラリ２２は、ＮＯＴゲートやＡＮＤゲート等の基本論理ゲートや、これらの組み合わせた論理回路ブロック、フリップフロップなどの機能セルのような、あらかじめ設計、検証されたセルが登録されているデータベースである。

ネットリスト記憶部２３は、回路を構成する各種素子の電気的特性や素子間の電気的な接続関係を記述したファイルである「ネットリスト」を記憶する。

タイミング制約記憶部２４は、ＬＳＩチップのタイミング制約についてのデータを記憶する。

フロアプラン実施部２５は、各セル、論理機能をＬＳＩチップ上のどの領域にレイアウトするか（配置するか）を決定する「フロアプラン」を実行する。

電圧降下値設定部２６は、作成するＬＳＩチップにおいて許容可能なＩＲドロップ値（電圧降下値）を設定する。

電源配線レイアウト部２７は、ＬＳＩチップ上に作成する電源配線（含、ビアホール）のレイアウト、削除、補強等を行う。タイミング調整部２８は、各信号のタイミング調整を行う。

信号配線レイアウト部２９は、ＬＳＩチップ上に作成する信号配線のレイアウトを行う。なお、「電源配線」とは各素子に電源電力を供給するための配線のことであり、「信号配線」とは各素子間を電気的に接続し、信号のやり取りを行う配線のことである。

配線収束度判断部３０は、電源配線／信号配線のレイアウトが収束しているか否かの判断を行う。具体的には、電源配線／信号配線のレイアウトがデザインルールを満たしているか否かの判断を行う。

次に、図２を参照して、本実施形態のＬＳＩレイアウト処理について説明する。

まず、ＣＰＵ２０は、デザインルール記憶部２１からデザインルールを、ライブラリ２２から設計検証済みのセルデータを、ネットリスト記憶部２３からネットリストを、タイミング制約記憶部２４から各素子の信号のタイミング制約データを取得する。（Ｓ１０１）。

次に、ＣＰＵ２０は、フロアプラン実施部２５を用いてフロアプランを行い、ＬＳＩチップのサイズやマクロセルの配置レイアウトを行う（Ｓ１０２）。なお、この配置レイアウトはＳ１０１で読み取られたデザインルールに基づいて行われる。

次に、ＣＰＵ２０は、電圧降下値設定部２６を用いて、作成するＬＳＩチップにおいて許容可能なＩＲドロップを設定する（Ｓ１０３）。そして、電源配線レイアウト部２７を用いて、Ｓ１０１で取得したネットリストに基づいて電源配線のレイアウトを行う（Ｓ１０４）。

次に、ＣＰＵ２０は、フロアプラン実施部２５を用いてフロアプランを行い、セルの配置レイアウトを行う（Ｓ１０５）。また、タイミング調整部２８を用いてＣＴＳ（クロックツリーシンセシス／合成）を行い、タイミング制約に基づいた信号タイミングの最適化を行う（Ｓ１０６）。なお、クロックツリーシンセシスとは、ドライバや経路の違い等により起こる複数の信号間の時間差（クロックスキュー）を調整することである。

なお、本実施形態では、電源配線のレイアウトを行った後にセルの配置レイアウト、ＣＴＳを行っているが（Ｓ１０４、Ｓ１０５、Ｓ１０６）、この順番に限られるものではなく、セルの配置レイアウト後に電源配線レイアウトを行ってもよい。

次に、ＣＰＵ２０は、配線収束度判断部３０を用いて電源配線のレイアウトが最適か否かの判断を行う（Ｓ１０７）。配線収束度判定部３０において電源配線のレイアウトが最適な状態でないと判断された場合には（Ｓ１０７／Ｎｏ）、電源配線の再レイアウトを行い（Ｓ１０８）、再レイアウト後にレイアウトの最適判断を再び行う（Ｓ１０７）。

なお、配線収束度判断部３０において、電源配線のレイアウトが許容可能なＩＲドロップをこえるＩＲドロップを起こし得ると判断される場合や、明らかに配線収束が見込めない場合と判断される場合には、電源配線のレイアウトが最適状態ではないと判断される。

他方、配線収束度判定部３０において電源配線のレイアウトが最適な状態であると判断された場合には（Ｓ１０７／Ｙｅｓ）、信号配線レイアウト部２９を用いて信号配線のレイアウトを行う（Ｓ１０９）。そして、該信号配線のレイアウト結果が配線収束しているか否かの判断、すなわち、信号配線のレイアウトがデザインルールを満たしているか否かの判断を、配線収束度判定部３０を用いて行う（Ｓ１１０）。

配線収束度判定部３０において信号配線のレイアウトが収束していないと判断された場合には（Ｓ１１０／Ｎｏ）、電源配線レイアウト部２７を用いて、電源配線のレイアウトについて修正を加える（Ｓ１１２）。この電源配線のレイアウト修正とは、配線を収束させるために行う電源配線の移動、削除のことである。以下、図面を用いて具体的に説明する。

図３は、３層構造（上層、中間層、下層）のＬＳＩのレイアウトを上方から見たものである。配線１は上層配線を、配線２は中間層配線を、配線３は下層配線を示す。また、各層の配線は図４に示すようにビアホールを介して接続されており、上層〜中間層間はビアホール４により、中間層〜下層間はビアホール５により、上層〜下層間はビアホール６によりそれぞれ接続されている。また、マクロセル７がＬＳＩ上に設けられており、該マクロセル７に信号配線が伸びている。図３においては、同一階層にある各配線はデザインルールで定められた配線間隔以上の配線間隔を有しており、配線は収束している。

図５は、配線の一部が収束していないＬＳＩのレイアウトを示す。図５では、電源配線と信号配線とが同一階層（図面では上層）においてデザインルールで定められた配線間隔を満たさない配線非収束状態（図面では接触状態）となっている。この配線非収束状態を回避するには、電源配線と信号配線との間にデザインルールで定められた配線間隔幅が得られるように電源配線を修正すればよい。具体的には、図６のように電源配線の幅を縮小することで、あるいは、図７のように電源配線自体を一部削除することで配線間隔幅を設け配線非収束状態を回避する。なお、電源配線を移動する（ずらす）方法や電源配線を矩形に曲げて迂回する方法によっても上記修正を達成することは可能である。

なお、電源配線の修正を行うとＩＲドロップの発生してしまうように考えられるが、多層配線構造のＬＳＩにおいては、ある特定のセルへの電源供給は複数の電源配線を介して複数のポイントから行われるので、多少の移動、削除ではＩＲドロップはほとんど変わらない。また、後述の電源配線のレイアウト補強により電源配線は補強されるので、電源配線の修正によるＩＲドロップを考慮する必要はない。

上記の電源配線のレイアウト修正後（Ｓ１１２）、信号配線レイアウト部２９を用いて信号配線の再レイアウトを行い（Ｓ１１３）、配線レイアウトの収束判断を再実行する（Ｓ１１０）。なお、この信号配線の再レイアウトの範囲は、配線収束しなかった一部分についてのみであってもレイアウト全体についてであってもよい。

他方、配線収束度判定部３０において信号配線のレイアウトが収束していると判断された場合には（Ｓ１１０／Ｙｅｓ）、電源配線のレイアウトの補強を行う（Ｓ１１１）。具体的には、図８に示すように、配線収束性／デザインルール的に余裕のある箇所に対し電源配線を追加することにより電源補強を行う。

上記のようなＬＳＩレイアウト処理を行うことにより、電源配線が最適状態であるか確認した後に（電源配線の最適化後に）信号配線のレイアウトを行い、該信号配線が収束しない場合には電源配線の修正及び信号配線の再レイアウトを該信号配線が収束するまで繰り返し実行するので、良好な配線収束性を維持しつつ、ＩＲドロップを抑えた最適なＬＳＩのレイアウト結果を得ることが可能となる。また、レイアウト処理の最後に、ＬＳＩ上のデザインルール上余裕のある箇所に電源配線を追加して電源補強を行うので、ＩＲドロップをより縮小し、セル特性を向上させたＬＳＩのレイアウト結果を得ることが可能となる。

ＬＳＩ製造装置の構成を示す図である。本実施形態のＬＳＩレイアウトの処理工程を示すフロー図である。３層構造（上層、中間層、下層）のＬＳＩを上方から見た図である。３層構造（上層、中間層、下層）のＬＳＩを横方向から見た図である。配線が非収束状態であるＬＳＩを示す図である。電源配線の幅を縮小することで、配線非収束状態を回避したＬＳＩを示す図である。電源配線を一部削除することで、配線非収束状態を回避したＬＳＩを示す図である。電源配線を追加による電源補強を説明するための図である。

符号の説明

１、２、３配線（上層、中間層、下層）
４、５、６ビアホール
２０ＣＰＵ
２７電源配線レイアウト部
２９信号配線レイアウト部
３０配線収束度判断部

Claims

ＩＣ上の各素子の位置関係を定めるデザインルールに基づいてレイアウトを行うレイアウト装置であって、
素子のレイアウトを行う素子配置手段と、
電源配線のレイアウトを行う電源配線配置手段と、
電源配線配置手段により配置された前記電源配線が、前記デザインルールを満たすか否かの判断を行う第１の判断手段と、
前記第１の判断手段において前記デザインルールを満たすと判断された場合に、信号配線のレイアウトを行う信号配線配置手段と、
前記第１の判断手段において前記デザインルールを満たさないと判断された場合には、前記電源配線の再レイアウトをする第１の再レイアウト手段と、
前記信号配線配置手段により配置された前記信号配線及び前記電源配線が、前記デザインルールを満たすか否かの判断を行う第２の判断手段と、
前記第２の判断手段において前記デザインルールを満たすと判断された場合に、前記電源配線を補強する補強手段と、
前記第２の判断手段において前記デザインルールを満たさないと判断された場合には、前記電源配線のうち前記デザインルールを満たさない箇所の修正処理を行う修正処理手段と、
前記修正処理手段により修正処理のなされた前記信号配線を再レイアウトする第２の再レイアウト手段と、を有し、
前記デザインルールには、許容可能なＩＲドロップを超えてはいけないというルールが含まれており、
前記第１の判断手段は、前記第１の再レイアウト手段により再レイアウトされた前記電源配線が、前記デザインルールを満たすか否かの判断も行い、
前記第２の判断手段は、前記第２の再レイアウト手段により再レイアウトされた前記信号配線が、前記デザインルールを満たすか否かの判断も行うことを特徴とするレイアウト装置。
前記電源配線配置手段による前記修正処理は、前記デザインルールを満たさない前記電源配線の移動処理であることを特徴とする請求項１に記載のレイアウト装置。
前記電源配線配置手段による前記修正処理は、前記デザインルールを満たさない前記電源配線の削除処理であることを特徴とする請求項１または２に記載のレイアウト装置。
前記電源配線配置手段による前記修正処理は、前記デザインルールを満たさない前記電源配線の変形処理であることを特徴とする請求項１から３のいずれか１項に記載のレイアウト装置。
前記レイアウト装置のレイアウト対象はＬＳＩであることを特徴とする請求項１から４のいずれか１項に記載のレイアウト装置。
ＩＣ上の各素子の位置関係を定めるデザインルールに基づいてレイアウトを行うレイアウト方法であって、
素子のレイアウトを行う素子配置手段による第１の工程と、
電源配線のレイアウトを行う電源配線配置手段による第２の工程と、
前記第２の工程において配置された前記電源配線が、前記デザインルールを満たすか否かの判断を行う第１の判断手段による第３の工程と、
前記第３の工程において前記デザインルールを満たすと判断された場合に、信号配線のレイアウトを行う信号配線配置手段による第４の工程と、
前記第３の工程において前記デザインルールを満たさないと判断された場合には、前記電源配線の再レイアウトをする第１の再レイアウト手段による第５の工程と、
前記第４の工程において配置された前記信号配線及び前記電源配線が、前記デザインルールを満たすか否かの判断を行う第２の判断手段による第６の工程と、
前記第６の工程において前記デザインルールを満たすと判断された場合に、前記電源配線を補強する補強手段による第７の工程と、
前記第６の工程において前記デザインルールを満たさないと判断された場合には、前記電源配線のうち前記デザインルールを満たさない箇所の修正処理を行う修正処理手段による第８の工程と、
前記第８の工程において修正処理のなされた前記信号配線を再レイアウトする第２の再レイアウト手段による第９の工程と、を有し、
前記デザインルールには、許容可能なＩＲドロップを超えてはいけないというルールが含まれており、
前記第１の判断手段による第３の工程は、前記第１の再レイアウト手段よる第５の工程において再レイアウトされた前記電源配線が、前記デザインルールを満たすか否かの判断も行い
前記第２の判断手段による第６の工程は、前記第２の再レイアウト手段による第８の工程において再レイアウトされた前記信号配線が、前記デザインルールを満たすか否かの判断も行うことを特徴とするレイアウト方法。
前記第２の再レイアウト手段による前記第８の工程の前記修正処理は、前記デザインルールを満たさない箇所の移動処理、削除処理、変形処理、のいずれかの処理であることを特徴とする請求項６に記載のレイアウト方法。
ＩＣ上の各素子の位置関係を定めるデザインルールに基づいてレイアウトを行うレイアウトプログラムであって、
素子のレイアウトを行う第１の処理と、
電源配線のレイアウトを行う第２の処理と、
前記第２の処理により配置された前記電源配線が、前記デザインルールを満たすか否かの判断を行う第３の処理と、
前記第３の処理において前記デザインルールを満たすと判断された場合に、信号配線のレイアウトを行う第４の処理と、
前記第３の処理において前記デザインルールを満たさないと判断された場合には、前記電源配線の再レイアウトをする第５の処理と、
前記第４の処理により配置された前記信号配線及び前記電源配線が、前記デザインルールを満たすか否かの判断を行う第６の処理と、
前記第６の処理において前記デザインルールを満たすと判断された場合に、前記電源配線を補強する第７の処理と、
前記第６の処理において前記デザインルールを満たさないと判断された場合には、前記電源配線のうち前記デザインルールを満たさない箇所の修正処理を行う第８の処理と、
前記第８の処理により修正処理のなされた前記信号配線を再レイアウトする第９の処理と、を有し、
前記デザインルールには、許容可能なＩＲドロップを超えてはいけないというルールが含まれており、
前記第３の処理は、前記第５の処理により再レイアウトされた前記電源配線が、前記デザインルールを満たすか否かの判断も行い
前記第６の処理は、前記第８の処理により再レイアウトされた前記信号配線が、前記デザインルールを満たすか否かの判断も行うことを特徴とするレイアウトプログラム。
前記第８の処理の前記修正は、前記デザインルールを満たさない箇所の移動処理、削除処理、変形処理、のいずれかの処理であることを特徴とする請求項８に記載のレイアウトプログラム。