JP4922094B2

JP4922094B2 - パターンデータ作成方法

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Publication number: JP4922094B2
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Authority: JP
Inventors: 幸子小林; 帥現姜; 志門前田
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Filing date: 2007-07-26
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Description

本発明は、パターンデータ作成方法に係り、特に、自動配置配線ツールによる配線層パターンデータの作成方法に関する。

近年、メモリや集積回路といった半導体装置の微細化が進んでいる。それに伴い、設計パターンをウェハ上にパターン転写する工程において、隣接するパターン間のプロセス余裕度が不足し、短絡或いは断線してしまうプロセス危険箇所（ＨｏｔＳｐｏｔとも呼ばれている）が増加する傾向にある。

即ち、プロセス余裕度が不足する結果、パターンが想定外の箇所での接続或いは切断、ライン幅やスペースが所定の条件を満たさないなどのエラーが発生する。

これらの箇所について、デザインルールパラメータ、プロセス近接効果補正パラメータ及び半導体プロセスパラメータのうち、少なくとも、１つのパラメータを繰り返し最適化することにより、設計レイアウト変更指針を作成する。そして、その設計レイアウト変更指針に基づいて、設計レイアウトの修正を部分的に行う技術が開示されている（例えば、特許文献１、２参照）。

例えば、特許文献２には、パターンを構成するエッジを摂動して所定の条件を満たすパターンを導き出す技術が開示されている。また、非特許文献１には、プロセス危険箇所に関して、設計レイアウト上でライン幅及びスペース幅の修正量を指定して、修正することにより危険箇所を除去する技術が開示されている。

これらの技術に関して、プロセスシミュレータを用いた危険箇所抽出において、プロセスを考慮した単数又は複数の修正案が発生した場合、設計、デバイス特性、マスクデータプロセッシング（ＭＤＰ）、光近接効果補正（ＯＰＣ）、超解像技術（ＲＥＴ）、マスクプロセス、ウェハプロセスなど、すべてを考慮して、どれを用いて修正するのが最良であるかを判定することは困難である。

例えば、リソグラフィシミュレーション情報のみをもとに危険箇所の修正を行った場合、配線特性を大きく変更してしまい、シグナルインテグリティの悪化が発生する場合がある。
また、クリティカルパスの配線やその近傍のパターンデータに大きく修正を加えた結果、容量や特性が変化してしまう。

このような場合、レイアウトの設計及びタイミング検証をやり直すことになり、設計のターン・アラウンド・タイム（ＴＡＴ）が大きく悪化する。
特開２００５−１８１５２４号公報特開２００５−１８１６１２号公報Ｓ．Ｋｏｂａｙａｓｈｉｅｔ．ａｌ， "Ａｕｔｏｍａｔｅｄｈｏｔｓｐｏｔｆｉｘｉｎｇｓｙｓｙｔｅｍａｐｐｌｉｅｄｆｏｒｍｅｔａｌｌａｙｅｒｓｏｆ６５ｎｍｌｏｇｉｃｄｅｖｉｃｅｓ"，Ｐｒｏｃ．ＳＰＩＥＶｏｌ６２８３，６２８３０Ｒ１−６２８３０Ｒ１１

本発明の例は、プロセス、デバイス特性及びタイミングを考慮したパターンデータを短いターン・アラウンド・タイムで設計でき、また、半導体装置の製造歩留まりを向上できる技術を提案する。

本実施形態に係るパターンデータ作成方法は、半導体装置の回路パターンに対応するパターンデータを作成するステップと、前記パターンデータの修正対象箇所を修正するための前記回路パターンの修正案を、複数生成するステップと、前記修正案に基づく修正により生じる前記パターンデータに基づいて形成されるパターンの電気的特性の変化を評価項目とし、データベースに記憶された又はコンピュータによって計算された前記電気的特性の変化量に対応するスコアを用いて、前記修正案の評価を行うステップと、前記修正案の評価結果に基づいて、前記修正案の中から前記回路パターンの電気的特性の設計値に対する前記電気的特性の変化が小さい修正案を選択するステップと、前記選択された修正案を用いて、前記修正対象箇所を含む前記回路パターンを修正するステップとを備える。
本実施形態に係るパターンデータ作成方法は、パターンデータを含む修正対象箇所を修正するための修正案を少なくとも１つ以上生成するステップと、前記修正案に基づく修正により生じる、前記修正対象箇所の前記パターンデータの形状の変化又は前記パターンデータに基づいて形成されるパターンの電気的特性の変化を評価項目とし、半導体装置の開発段階に応じて、前記修正案を評価するための前記評価項目を変更して、前記修正案の評価を行うステップと、前記修正案の評価結果に基づいて、前記修正案の中から所定の修正案を選択するステップと、前記修正対象箇所を前記選択された修正案によって修正するステップとを備える。

本発明の例によれば、プロセス、デバイス特性及びタイミングを考慮したパターンデータを短いターン・アラウンド・タイムで設計でき、また、半導体装置の製造歩留まりを向上できる。

１．実施形態
本発明の実施形態は、パターンデータ作成方法に係り、特に、自動配線配置ツールによる半導体装置の配線パターンデータの作成方法に関する。本実施形態においては、特に、Ｃｕ（銅）及びＡｌ（アルミ）などからなるメタル配線層を形成するために設計される配線パターンデータに対して実行されるＯＰＣ処理に対応したパターンデータ作成方法について説明する。

以下、図を参照して、本発明の実施するためのいくつかの実施形態について説明する。

（１）パターン作成方法
図１及び図２を用いて、本発明の実施形態のパターンデータ作成方法について、説明する。

図１は、本発明の実施形態である配線層パターンデータの作成方法を説明するためのフローチャートである。また、図２は、本発明の実施形態を実施するため装置（例えば、自動配置配線装置）の主要部を示すブロック図である。
図１に示すパターンデータ作成方法は、例えば、データの入出力を行うためのコンピュータ２、パターンデータのシミュレーションを行うシミュレータ３、データが格納される評価データベース４及び修正案データベース４によって実行される。そして、シミュレータ３が備えるデバイスシミュレータ３Ａ及びプロセスシミュレータ３Ｂのシミュレーション結果、評価データベース４Ａ内に格納される複数の評価データに基づいて、コンピュータ２が、修正案データベース５Ａ内に格納される複数の修正案の中から、例えば、ＯＰＣ処理に対応した、適切な修正案を選択してパターンデータに修正を施し、半導体装置の配線層のマスクパターンデータを作成する。

以下、図１に示すパターンデータ作成方法のフローについて、説明する。

はじめに、自動配置配線装置１内のコンピュータ２に、半導体装置の配線層のマスクパターンデータを示す設計レイアウトデータが入力される（ＳＴ０）。設計レイアウトデータは、例えば、０．２μｍのグリッドのｘ−ｙ平面座標内に、複数の配線パターンがｘ方向又はｙ方向に沿って配置されることで、作成されている。入力される設計レイアウトデータは、自動配置配線ツールによって複数のセル（素子）及び配線が配置されたプレイス・アンド・ルート後のデータでもよい。また、そのプレイス・アンド・ルート後のデータに、ＯＰＣ処理やリソグラフィ・ルール・チェック（ＬＲＣ）処理を施したデータでもよい。

このような設計レイアウトデータは、例えば、複数のブロック（以下、レイアウトブロックと呼ぶ）に分割されて、処理される。この１つのレイアウトブロックは複数の配線層パターンデータから構成されている。配線層パターンデータは、さらに、そのパターンデータに基づいて形成される配線の形状を示す複数の配線パターンデータからなる。それらのパターンデータの中で、配線パターンの修正が必要となる修正対象箇所に対して、データの修正が実行される。本実施形態では、修正対象箇所として、例えば、フォトリソグラフィ又はエッチングなどのプロセス余裕度が不足するパターンデータを含むプロセス危険箇所を抽出する。

次に、設計レイアウトデータ或いはレイアウトブロックデータの中から、プロセスマージンが確保されず、例えば、断線（オープン）又は短絡（ショート）が起こる可能性のあるプロセス危険箇所が、コンピュータ２によって認識され、例えば、プロセス危険箇所を含む配線層パターンデータが、設計レイアウトデータ内又はレイアウトブロックデータ内から抽出される（ＳＴ１）。プロセス危険箇所の抽出は、例えば、シミュレータ３によって得られたシミュレーション結果に基づくモデルベース、作製される半導体装置の配線パターンの配線ピッチ、配線幅などに基づくルールベース、或いは、その両方を反映させた結果に基づいて、配線パターンがプロセス危険箇所か否かが判定され、その座標に対応する配線層パターンデータが抜き出されることで、実行される。

続いて、抽出された配線層パターンデータ内の１つのプロセス危険箇所に対して、少なくとも１つ以上の修正案データが、例えば、コンピュータ２によって、修正案データベース５の中から出力される（ＳＴ２）。尚、修正案データは、例えば、シミュレータ３によって生成させてもよい。

そして、それらの修正案の適否が評価される（ＳＴ３）。修正案の適否は、例えば、プロセス危険箇所となった配線パターンデータに対して修正を施した際に、その修正によって、修正される配線パターンデータの形状の変化が隣接するパターンデータの形状に及ぼす影響、或いは、その修正されるパターンデータ及びそれと隣接するパターンデータに基づいて形成される配線の電気的特性に及ぼす影響を考慮して、評価される。つまり、配線パターンに対する複数の修正方法や配線パターンデータにより形成される配線の複数の電気的特性が、評価項目として設定され、修正による形状・特性変化がスコアとして数値化され、そのスコアによって、修正案（修正後の配線パターンデータの良否）が評価される。

この修正案の評価は、コンピュータ２によって、例えば、デバイスシミュレータ３Ａ及びプロセスシミュレータ３Ｂによるシミュレーション結果、評価データベース４Ａに格納された複数の評価データを参照して行われる。

その修正案の評価の結果に基づいて、複数の修正案の中から、所定の条件・要求を満たす修正案が選択される（ＳＴ４）。

抽出されたプロセス危険箇所のすべてに対して、上記の各ステップ（ＳＴ２〜ＳＴ４）による修正案の生成・選択が繰り返し行われ（ＳＴ５）、選択された修正案に基づいて、入力された設計レイアウトデータに対して、パターンデータの修正が行われる（ＳＴ６）。

その結果、プロセス危険箇所に修正を施した修正レイアウトデータが作成・出力される（ＳＴ７）。そして、修正レイアウトデータが、ＯＰＣ処理、ＬＲＣ処理及びタイミング検証されて、マスクパターンデータが設計・作成される。

以上のように、本発明の実施形態において、１つのプロセス危険箇所に対して複数の修正案を生成・出力し、プロセス危険箇所の配線パターンの形状・配置の変化或いは電気的特性の変化に基づいて、修正案の適否が評価される。そして、評価結果の中から評価の高い修正案が選択され、それに基づいてプロセス危険箇所のパターンデータが修正される。

それによって、本発明の実施形態によれば、従来のように断線（オープン）又は短絡（ショート）が生じないように、ＯＰＣ処理によって配線パターンの形状を修正するだけではなく、設計レイアウト内の複数の修正箇所のそれぞれに対し、修正される配線パターンデータの形状が隣接するパターンデータに及ぼす影響や、配線パターンデータに基づいて形成される配線の電気的特性のデータ修正による変化を考慮することで、それらのパターンデータに基づいて形成される配線の信頼性を確保して、プロセス危険箇所毎に配線パターンデータの修正を行うことができる。

また、パターンデータの修正の際に、あらかじめ電気的特性を考慮して配線パターンデータの形状を修正することで、レイアウト修正後にタイミング検証など電気的特性の再テストを減少させることができ、パターンデータのレイアウト設計を効率化できる。

したがって、短いターン・アラウンド・タイム（ＴＡＴ）で配線層のパターンデータを作成でき、信頼性の高い配線パターンデータによる設計レイアウトを供給できる。さらに、配線パターンデータによる設計レイアウトの信頼性の向上を図ることができるので、半導体装置の製造歩留まりを向上できる。

（２）修正案の評価方法
以下では、図１のパターン作成方法のステップＳＴ２〜ＳＴ４において、特に、修正案の評価を行うステップ（ＳＴ３）での修正案の評価方法について、具体的に説明する。

（ａ）実施例１
図３及び表１を用いて、修正案の評価方法及び評価を行うための評価項目について説明する。

実施例１においては、複数の修正案の中から、プロセス危険箇所の配線パターンデータを修正することによって修正される配線パターン及びその近傍へ及ぼす悪影響が少ない修正案、即ち、修正の前後でレイアウトの変化が少ない修正案を、選択・採用する例について説明する。

図３の配線層パターンデータ１０は、設計レイアウトデータ又はレイアウトブロックデータ内の配線層パターンの平面図を示している。

図３に示すように、設計レイアウトの中から、プロセス危険箇所の配線層パターンデータ１０が、コンピュータ２によって、抽出される。例えば、配線層パターンデータ１０においては、例えば、トランジスタのゲート幅方向に隣接する３つの配線パターンＬ１〜Ｌ３が設けられている。

図３に示す例では、プロセス危険箇所ＨＳが、配線パターンＬ１と配線パターンＬ２との間に存在している。
尚、以下では、配線パターンＬ１を修正の対象となるパターンデータとして、説明する。

その抽出されたプロセス危険箇所を含む配線層パターンデータ１０に対して、少なくとも１つ以上の修正案データ１１ａ〜１１ｄが、コンピュータ２によって、例えば、修正案データベース５Ａに記憶された複数の修正案データの中から読み出され、生成される。尚、修正案データは、プロセス危険箇所が抽出されるたびに、シミュレータ３によって作成されてもよい。

一般に、レイアウトの変化が大きいものほど、配線パターンの電気的特性や、修正された配線パターン近傍に位置する他の配線層パターンに及ぼす影響が大きくなる。

この影響に基づいて、修正の対象となる配線パターンのゲート幅方向又はゲート長方向の移動、他の配線パターンの移動、修正対象となる配線パターンの修正前後の面積変化を示す差分面積、配線パターンの移動による設計レイアウト内のブロックの面積及び設計レイアウトの面積の増大、修正対象となる配線パターンがグリッド上に配置されるか否か（オン・グリッド又はオフ・グリッド）などに、それぞれ数値を割り付けて数値化し、それに基づいて、減点スコアリングルールが、コンピュータ２及び修正案評価ツール１２によって作成される。スコアリングルールは、例えば、評価データベースに４Ａに記憶される。但し、減点（ペナルティ）スコアリングルールは、一義的に設定されるものではなく、修正対象となる配線パターンの形状・種類や作製される半導体装置の設計レイアウトの要求に応じて、それぞれ異なって作成されてもよい。

表１には、配線層パターンデータの修正案の評価を行うための評価項目に対する減点（ペナルティ）スコアリングルールの一例を示している。

表１に示す例において、図３の配線パターンＬ１をゲート幅方向へ移動させる修正は、ゲート幅方向に隣接する配線パターンとの配線ピッチが狭くなり、ＲＣ遅延が増大する可能性があるため、大きなペナルティが課せられる。一方、修正対象となる配線パターンをゲート長方向へ移動させる修正は、他の配線パターンに対して及ぼす影響が小さいため、ペナルティは小さく設定される。

また、例えば、ビアＶが接続される配線パターンＬ２のような、他の配線パターンを移動させる修正は、その配線パターンが設けられる配線層よりも上層に設けられる配線パターンのレイアウトも修正することなり、その修正がレイアウトの変化に及ぼす影響が大きいため、ペナルティが大きく設定される。

同様に、配線パターンデータの修正が及ぼす影響に応じ、差分面積の増加、ブロック面積の増加、オフ・グリッドに対するペナルティが、表１に示すように、それぞれ設定される。

尚、スコアリングルールは、例えば、修正の前後で、配線パターンの移動量に対してもペナルティを設定し、修正後の移動量が大きいものほど、ペナルティが大きくなるようなスコアリングルールを補足的なペナルティとして含んでもよい。

修正案データは、表１に示すような減点スコアリングルールに基づき、コンピュータ２及び修正評価ツール１２によって、図３に示すような複数の修正案データ１１ａ〜１１ｄにそれぞれ施されている複数の修正処理に対して採点が行われ、修正案１１ａ〜１１ｄがそれぞれ評価される。尚、修正案評価ツール１２は、コンピュータ内部又は外部に設けられた記憶装置（図示せず）、イントラネットやインターネットなどの通信回線によって、提供される。

図３においては、配線パターンＬ１をゲート長方向へ移動させる修正案データ１１ａ、配線パターンＬ１とは異なる配線パターンでビアパターンＶを含む配線パターンＬ２及びその上層（或いは、下層）の配線パターン（図示せず）を移動させる修正案データ１１ｂ、配線パターンＬ１をゲート幅方向へ移動させる修正案データ１１ｃ、配線パターンＬ１の配置を配線グリッドＧＬ上に載らない（オフ・グリッド）位置とする修正案データ１１ｄを示している。尚、本実施例においては、修正案データ１１ａ〜１１ｄのそれぞれは、簡単化のために、１つの配線パターンに１つの修正のみを施した例を示しているが、１つの配線層データ１０内の１つ或いは複数の配線パターンに複数の修正を施した修正案であってもよいのはもちろんである。

そして、修正案評価ツール１２による採点結果１３ａ〜１３ｄが、例えば、コンピュータ２に出力される。本実施例においては、表１に示すように、修正対象となる配線パターンをゲート長方向に移動させる修正はペナルティが小さいので、複数の修正案データのうち修正案データ１１ａが採用され、他の修正案データ１１ｂ〜１１ｄは不採用となる。尚、評価結果が同じレベルの修正案が複数ある場合には、作製される半導体装置に要求される特性に応じて、いずれか１つが採用される。
そして、信頼性の高い配線を形成・提供できるものとして採用された修正案データ１１ａが選択されて、コンピュータ２に取得される。それによって、パターンデータが含むプロセス危険箇所の修正が実行される。

本実施例において、修正案データの評価点数が高いということは、修正対象となる配線層パターン及びそれと隣接する配線層パターンに対して、パターンの形状の変化及びパターンデータに基づいて形成される配線の電気的特性の変化などの悪影響が小さいことを意味する。そのため、評価点数が高い修正案データを採用することで、信頼性の高い配線パターンデータ及びそれを含む修正レイアウトデータを提供できる。

以上のように、実施例１においては、修正対象の配線パターンの形状或いは配置の修正が、その配線パターン自体又は他の配線パターンに及ぼす影響に基づいて、スコアリングルールが設定され、そのルールによって配線パターンデータに対する修正案が評価される。そして、複数の修正案の評価結果の中から、評価の高い所定の修正案が採用・選択される。それによって、修正対象箇所であるプロセス危険箇所が修正される。

それゆえ、本実施例によれば、修正される配線パターンの形状が隣接するパターンに及ぼす悪影響や修正された配線パターンデータに基づいて形成される配線の電気的特性の変化を考慮して、プロセス危険箇所毎に修正を行うことができる。

また、配線パターンデータの形状・配置の修正の際に、あらかじめ、パターンデータに基づいて形成される配線の電気的特性を考慮して配線パターンデータを修正することで、レイアウト修正後にタイミング検証など電気的特性の再テストを減少させることができ、配線パターンのレイアウト設計を効率化できる。

したがって、短い設計ターン・アラウンド・タイムで、信頼性の高い配線パターンデータによる設計レイアウトを供給できる。さらに、配線パターンデータによる設計レイアウトの信頼性を向上できるので、半導体装置の製造歩留まりを向上できる。

（ｂ）実施例２
実施例２においては、複数の修正案の中から、パターンデータによって形成される配線の電気的特性に基づいて修正案の評価を行い、修正の前後で、例えば、寄生容量、シグナルインテグリティなど、配線の特性（以下、配線品質と呼ぶ）の変化が少ない修正案を採用する例について説明する。尚、上述と同一部材に関しては、同一符号を付し、詳細な説明は省略する。

図４に示すように、実施例１と同様に、設計レイアウトの中から、プロセス危険箇所ＨＳを含む配線層パターンデータ１０が、コンピュータ２によって、抽出される。その抽出された配線層パターンデータ１０に対応する少なくとも１つ以上の修正案データ２１ａ〜２１ｃが、修正案データベース５Ａから読み出される。
尚、図４において、修正案データ２１ａは、配線パターンＬ１をゲート幅方向へ移動させる修正案を示し、修正案データ２１ｂは、ビアを含む配線パターンＬ２を移動させる修正案を示し、修正案データ２１は、配線パターンＬ１の配置をオフ・グリッドする修正案を示している。

本実施例における配線品質の評価は、修正の前後における、ＲＣ遅延の変化（ΔＲＣ）、配線長の変化（ΔＬ）、クロストークノイズの変化（Δクロストークノイズ）、信号変化ノイズの変化（Δ信号変化）、信号反射ノイズの変化（Δ信号反射ノイズ）、電源線ＩＲドロップの変化（Δ電源線ＩＲドロップ）、エレクトロマイグレーション（ＥＭ）の変化（ΔＥＭ）、エレクトロマグネティック・インタフェランス（ＥＭＩ）の変化（ΔＥＭＩ）、また、パーティクルの存在によって電気的に不良となる可能性があるクリティカルエリア（ＣＡ）の数（以下、ＣＡ値と呼ぶ）の変化（ΔＣＡ）などの特性変化のうち、少なくとも１つ以上を評価項目として行う。そして、それらの特性変化量に対して、スコアリングルールがそれぞれ作成される。例えば、隣接する配線パターンのピッチが狭くなるような修正は、ΔＲＣ、ΔＥＭＩなどの隣接するパターンの相互干渉に起因する特性変化が生じ、減点されてしまう。また、配線パターンの幅を狭くする修正は、配線パターンの電流密度が高くなり、ΔＥＭの特性変化が生じ、減点される。配線長が長くなる修正は、配線パターンの抵抗値が変化するため、Δ電源線ＩＲドロップ、Δクロストークノイズ及びΔ信号変化などの特性が変化し、減点される。

このような電気的特性の特性変化量は、例えば、実験やシミュレーションによって求められた結果からその変化量に応じて、スコアが設定され、例えば、変化量が小さいものほど高得点、即ち、高品質となるようにスコアが設定される。

例えば、実験結果によってスコアリングルールが設定される場合には、例えば、特性変化量に対して割り付けられたスコアが、テーブルデータとして評価データベース４Ａに記憶される。
また、例えば、修正案データが生成される度に、例えば、デバイスシミュレータ３Ａによって、その配線パターンの特性変化量を算出し、その変化量に応じて、例えば、コンピュータ２によって、スコアを割り付けて、コンピュータ２に出力してもよい。
或いは、シミュレータ３（例えば、プロセスシミュレータ３Ｂ）修正の対象となる配線パターンの所定のサイズを判定基準とし、そのサイズのずれから電気的特性の変化量を換算して求め、スコアを設定してもよい。
テーブルデータを用いて修正案データの評価する場合には、パターンデータ作成のターン・アラウンド・タイムを向上できる。また、シミュレータ３を用いて修正案を評価する場合には、修正案データの配線パターンに柔軟に対応でき、変化量の算出及びその評価を高精度で行うことができる。

以上のようなスコアリングルールに基づき、生成された修正案データ２１ａ〜２１ｃが、配線品質評価ツール２２によって、それぞれ評価される。

そして、配線品質評価ツール２２による採点結果２３ａ〜２３ｃが、例えば、コンピュータ２に出力される。尚、配線品質評価ツール２２は、コンピュータ内部又は外部に設けられた記憶装置（図示せず）、インターネットなどの通信回線によって、提供される。

本実施例においては、配線品質の変化量が小さいものほどスコアが高くなるように設定されているので、採点結果のスコアが高い修正案データが、高品質の配線パターンを提供できるものとして、コンピュータ２によって選択される。本実施例においては、修正案データ２３ｃが採用され、コンピュータ２によって、プロセス危険箇所の修正が実行される。

以上のように、実施例２においては、パターンデータに基づいて形成される配線の電気的特性に基づいて、複数の修正案データが評価され、その中から、電気的特性の変化が少ない１つの修正案が選択・採用される。

それゆえ、本実施例によれば、修正されるパターンデータが含む配線パターンの形状の変化が隣接するパターンに及ぼす影響や修正による配線層パターンの電気的特性の変化を考慮して、プロセス危険箇所毎に修正を行うことができる。

特に、本実施例によれば、配線パターンデータの修正の際に、あらかじめ電気的特性を考慮してパターンデータを修正するため、レイアウト修正後にタイミング検証など電気的特性の再テストを減少させることができ、配線パターンデータによるレイアウト設計を効率化できる。

（３）修正の判定
本発明の実施形態において、抽出されたプロセス危険箇所の修正案データは、上述の実施例１又は２に基づいて、配線パターンデータの修正案が評価される。
本発明の実施形態は、実施例１及び２により、配線パターンのプロセスマージンの確保や配線の電気的特性の補償を行って、プロセス危険箇所の修正を行うが、それらに加えて、マスクパターンの設計ターン・アラウンド・タイムを考慮した場合、プロセス危険箇所のパターンデータを修正することが好ましくない場合も有る。

以下には、修正対象箇所を修正するステップ（ＳＴ６）の前に、プロセス危険箇所として修正の対象となる配線パターンデータに対して、修正を行うか否かを判定するための判断指標又は判定基準を決定するステップと、その判断指標又は判定基準を満たす場合に、パターンデータ内のプロセス危険箇所の修正を行うか否かを判定するステップをさらに備え、修正の好ましくない箇所には修正を行わないことで、設計ターン・アラウンド・タイムの短縮をさらに図ることができる実施例について説明する。

（ｃ）実施例３
本発明の実施形態において、半導体装置の動作タイミングを決めるクリティカルパス及びその近傍の配線パターンが、実施例１又は２の評価結果によって修正される場合が有る。
しかし、クリティカルパスやその近傍の配線パターンに修正を施すと、電気的特性が変化してしまい、動作クロックのタイミングに影響を及ぼすことが懸念される。
そのため、クリティカルパス及びその近傍の配線パターンに修正を施した場合、その修正の度にタイミング検証を行う必要があり、配線パターンのレイアウトの完成までのターン・アラウンド・タイムが増大してしまう。

そこで、実施例３においては、クリティカルパス及びその近傍の配線パターンデータの修正の際に、電気的特性の変化とプロセス危険度とを考慮した修正のための判断指標としての修正条件を設定し、それらの配線パターンに対して修正を行うか否かを判定する例について、説明する。尚、上述と同一部材に関しては、同一符号を付し、詳細な説明は省略する。

以下、図５、図６及び表２を参照して、本実施例について説明する。

図５は、コンピュータ２によって抽出されたプロセス危険箇所ＨＳを含む配線層パターンデータ３１〜３３を示している。

配線層パターンデータ３１において、配線パターンＬ１〜Ｌ４は、クリティカルパスではない配線（以下、非クリティカルパスと呼ぶ）であり、配線パターンＬ３と配線パターンＬ４との間に、プロセス危険箇所ＨＳが存在する。

配線パターンデータ３２において、配線パターンＬ１〜Ｌ４（ＣＰ）のうち、配線パターンＬ４（ＣＰ）がメインのクリティカルパスであり、配線パターンＬ３はクリティカルパス（配線パターンＬ４（ＣＰ））に接続されている配線パターンである。尚、ここで、クリティカルパスに隣接する配線パターン及びメインのクリティカルパスに直接接続される配線パターン等のことを、クリティカルパス近傍領域の配線パターンと呼ぶ。

そして、配線パターンＬ２と配線パターンＬ３との間に、プロセス危険箇所ＨＳが存在する。尚、配線層パターンデータに含まれる配線パターンデータがクリティカルパスか否かは、例えば、タイミング検証を行って抽出したクリティカルパスを、コンピュータ２に入力された設計レイアウトデータの座標データと対応付けて、認識される。または、設計レイアウト内又はレイヤー内の配線パターンデータに、クリティカルパス情報をあらかじめ付加してもよい。

また、配線層パターンデータ３３においては、配線パターンＬ４（ＣＰ）がクリティカルパスであり、配線パターンＬ４（ＣＰ）と配線パターンＬ３との間にプロセス危険箇所ＨＳが存在する。

これらの配線層パターンデータ３１〜３３に対して、例えば、表２に示す条件に基づいて、修正を行うか否かが判定される。但し、表２に示す修正の判断の指標となる修正条件は、条件の一例を示すものであり、これに限定されるものではない。

表２に示すように、本実施例においては、クリティカルパス及びクリティカルパス近傍の配線パターンを形成するためのパターンデータの修正条件が、非クリティカルパスの配線パターンを形成するためのパターンデータの修正条件よりも、厳しく設定される。

即ち、修正のための条件を厳しくすることで、クリティカルパス及びその近傍領域のパターンデータに対する修正を制限し、配線パターンデータの修正に伴うクリティカルパスの電気的特性の変化が生じないようにしている。それによって、タイミング検証の回数を削減することで、短い設計ターン・アラウンド・タイムを実現することができる。

以下、図６を参照して、表２について、より具体的に説明する。

例えば、隣接する配線パターンがショートする可能性がある場合、図６に示すような配線層パターンデータ３４において、２つの配線パターンＬ１,Ｌ２の配線間隔ｄ１を修正の判定条件として、修正を行うか否かを判定する。

図５の配線層パターンデータ３１のように、２つの配線パターンＬ３，Ｌ４がどちらもクリティカルパス及びその近傍ではない場合には、表２に示すように配線間隔ｄ１が７０ｎｍ以下であれば、ショートの修正対象とし、修正を行う。配線層パターンデータ３１では、配線間隔ｄ１は６０ｎｍであるので、プロセス危険箇所ＨＳに対して、パターンデータが修正される。上述のように、配線パターンＬ３及び配線パターンＬ４のいずれもクリティカルパスではないので、修正を施すことに問題はない。

図５の配線層パターンデータ３２のように、２つの配線パターンのうち、１つの配線パターンＬ３がクリティカルパス近傍領域の配線パターンである場合には、表２に示すように配線間隔ｄ１が６０ｎｍ以下であれば、ショートの修正対象としパターンデータに修正を行う。配線層パターンデータ３２では、配線間隔ｄ１が６５ｎｍなので、修正の対象とならないため、配線パターンＬ２,Ｌ３のパターンデータに対して、修正は行わない。そのため、クリティカルパス及びその近傍の配線パターンの形状が変化しないので、クリティカルパスの電気的特性に変化は無い。よって、設計レイアウトデータの修正後に、再度タイミング検証を行う必要はない。

また、図５の配線層パターンデータ３３のように、２つの配線パターンのうち、１つの配線パターンＬ４（ＣＰ）がクリティカルパスの場合には、表２に示すように、修正条件が他の配線の条件よりも厳しく設定され、配線間隔ｄ１が５０ｎｍ以下であれば、ショートの修正対象とし、修正を行う。配線層パターンデータ３３では、配線パターンＬ４（ＣＰ）はクリティカルパスであり修正を施すと電気的特性が変化する可能性があるため、修正は好ましくない。しかし、配線間隔ｄ１が４５ｎｍであるため、シュートが起こる可能性が高く、これを防止するため、パターンデータに修正を施してプロセスマージンが確保される。
尚、配線層パターンデータ３３において、配線間隔ｄ１が５０ｎｍより大きければ、プロセス危険箇所に対して、データの修正は行われない。その場合、クリティカルパスの電気的特性に変化はなく、設計レイアウトデータの修正後に再度タイミング検証を行う必要はない。

同様に、配線パターンがオープンする可能性がある場合には、表２及び図６に示すように、配線パターンの幅ｄ２を修正の判断指標として、修正を施すか否かを判定する。具体的には、非クリティカルパスの配線パターンに対しては、その配線パターンの幅ｄ２が、８０ｎｍ以下となったときに、配線パターンデータを修正して、配線パターンの形状を変化させる。クリティカルパス近傍領域の配線パターンに対しては、配線パターンの幅ｄ２が、６０ｎｍ以下となったときに、その配線パターンデータを修正する。

一方で、クリティカルパスとなる配線パターンに対しては、設計ターン・アラウンド・タイムを考慮すると、データに修正を施すことが好ましくないので、ショートの場合と同様に、修正条件を非クリティカルパス及びクリティカルパス近傍の配線パターンよりも厳しく設定し、配線幅ｄ２が５５ｎｍ以下となったときに、その配線パターンの修正を行う。

このように、クリティカルパスとなる配線パターン及びクリティカルパス近傍領域の配線パターンとなるパターンデータの修正のための修正条件が、他の配線パターンのパターンデータの修正のための修正条件よりも厳しく設定される。それによって、クリティカルパスとなる配線パターンに対応するパターンデータへの修正を制限している。

以上のように、実施例３において、同程度のプロセス危険度であっても、配線に求められる特性に応じて、修正のための修正条件を設定し、パターンデータの修正を行うか否かの判定を行う。

それゆえ、本実施例によれば、例えば、クリティカルパスとなる配線パターンデータの修正のように、修正を施すことでタイミング検証の回数が増加するなど、ターン・アラウンド・タイムを悪化させてしまうような修正を制限できる。

尚、本実施例の修正条件による判定は、例えば、プロセス危険箇所の抽出ステップと修正案選択ステップとの間のいずれかで、プロセス危険箇所として抽出された配線層パターンデータ、或いは、生成された修正案データに対して行えばよい。また、表２に示される判断指標としての修正条件は、例えば、データとして、評価データベース４Ａ、コンピュータ２の内部又は外部に設けられた記憶装置（図示せず）、通信回線によって提供され、コンピュータ２及びツール１２，２２によって、認識・判定処理される。

（ｄ）実施例４
本発明の実施形態において、プロセス危険箇所の修正は、他の配線パターンの形状や配線パターンデータに基づいて形成される配線の電気的特性への悪影響を考慮して行われる。

しかし、例えば、同電位の配線パターン間のショートのように、電気的特性に及ぼす影響が少なく、必ずしも修正しなくてもよい箇所も、プロセス危険箇所として抽出される。
そのような箇所のパターンデータにも修正を施すと、ショート箇所の配線層パターン形状のみではなく、その周辺の配線パターンの形状も変化してしまう場合もある。その結果として、プロセス危険箇所とはならない配線パターンの配線品質（例えば、電気的特性）へ影響を及ぼしてしまい、電気的特性の再検証などが必要となり、設計ターン・アラウンド・タイムが悪化してしまう。

実施例４においては、電気的特性へ及ぼす危険性に基づいて、プロセス危険箇所の修正の必要性を考慮して、配線層パターンに対して修正を行うか否かを判定する実施例について、説明する。尚、上述と同一部材に関しては、同一符号を付し、詳細な説明は省略する。

はじめに、配線間ショートにおける修正の判断指標について、表３、図５及び図６を用いて説明する。

表３は、隣接する２つの配線パターンの電位差を評価項目として、修正を行うか否かの判断指標を設定する例を示している。また、図７は、隣接する配線パターンがショートするプロセス危険箇所ＨＳの例を図示している。
図７の配線層パターンデータ４１において、配線パターンＬ１,Ｌ２は、電圧Ｖ１が供給される同電位線である。配線パターンＬ３には、電圧Ｖ１とは異なる電圧Ｖ２が供給される。そして、プロセス危険箇所ＨＳは、異電位の配線パターンＬ２と配線パターンＬ３との間に存在している。
電位の異なる２つの配線パターンがショートすると、製造される半導体装置に動作不良が起こり、半導体装置の製造歩留まりが低下してしまう。それゆえ、異電位配線間ショートが生じるプロセス危険箇所の配線パターンデータの修正は、修正の必要性が高く、表３に示すように、他の配線パターンの形状や電気的特性に及ぼす影響が大きくとも、データを修正する。そのため、データの修正がコンピュータ２によって実行されやすいように、修正のための判定基準が低く設定される。

一方、図７の配線層パターンデータ４２において、配線パターンＬ１には、電圧Ｖ１が供給される。また、配線パターンＬ２，Ｌ３には、電圧Ｖ２が供給され、同電位線となっている。そして、プロセス危険箇所ＨＳは、同電位の配線パターンＬ２と配線パターンＬ３との間に存在している。

この場合、同じ電位の２つの配線パターンがショートしたとしても、製造される半導体装置の動作に及ぼす影響は小さい。一方で、これらの配線パターンに修正を施すことで、他の配線パターンの形状・配置、電気的特性を変化させてしまい、結果として、パターンデータ作成のターン・アラウンド・タイムを悪化させてしまう。それゆえ、表３に示すように、同電位配線層間ショートが生じるプロセス危険箇所の配線パターンの修正は必要性が低く、修正判定の基準値を高く設定して、修正を制限する。そのため、配線パターンの修正が実行されにくくなるように、修正のための判定基準が高く設定される。

以上のように、表３及び図７に示すように、隣接する２つの配線パターン間の修正において、その電位差に基づいて、修正を行うか否かの判定を行い、例えば、電位差の異なる配線パターン間の修正のように、修正の必要性が高いプロセス危険箇所に対して、判定基準を低くして、修正を行う。また、例えば、電位差が同じ配線パターン間のように、修正を施さなくとも製造される半導体装置の動作が補償されるプロセス危険箇所には、パターン形状及び電気的特性の変化が生じる修正が施されないように、判定基準を高くして、修正されないように設定する。

次に、表４、図８及び図９を用いて、ビア及びコンタクトが配線パターンの特性へ及ぼす危険性から、修正の必要性を考慮して、プロセス危険箇所の修正を行うか否か判定する例について説明する。尚、以下では、配線層とその上層の配線層を接続するためのビアを例として、説明する。

表４は、プロセス危険箇所ＨＳ１，ＨＳ２として、ビアのカバレッジエラーを評価項目として、１つのコンタクトエリアに設けられるビアの数及びカバレッジエラーの数に基づいて、パターンデータの修正を行うか否かを行う例を示している。尚、コンタクトエリアとは、配線パターン内でビア又はコンタクトが設けられる領域のことである。

また、図８及び図９は、配線パターンとそれの上層の配線パターンとを接続するためのビアのシミュレーションパターンデータ及び配線層パターンデータを示している。尚、図８及び図９において、配線パターンＳＬ１〜ＳＬ２，Ｌ１〜Ｌ３が設けられる配線層（第１配線層と呼ぶ）の上層に位置する配線層（第２配線層と呼ぶ）の配線パターンＭ３は、破線で示されている。

図８は、１つのコンタクトエリア内に、２つのビアＶ１ａ，Ｖ１ｂが設けられる配線パターンを示している。以下では、１つのコンタクトエリア内に、２つのビアが設けられる構造のことを、ダブルビア構造と呼ぶ。
そのシミュレーションパターンデータ５１において、２つのビアＶ１ａ，Ｖ１ｂのパターンは、シミュレーション配線パターンＳＬ１のパターンからはみ出し、ビアＶ１ａ，Ｖ１ｂと配線パターンＳＬ１とのカバレッジが不足している。

この場合、２つのビアの両方がカバレッジエラーを生じており、半導体装置の動作特性に、大きな影響を及ぼす可能性がある。
それゆえ、表４に示すように、修正の必要性が高いので、判定基準を低く設定して、それらのカバレッジエラーが、コンピュータ２によって修正されやすいように設定する。
それによって、図８に示す修正レイアウトパターンデータ５２に示すように、ビアＶ１ａ，Ｖ１ｂのカバレッジエラーが生じないように、配線パターンＬ１の形状或いは上層に設けられる配線パターンＭ１の形状が変更されて、パターンデータが修正される。

また、図９に示すシミュレーションパターンデータ５３においては、シミュレーション配線パターンＳＬ１〜ＳＬ３と、１つのコンタクトエリア内に１つのビアＶ２と、１つのコンタクトエリア内に２つのビアＶ１ａ，Ｖ１ｂが設けられた例が示されている。以下では、１つのコンタクトエリア内に１つのビアが設けられる構造のことを、シングルビア構造と呼ぶ。
図９に示す例では、シミュレーション配線パターンＳＬ２とビア２との間に、カバレッジエラーが生じている。

シングルビア構造の場合、１つのビアが電気的に機能しないと、製造される半導体装置に動作不良を引き起こす。
それゆえ、表４に示すように、修正の必要性が高いので判定基準を低く設定して、シングルビア構造のカバレッジエラーがコンピュータ２によって修正されやすいように、判定基準が設定される。

一方、図９に示すダブルビア構造では、シミュレーション配線パターンＳＬ３と、２つのビアＶ１ａ，Ｖ１ｂのうち、１つのビアＶ１ｂにカバレッジエラーが生じている。
ダブルビア構造の場合、一方のビアがカバレッジ不足により電気的に機能しなくとも、他方のビアが電気的に機能していれば、半導体装置の動作を補償できる。そのため、ダブルビア構造の１つのカバレッジエラーが、半導体装置の動作に及ぼす影響は少ない。
それゆえ、表４に示すように、ダブルビア構造の１つのカバレッジエラーに対しては、その修正による他の配線パターンへの影響及び設計ターン・アラウンド・タイムを考慮すると、修正の必要性が低いので、修正のための判定基準を高くして、カバレッジエラーが修正されにくくなるように設定する。

それによって、図９に示す修正レイアウトパターン５４に示すように、ビアＶ２のカバレッジエラーが生じないように、配線パターンＬ２の形状或いは上層に設けられる配線パターンＭ１の形状が変更されて、パターンデータが修正される。一方、ダブルビア構造のうち１つのビアＶ１ｂに対しては、カバレッジエラーのためのパターンデータの修正は施されない。

それゆえ、１つのコンタクトエリア内におけるビア及びコンタクトの数及びカバレッジエラーの数に基づいて、プロセス危険箇所を含むパターンデータの修正に対する判定基準を設け、半導体装置の動作を補償するために修正が必要な箇所には、判定基準を低く設定する。その一方で、データの修正を施さなくとも製造される半導体装置の動作が補償される箇所には、パターン形状及び電気的特性の変化が生じるようなパターンデータの修正が施されないように判定基準を高く設定する。

したがって、本実施例によれば、短い設計ターン・アラウンド・タイムで、信頼性の高い配線パターンデータによる設計レイアウトを供給できる。

尚、本実施例の修正判定は、プロセス危険箇所の抽出ステップと修正案選択ステップとの間のいずれかで、プロセス危険箇所として抽出された配線層パターンデータ、或いは、生成された修正案データに対して行えばよい。また、表３及び４に示される判定基準は、例えば、データとして、評価データベース４Ａ、コンピュータ２の内部又は外部に設けられた記憶装置（図示せず）、通信回線によって提供され、コンピュータ２及びツール１２，２２によって、認識・判定処理される。

（４）応用例
半導体装置の製造プロセスの開発段階において、プロセス開発初期段階、開発進行段階、そして、プロセス開発完成段階と推移するにつれて、例えば、製造歩留まり、シグナルインテグリティ（信号品質）及びチップ面積などプロセス開発において重視される項目は、各段階で推移する。

本発明の実施形態の応用例においては、プロセス開発の各段階において、それぞれ異なった評価項目で、修正案の選択を行う例について説明する。

図１０に示すように、例えば、開発初期段階設定データ６１、開発中期段階設定データ６２、開発完了期段階設定データ６３が、それぞれ半導体デバイスの開発段階として、コンピュータ２内に設定される。
そして、それらの各段階６１〜６３の中から、評価項目生成ツール６４内に設定された要求項目に対応する実施例１乃至４で述べた複数の評価項目が選択され、それらを含む評価項目セット６５〜６７が作成され、その評価項目セットに基づいて、抽出されたプロセス危険箇所に対する配線パターンの修正案が評価される。

例えば、開発初期段階設定データ６１が、図２に示すコンピュータ２によって選択されたときには、プロセス開発初期段階においては、製造プロセスの安定及び製造歩留まりの向上が望まれるため、例えば、製造プロセスの安定及び製造歩留まりの向上が図れる複数の評価項目が、例えば、評価項目セット６５として設定される。
すなわち、プロセス開発初期段階では、製造プロセスが安定しないため、迅速な製造歩留まり向上が重視される。そのため、パターン修正案の評価において、実施例１の表１に示すようなレイアウトの大きな変更、他の配線パターンの移動及びチップ面積の増大など、ペナルティの大きい修正案でも、ペナルティを小さく設定しなおして、選択・採用されるように、例えば、評価項目生成ツール６４によって評価項目がチューニングされる。それによって、評価項目セット６５が設定される。また、実施例４で述べたダブルビアのカバレッジエラーのように、修正の必要性が低いものに対しても製造歩留まり向上のため、修正の必要性が高くなるように、評価要求項目生成ツール６４によって、判定基準をチューニングして、評価項目セット６５に設定される。

開発進行段階設定データ６２が、コンピュータ２によって選択されたとき、プロセス開発進行段階においては、例えば、製造される半導体装置の低コスト化を図れる複数の項目が、評価要求項目生成ツールによって、チューニングされて、評価項目セット６６として、設定される。その場合には、評価項目セット６６は、例えば、配線パターンの移動が少ない等、半導体装置のチップ面積が増大することない修正案、或いは、チップ面積を縮小できる修正案が選択・採用されるように、例えば、評価要求項目生成ツール６４によって評価項目がチューニングされて、評価項目セット６６が設定される。

一方、プロセス開発完了段階においては、例えば、配線品質の安定が図れる複数の評価項目が、評価項目セット６７として、チューニングされて設定される。
即ち、プロセス開発完了段階において、製造される半導体装置の動作特性の安定が望まれるため、配線品質の安定化が重視される。そのため、パターン修正案の評価において、実施例２の表２に示す電気的特性の評価項目や、実施例３で説明したクリティカルパスとなる配線パターンへの修正を制限するような項目を重視して、評価項目セット６７がチューニングされる。

そして、半導体装置の開発段階に応じてチューニングされた評価項目セットに基づき、修正案データの評価及び配線パターンデータの修正が実行される。

尚、コンピュータ２は、プロセス開発段階に応じて、評価要求項目ツール６４によって、要求された項目に応じた少なくとも１つ以上の評価項目を選択し、さらには、評価項目の設定を変更して、評価項目セット６５〜６７を自動生成することも可能である。

以上のように、本応用例においては、半導体デバイスのプロセス開発段階毎にそれぞれ、それぞれの段階が重視・要求する修正案が採用されるように、評価項目や修正判定項目からなる評価項目セットを作成し、それによって、修正案データの評価及び配線パターンデータの修正を実行する。

したがって、本応用例によれば、半導体装置及びその製造プロセスの開発段階において、その開発段階の要求に応じたパターンデータによる設計レイアウトを、短い設計ターン・アラウンド・タイムで作成でき、信頼性の高いパターンデータによる設計レイアウトを供給できる。

３．比較例
以下、従来例と本発明の実施形態との比較例について、説明する。

例えば、上述の特許文献１及び特許文献２などのように開示される技術においては、例えば、光近接効果によって生じるプロセス危険箇所に対して、配線パターンの形状を変更してパターンデータを修正し、ＯＰＣ処理を施している。しかし、その修正はプロセスマージンを確保するためものであり、修正されるパターンデータ内の配線パターン及びその近傍の配線パターンの形状・配置の変化量、さらには、パターンデータに基づいて形成される配線の各々の電気的特性の変化量を考慮したパターンデータ作成方法ではない。

一方、本発明の実施形態においては、実施例１及び２に示すように、プロセス危険箇所に対する修正が、配線パターンの形状・配置やその配線パターンデータに基づいて形成される配線の電気的特性に及ぼす影響を考慮して修正案を評価した上で、影響の少ない修正案を選択し、ＯＰＣ処理に対応した修正を施している。
さらには、実施例３及び４に示すように、プロセス危険箇所を含むパターンデータに修正の判断指標又は判定条件を設け、プロセス危険箇所のプロセスマージンを確保するとともに、修正が好ましくない箇所或いは修正の必要性が低い箇所には配線層パターンの電気的特性に影響を及ぼさないように、配線層パターンを修正するか否かを判定する。

それゆえ、設計レイアウト内の複数の修正箇所のそれぞれに対し、修正される配線パターンの形状が隣接するパターンに及ぼす影響や、修正された配線パターンデータに基づいて形成される配線の電気的特性の変化を考慮して、プロセス危険箇所毎に配線層パターンデータの信頼性を確保した修正を行うことができる。

また、配線パターンの修正の際に、あらかじめ電気的特性を考慮して配線層パターンを修正することで、パターンデータの修正後にタイミング検証など電気的特性の再テストを削減することができ、配線パターンデータによるレイアウト設計を効率化できる。

したがって、本発明の実施形態によれば、短いターンアラウンドタイム（ＴＡＴ）で配線層のパターンデータを作成でき、信頼性の高い配線パターンデータによる設計レイアウトを供給できる。さらに、配線パターンデータによるレイアウトの信頼性の向上を図ることができるので、半導体装置の製造歩留まりを向上できる。

４．適用例
本発明の実施形態で述べたパターンデータ作成方法は、半導体装置の半導体製造装置に
また、そのプログラムによって作成されたパターンデータに基づいて作製されるマスクの作製方法及びその作製されたマスクに基づいて作製される半導体装置の製造方法にも適用される。

以下、図１１乃至図１４を用いて、本発明の実施形態の適用例について、説明する。

（１）プログラム
図１１及び図１２を用いて、本発明の実施形態をプログラム（ソフトウェア）に適用した例について説明する。

本発明の実施形態で述べたパターンデータ方法は、例えば、図１１に示すような半導体装置の配線パターンデータを作成するためのプログラム（ソフトウェア）に適用される。

そのプログラムは、例えば、図１２に示すコンピュータ２内の制御部２Ａ内に格納される。但し、プログラム（ソフトウェア）は、コンピュータ２内部または外部に別途設けられた記憶部(図示せず)に記憶することで、提供されてもよい。また、インターネットなどの通信回線を介して、提供されてもよい。

制御部２Ａは、格納されたプログラムに基づいて、図１１に示すフロー図の各ステップＳＴ１０〜ＳＴ１１を、演算部２Ｂに実行させる。

はじめに、制御部２Ａによって、コンピュータ２に入力された設計レイアウトから配線層パターンデータ内のプロセス危険箇所が、抽出される。

そして、制御部２Ａは、演算部２Ｂに、そのプロセス危険箇所毎に少なくとも１つ以上の修正案を作成させる（ＳＴ１０）。

次に、制御部２Ａは、本発明の実施形態で示した実施例１乃至実施例５に基づいて、パターンデータに対する修正の判定及び修正案の評価を、演算部２Ｂに実行させる（ＳＴ１１）。

その後、制御部２Ａは、修正案の評価結果及び判定結果に基づいて、修正案の選択を演算部２Ｂに実行させる（ＳＴ１２）。

そして、その修正案が制御部２Ａに取得され、パターンデータに対して、修正が施される。

以上のように、本発明の実施形態のパターンデータ作成方法は、配線パターンのパターンデータを作成するためのプログラムに適用できる。

したがって、本発明の実施形態のパターンデータ作成方法を適用したプログラムによれば、本発明の実施形態と同様に、短いターン・アラウンド・タイムで、パターンデータを作成でき、それとともに、信頼性の高い配線パターンデータによる設計レイアウトを供給できる。さらに、配線パターンデータによる設計レイアウトの信頼性の向上を図ることができるため、半導体装置の製造歩留まりを向上できる。

（２）マスク製造方法
以下、図１３を用いて、本発明の実施形態のパターンデータ作成方法を適用したマスクの製造方法について説明する。

はじめに、本発明の実施形態のパターンデータ作成方法に基づいて、設計レイアウトに対して修正を施し、修正レイアウトが決定される（ＳＴ１００）。次に、その修正レイアウトデータにＯＰＣ処理及びＭＤＰ処理が施され、最終的なマスクパターンデータが作成される（ＳＴ１０１）。

その後、その最終的なマスクパターンデータに基づいて、マスクパターンが、例えば、電子ビーム露光によって、マスクブランクス基板上に描画される（ＳＴ１０２）。

その後、そのマスクパターンが現像された後、基板上に現像されたパターンが検査される（ＳＴ１０３）。それによって、フォトマスクが作製される。

以上のように、本発明の実施形態のパターンデータ作成方法によって設計レイアウトに修正を施してマスクパターンを作成することで、フォトマスクを作製するためのターン・アラウンド・タイムを短くすることができ、それとともに、信頼性の高いフォトマスクを作製できる。

（３）デバイス製造方法
以下、図１４を用いて、本発明の実施形態のパターンデータ作成方法を適用した半導体装置の製造方法について説明する。

はじめに、本発明の実施形態のパターンデータ作成方法に基づいて、設計レイアウトに対して修正を施し、修正レイアウトデータが決定される（ＳＴ１００）。
次に、修正レイアウトデータにＯＰＣ処理及びＭＤＰ処理を施して、最終的なマスクパターンデータが作成され、それに基づいて、フォトマスクが作製される（ＳＴ２０１）。

続いて、フォトマスクのマスクパターンが、半導体基板上のフォトレジストに露光転写される（ＳＴ２０２）。そして、マスクパターンの露光転写を行った後、現像処理が行われ、フォトレジストパターンが形成される（ＳＴ２０３）。

そのレジストパターンをマスクとして、半導体基板上の導電膜や絶縁膜などがエッチング処理され、所定のパターンが半導体基板上に形成され（ＳＴ２０４）、半導体装置が作製される。

以上のように、本発明の実施形態のパターンデータ作成方法によって、設計レイアウトを作成し、それに基づいて、フォトマスク及び半導体装置を作製することで、信頼性の高い半導体装置を作製でき、半導体装置の製造歩留まりを向上できる。

５．その他
本発明の実施形態の実施例３において、クリティカルパスを例として、それに対応するパターンデータに修正を行うか否かを評価・判定する例について述べたが、必ずしもクリティカルパスの配線パターンのみに限定して適用されるものではない。半導体装置の配線層パターンの設計レイアウトの中で、例えば、主要な電源線又はデータ線などの、製造される半導体装置の特性に大きな影響を及ぼす配線パターンデータにも適用してもよい。
本発明の実施形態で示した実施例１乃至５は、それぞれ個別に実施されることに限定されるものではなく、適宜組み合わせて実施してもよい。
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。

本発明の実施形態のパターンデータの作成方法を示すフロー図。自動配置配線装置の主要部を示す概略図。本発明の実施形態の配線パターンデータの修正案の評価例を説明するための図。本発明の実施形態の配線パターンデータの修正案の評価例を説明するための図。本発明の実施形態の配線パターンを説明するための図。本発明の実施形態の配線パターンデータの修正の判定例を説明するための図。本発明の実施形態の配線パターンデータの修正の判定例を説明するための図。本発明の実施形態の配線パターンデータの修正の判定例を説明するための図。本発明の実施形態の配線パターンデータの修正の判定例を説明するための図。本発明の実施形態の応用例を説明するための図。プログラムによる演算処理を示すフロー図。図１１に示すプログラムが適用される装置を示すブロック図。フォトマスクの製造方法を示すフロー図。半導体装置の製造方法を示すフロー図。

符号の説明

１：自動配置配線装置、２：コンピュータ、２Ａ：制御部、２Ｂ：演算部、３：シミュレータ、３Ａ：デバイスシミュレータ、３Ｂ：プロセスシミュレータ、４Ａ：評価データベース、５Ａ：修正案データベース、１０，３１〜３３，４１〜４２：配線層パターンデータ、１２：修正案評価ツール、２２：配線品質評価ツール、６１〜６３：開発段階設定データ、６４：評価要求項目生成ツール、１１ａ〜１１ｄ，２１ａ〜２１ｃ：修正案データ、５１，５３：シミュレーションパターンデータ、５２，５４：修正レイアウトパターンデータ、Ｌ１〜Ｌ４、Ｍ１：配線パターン、ＳＬ１〜ＳＬ３：シミュレーションパターン、Ｖ，Ｖ１，Ｖ１ａ，Ｖ１ｂ，Ｖ２：ビア。

Claims

半導体装置の回路パターンに対応するパターンデータを作成するステップと、
前記パターンデータの修正対象箇所を修正するための前記回路パターンの修正案を、複数生成するステップと、
前記修正案に基づく修正により生じる前記パターンデータに基づいて形成されるパターンの電気的特性の変化を評価項目とし、データベースに記憶された又はコンピュータによって計算された前記電気的特性の変化量に対応するスコアを用いて、前記修正案の評価を行うステップと、
前記修正案の評価結果に基づいて、前記修正案の中から前記回路パターンの電気的特性の設計値に対する前記電気的特性の変化が小さい修正案を選択するステップと、
前記選択された修正案を用いて、前記修正対象箇所を含む前記回路パターンを修正するステップとを具備するパターンデータ作成方法。
パターンデータを含む修正対象箇所を修正するための修正案を少なくとも１つ以上生成するステップと、
前記修正案に基づく修正により生じる、前記修正対象箇所の前記パターンデータの形状の変化又は前記パターンデータに基づいて形成されるパターンの電気的特性の変化を評価項目とし、半導体装置の開発段階に応じて、前記修正案を評価するための前記評価項目を変更して、前記修正案の評価を行うステップと、
前記修正案の評価結果に基づいて、前記修正案の中から所定の修正案を選択するステップと、
前記修正対象箇所を前記選択された修正案によって修正するステップとを具備するパターンデータ作成方法。
前記パターンデータを含む前記修正対象箇所を修正する前に、前記修正対象箇所の修正を行うか否かを判断する指標を決定するステップと、
前記指標を満たす場合に、前記修正対象箇所を修正するステップとをさらに具備し、
前記修正対象箇所に含まれるパターンデータが、クリティカルパス又はクリティカルパス近傍領域に位置するパターンを形成するために設計されるパターンデータである場合には、クリティカルパス又はクリティカルパス近傍領域に位置するパターンを形成するために設計されるパターンデータでない場合に比較して、前記指標が厳しく設定されることを特徴とする請求項１又は２に記載のパターンデータ作成方法。
前記修正対象箇所に含まれるパターンデータが、隣接する２つのパターンを形成するために設計されるパターンデータであり、
前記修正対象箇所を修正する前に、前記隣接する２つのパターンに供給される電位差に基づいて、前記修正対象箇所の修正を行うか否かを判定するステップをさらに具備することを特徴とする請求項１乃至３のいずれか１項に記載のパターンデータ作成方法。
前記修正対象箇所に含まれるパターンデータが、配線パターンを形成するために設計されるパターンデータであり、
前記修正対象箇所を修正する前に、前記配線パターンに接続されるコンタクト又はビアの数に基づいて、前記修正対象箇所の修正を行うか否かを判定するステップをさらに具備することを特徴とする請求項１乃至３のいずれか１項に記載のパターンデータ作成方法。