JP5549094B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置の製造方法に関する。

従来、半導体装置のマクロ（回路ブロック）の設計時においては、製造時のトランジスタ特性などのばらつきに耐えられるように、十分広い動作マージンを確保した設計が行われている。

また、ＳＲＡＭ（Static Random Access Memory）のようなメモリマクロを含む半導体装置においても、製造不良のあるメモリセルが検出された場合、たとえば、ヒューズ回路を用いて、他のメモリセルに切り替えるような構成（冗長構成）が用いられている。

特開２００８−５３５３３号公報 特開平１１−１５００１０号公報 特開平７−３０２８２６号公報

しかしながら、このような、製造ばらつきや製造不良を考慮した設計を行うと、回路面積、動作速度、消費電力などの回路の性能を悪化させる問題がある。
上記の点を鑑みて、本発明は、高い回路性能と安定動作とを両立した半導体装置を製造することが可能な半導体装置の製造方法を提供することを目的とする。

上記目的を達成するために、以下のような半導体装置の製造方法が提供される。この半導体装置の製造方法は、試験結果に応じた調整を行う調整回路を含む半導体装置の製造途中において、当該半導体装置を試験する工程と、前記試験結果に応じて電子ビーム描画によって前記調整回路の回路パターンを確定させる工程と、を有する。

開示の半導体装置の製造方法によれば、高い回路性能と安定動作とを両立した半導体装置を製造することが可能となる。

本実施の形態の半導体装置の製造方法の概略の流れを説明する工程フローを示す図である。 半導体装置の製造システムの一部を示す図である。 調整回路の一例を示す図である。 トランジスタのゲート電圧−ドレイン電流特性と、そのばらつきの一例を示す図である。 半導体装置の特性ばらつきを模式的に示した図である。 半導体製造工程の１工程時における半導体装置の一部を示す断面模式図である。 試験工程の様子を示す模式図である。 電位測定用パッドを設けた調整回路の例を示している。 電子ビーム描画装置で描画された回路パターンの例を示す図である。 調整回路の変形例を示す図である。 調整回路の変形例を示す図である。 パルス幅を調整する調整回路の一例を示す図である。 電子ビーム描画により回路パターンが確定したパルス幅の調整回路の一例を示す図である。 ビット冗長方式のＳＲＡＭマクロの一部の構成を示す図である。 ワード冗長方式のＳＲＡＭマクロの概略の構成を示す図である。 ワード冗長方式のＳＲＡＭマクロの他の例と、アドレス変換表を示す図である。 ワード線ごとにワード線電位を調整可能なＳＲＡＭマクロの一例の構成を示す図である。 ワード線ドライバ回路の回路構成例を示す図である。 調整回路の入出力の例である。 パルス幅の調整回路を具備したＳＲＡＭマクロの一例の構成を示す図である。 調整回路の入出力の例である。 ＳＲＡＭマクロにおける書き込み処理を示すタイミングチャートである。 ＳＲＡＭマクロにおける読み出し処理を示すタイミングチャートである。

以下、本発明の実施の形態を、図面を参照して詳細に説明する。
図１は、本実施の形態の半導体装置の製造方法の概略の流れを説明する工程フローを示す図である。

本実施の形態の半導体装置の製造方法は、設計工程（ステップＳ１）、半導体製造工程（ステップＳ２）、試験工程（ステップＳ３）、電子ビーム描画工程（ステップＳ４）、残りの半導体製造工程（ステップＳ５）と、を有する。

各工程の詳細を説明する前に、上記の半導体装置の製造方法を実施する製造システムの一例を説明する。
図２は、半導体装置の製造システムの一部を示す図である。

ここで示す半導体装置の製造システムは、制御用コンピュータ１、データベース２、設計装置３、試験装置（テスタ）４、電子ビーム描画装置５を有している。その他にも、成膜装置や、マスクを用いた露光を行う露光装置などがあるが、これらについては図示を省略している。

制御用コンピュータ１は、半導体装置の製造時において各装置を制御する。
データベース２は、設計データなどを格納している。データベース２は、たとえば、制御用コンピュータ１と接続された外部記憶装置、または、コンピュータにて実現される。なお、データベース２は、制御用コンピュータ１に内蔵されていてもよい。

設計装置３は、設計者による入力のもと、製造する半導体装置の設計を行う。設計装置３は、１または複数のコンピュータにより構成される。
試験装置４は、製造中または製造後の半導体装置の試験を行う。

電子ビーム描画装置５は、電子ビーム直描方式により、配線パターンやビアパターンなどの回路パターンを、マスクを用いずに電子ビームで直接描画して作成する。
次に、図１で示した各工程の詳細を説明する。

設計工程（ステップＳ１）において、設計装置３は、設計者による入力のもと、製造する半導体装置の論理設計及び物理設計を行う。
ここで、設計装置３は、後述の試験工程で得られる試験結果に応じて回路を調整するための調整回路を、設計工程の段階で各チップの回路ブロックに作成しておく。

図３は、調整回路の一例を示す図である。
ここでは、たとえば、ＳＲＡＭマクロにおいて、インバータ回路１１に接続されたワード線ＷＬの電位を調整する調整回路１０を示している。

調整回路１０は、ワード線ＷＬにドレイン端子を接続し、ソース端子をＧＮＤ（接地端子）に接続した、ｎチャネル型ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）Ｔｒ１，Ｔｒ２，Ｔｒ３，…，Ｔｒｎを有する。なお、以下では、ｎチャネル型ＭＯＳＦＥＴを、単にトランジスタと記す。

設計工程で作成する調整回路１０は、後の試験工程で得られる試験結果に応じて調整可能なように、回路パターンを確定していない。図３の例では、トランジスタＴｒ１〜Ｔｒｎのゲート端子は、電源線Ｖｄｄに接続されておらず、接続先が未確定の状態となっている。

詳細は後述するが、電子ビーム描画装置５を用いて、たとえば、試験結果に応じた個数のトランジスタＴｒ１〜Ｔｒｎのゲート端子を、電源線Ｖｄｄに接続する配線パターンを形成する。つまり、ワード線ＷＬとＧＮＤ間を電気的に接続させるトランジスタＴｒ１〜Ｔｒｎの個数を決定する。これにより、ワード線ＷＬの電位を調整することができる。

なお、各トランジスタＴｒ１〜Ｔｒｎのサイズ（ゲート長Ｌ、ゲート幅Ｗ）は等しくする必要はない。ゲート幅Ｗの比率が１，２，４，８の４個のトランジスタＴｒ１〜Ｔｒ４を用いた場合、どのトランジスタＴｒ１〜Ｔｒ４をオンさせるかによって、１〜１５レベルでワード線ＷＬの電位を調整することが可能である。

設計装置３は、このような調整回路１０を作成するとともに、試験結果に応じてどのような接続を行えばよいかを特定する設定情報を、予めシミュレーションの結果や試作品に対する試験結果などを参照して作成する。そして、設計装置３は、その設定情報を、たとえば、データベース２に格納する。

試験結果の一例として、たとえば、以下のようなトランジスタ特性のばらつきがある。
図４は、トランジスタのゲート電圧−ドレイン電流特性と、そのばらつきの一例を示す図である。

図４（Ａ）では、１つのトランジスタＴｒのドレイン電流−ゲート電圧特性（以下Ｉｄ−Ｖｇ特性という。）を示している。
これに対し、図４（Ｂ）では、複数枚のウェハ２０における全チップ２１内のトランジスタＴｒのＩｄ−Ｖｇ特性である。試験時には、各チップ２１上のモニタ回路２２を、試験装置４に接続することで測定が行われる。

すべてのトランジスタＴｒについて設計条件が同じでも、製造ばらつきなどの要因により、図４（Ｂ）で示すように、Ｉｄ−Ｖｇ特性はばらつく。また、トランジスタＴｒが、チップ２１内でどの場所にあるか、チップ２１がウェハ２０内のどの場所にあるか、または、チップ２１がどのウェハ２０からとれたか、などの要因によっても、ばらつき具合は異なる。そのため、製造された全チップ２１についてみると、ばらつきの範囲は図４（Ｂ）のグラフのように大きく広がる。

図４（Ｃ）では、１枚のウェハ２３内の、チップ２４ａ，２４ｂごとにＩｄ−Ｖｇ特性をモニタ回路２５ａ，２５ｂで測定したものである。この場合、１チップ２４ａ，２４ｂ内に複数のトランジスタＴｒがあるため、やはりばらつきは生じるが、図４（Ｂ）の場合よりは、ばらつきの範囲は狭くなる。同じウェハ２３内であるため、ばらつきを生じる原因が少なくなるためである。

図４（Ｂ），（Ｃ）のようなばらつきを、模式的に示すと以下のようになる。
図５は、半導体装置の特性ばらつきを模式的に示した図である。
図の横軸は、ばらつきの指標値（たとえば、閾値電圧Ｖｔｈ）であり、縦軸はばらつきの度数を示している。上側のグラフは、たとえば、前述した図４（Ｂ）で示したような広いばらつきを示している。しかしながら、図４（Ｃ）で示したようなチップごとのトランジスタ特性のばらつきのように、局所的に見るとばらつきの中心は異なる。図５の下側のグラフは、その局所的なばらつきを示している。ここでは、広いばらつきの範囲を分割する５つのエリア（１），（２），（３），（４），（５）において、局所的なばらつきの中心がある場合について示している。

半導体装置の設計の際に、図５の上側のグラフのような広いばらつきに耐えられるように、大きなマージンを確保して設計を行うと、回路面積、動作速度、消費電力などの回路の性能を悪化させる。

そこで、設計工程では、図５の下側のグラフのように、局所的なばらつきの範囲において、十分な動作マージンが確保できるように、後の工程で回路を調整するための設定情報を予め作成する。

たとえば、測定したチップにおけるトランジスタ特性のばらつきが、図５のエリア（１）のようなばらつきであった場合、このばらつきの範囲で、よい特性を示す調整回路の設定を、予めシミュレーションなどで検討する。たとえば、図３で示したような調整回路１０のトランジスタＴｒ１〜Ｔｒｎをいくつオンすれば、よい特性が得られるかを検討し、その検討結果を、エリア（１）における設定情報とする。設計装置３は、このような設定情報をエリア（１）〜（５）ごとに作成して、データベース２に格納する。

以上のような設計工程が終わると、次に、半導体製造工程（ステップＳ２）が実施される。
半導体製造工程では、設計データをもとに、図示しない露光装置や成膜装置などの半導体製造装置により、フォトリソグラフィ処理、エッチング処理、不純物注入処理、成膜処理などを行い、トランジスタなどの素子を半導体基板上に作成する。

図６は、半導体製造工程の１工程時における半導体装置の一部を示す断面模式図である。
ここでは、半導体基板３０に、素子分離領域３１によって画定された範囲にトランジスタ３２を作成した場合について示している。トランジスタ３２は、ソース領域３３、ドレイン領域３４、ゲート絶縁膜３５、ゲート電極３６、サイドウォール３７を有している。

また、半導体基板３０上には層間絶縁膜３８が形成されており、層間絶縁膜３８中には、ソース領域３３、ドレイン領域３４と接続するビア３９，４０が形成されている。そして、このビア３９，４０に接続するように、配線層４１，４２が形成されている。

半導体製造工程が、たとえば、この図６で示したような段階まで進んだ後、制御用コンピュータ１は、試験装置４に試験工程（ステップＳ３）を実施させる。
図７は、試験工程の様子を示す模式図である。

試験装置４は、たとえば、ウェハ５０に形成されるチップ５１ごとに、各チップ５１のモニタ回路５２にプローブ４ａを接続して、試験を行う。試験結果は、制御用コンピュータ１に送られる。

なお、予め設計段階で、たとえば、調整回路１０に測定用のパッドを設けるようにして、モニタ回路５２ではなく、実際の回路のトランジスタを測定できるようにしてもよい。
図８は、電位測定用パッドを設けた調整回路の例を示している。

図３で示した構成と同じものについては同一の符号を付している。
この調整回路１０ａでは、ワード線ＷＬの電位を測定可能なパッドＰｘが、ワード線ＷＬに接続されている。また、各トランジスタＴｒ１〜Ｔｒｎのゲート端子に、入出力端子Ｐ１，Ｐ２，Ｐ３，…，Ｐｎが接続され、トランジスタＴｒ１〜Ｔｒｎをオン・オフできるような構成としている。

試験工程後、制御用コンピュータ１は、試験結果と、データベース２に格納されている設定情報とを照合し、試験結果に適した設定情報を特定する。たとえば、試験工程によって得られたある測定値が、図５で示したエリア（１）にばらつきの中心を示す場合に、前述したように、エリア（１）に対応した設定情報が予めデータベース２に格納されているので、それを特定する。そして、制御用コンピュータ１は、特定した設定情報を電子ビーム描画装置５に設定する。

次に、電子ビーム描画工程（ステップＳ４）が実施される。
電子ビーム描画装置５は、設定された設定情報をもとに、調整回路１０の回路パターンを、電子ビーム描画によって確定する。

具体的には、図６で示したような製造途中の試料に対して、図示しない成膜装置でレジストを塗布したのち、電子ビーム描画装置５は、電子銃によって、たとえば、５０〜１００ｋｅＶ程度に加速された電子ビームを、磁界レンズにより絞り、試料に照射する。そして、設定情報をもとに、電子ビームを走査して、レジスト上に回路パターンを描画する。

図９は、電子ビーム描画装置で描画された回路パターンの例を示す図である。
図９では、電子ビーム描画装置５が描画する回路パターンを太線にて示している。
図９（Ａ）では、トランジスタＴｒ１，Ｔｒ２のゲート端子を電源線Ｖｄｄに接続する配線パターンと、トランジスタＴｒ３〜Ｔｒｎのゲート端子をＧＮＤに接続する配線パターンが描画された調整回路１０を示している。

図９（Ｂ）では、トランジスタＴｒ１，Ｔｒ２のゲート端子をワード線ＷＬに接続する配線パターンと、トランジスタＴｒ３〜Ｔｒｎのゲート端子をＧＮＤに接続する配線パターンが描画された調整回路１０を示している。

このような回路パターンをもとに形成される配線は、たとえば、図６で示した半導体装置の第１層の配線層４１，４２よりも上層に形成される。また、図９で示したような配線パターンを描画する代わりに、トランジスタＴｒ１〜Ｔｒｎのゲート端子と電源線Ｖｄｄまたはワード線ＷＬとを接続するビアパターンを、電子ビーム描画装置５により描画するようにしてもよい。

このように、本実施の形態の半導体装置の製造方法では、設定情報に基づいた調整回路の調整を、ヒューズ回路などを用いずに、電子ビーム描画により行うので、回路面積を増大することがない。

また、予め形成された回路の電気的接続を確定する短い配線のパターンを、電子ビーム描画により描画するので、スループットの悪化を招かない。一般的に電子ビーム描画法は、描画に時間がかかるが、本実施の形態の半導体装置の製造方法では描画箇所を短くできるので、短時間で描画が可能である。

チップごとに、設定情報にもとづいた電子ビーム描画が行われると、残りの半導体製造工程（ステップＳ５）が実施される。
残りの半導体製造工程では、エッチング処理、ＣＭＰ（Chemical Mechanical Polishing）を用いて、確定した調整回路１０の回路パターンに応じたビアや配線の形成などが行われる。その後、電極パッドの形成や、パッケージの組立などを行い、半導体装置を完成させる。

以上のように、本実施の形態の半導体装置の製造方法では、調整回路を含んだ半導体装置を設計し、半導体装置の製造途中において試験を行い、試験の結果に応じて電子ビーム描画によって調整回路の回路パターンを確定させる。

これにより、回路面積が小さく高性能で安定動作が可能な半導体装置を製造できる。
また、図５で示したように、トランジスタ特性などの局所的なばらつきのパターンごとに、調整回路の回路パターンを決定することで、確保すべき動作マージン幅を狭められ、個々の半導体装置の回路性能を、さらに向上できる。
＜調整回路の変形例１＞
図１０、図１１は、調整回路の変形例を示す図である。

図１０（Ａ）で示す調整回路１０ｂでは、トランジスタＴｒ１〜Ｔｒｎのゲート端子とドレイン端子とを予め接続している。図１０（Ｂ）では、電子ビーム描画後の回路パターンを示している。電子ビーム描画装置５で描画される配線パターンは、太線で示している。

図１０（Ａ）のように、ゲート端子とドレイン端子とを予め接続したトランジスタＴｒ１〜Ｔｒｎを、複数配置した構成とすることで、図１０（Ｂ）のように、電子ビーム描画装置５で描画する箇所を少なくすることができる。これにより、スループットを向上できる。

また、図１１の調整回路１０ｃでは、図１０（Ａ）の調整回路１０ｂと同様にトランジスタＴｒ１〜Ｔｒｎのゲート端子とドレイン端子とを予め接続しているが、トランジスタＴｒ１のゲート端子及びドレイン端子は、既にワード線ＷＬに接続されている。

事前にシミュレーションや試作によって、常にオンすべきトランジスタがあることがわかっている場合には、このような調整回路１０ｃの構成が適用可能であり、電子ビーム描画装置５で描画する箇所を少なくすることができる。これにより、スループットを向上できる。

なお、上記では、ワード線ＷＬの電位を調整する調整回路を説明してきたが、これに限定されず、ビット線の電位を調整したり電源電圧の調整を行うような調整回路としてもよい。

また、たとえば、ＳＲＡＭマクロ内の、パルスを発生させる回路において、パルス幅を調整するような調整回路を、設計段階からＳＲＡＭマクロ内に組み込んでおくようにしてもよい。以下、パルス幅を調整する調整回路の例を示す。
＜調整回路の変形例２＞
図１２は、パルス幅を調整する調整回路の一例を示す図である。

図１２で示す調整回路６０は、直列に接続された複数のインバータ回路６１ａからなる遅延回路６１−１〜６１−ｎと、ＥｘＯＲ回路６２を有している。初段の遅延回路６１−１の一端は、ＥｘＯＲ回路６２の一方の入力端子と接続されており、矩形波である入力信号ＩＮが入力される。遅延回路６１−１の他端と、他の遅延回路６１−ｎの両端は開放されている。ＥｘＯＲ回路６２の他端は開放されており、出力端子からは、パルス信号ＯＵＴが出力されるような構成となっている。

このような調整回路６０を用いる場合の、半導体装置の製造方法を以下に簡単に説明する。
設計工程において、設計装置３は、シミュレーションや試作などの結果に応じて、トランジスタ特性などの局所的なばらつきごと、適切なパルス幅となるための遅延回路６１−１〜６１−ｎの段数を、設定情報としてデータベース２に登録しておく。

試験工程では、制御用コンピュータ１は、試験結果で得られたトランジスタ特性などのばらつきから、対応する設定情報をデータベース２から特定し、特定された設定情報を電子ビーム描画装置５に設定する。

なお、試験工程において、図１２のような調整回路６０から直接パルス幅を測定できるように、ＥｘＯＲ回路６２や、遅延回路６１−１〜６１−ｎの両端にパッドを設けてもよい。また、遅延回路６１−ｎの両端のみにパッドを設け、遅延回路６１−ｎによる遅延時間を求め、そこから、段数を増やしたときの遅延時間を推測するようにしてもよい。

図１３は、電子ビーム描画により回路パターンが確定したパルス幅の調整回路の一例を示す図である。
ここでは、２つの遅延回路６１−１，６１−２のみを図示している。

太線が、電子ビーム描画装置５で描画される配線パターンである。
図１３（Ａ）では、遅延回路６１−１の他端をＥｘＯＲ回路６２の他端に接続するような、配線パターンが描画された調整回路６０を示している。この場合、遅延時間が小さくなり、パルス幅が狭くなる。

一方、図１３（Ｂ）では、ＥｘＯＲ回路６２の両端に、遅延回路６１−１と遅延回路６１−２とを接続するように配線パターンが描画された調整回路６０を示している。この場合、遅延時間が大きくなり、パルス幅を広くすることができる。

以上のような工程により、試験工程で得られたトランジスタ特性などの、局所的な（たとえば、チップごとの）ばらつきに応じて、パルス幅が調整可能になる。
これにより、局所的なばらつきの範囲で動作するように動作マージン幅を決めればよいので、動作マージン幅を狭めることができ、半導体装置の性能を向上できる。
＜ＳＲＡＭマクロの冗長方式への適用例＞
以上説明したような、試験結果をもとに電子ビーム描画で回路を調整する手法は、ＳＲＡＭマクロの冗長方式においても適用可能である。

図１４は、ビット冗長方式のＳＲＡＭマクロの一部の構成を示す図である。
この例では、ＳＲＡＭマクロは、メモリセルアレイ７０と、調整回路７１を有している。また、ＳＲＡＭマクロは、４つの入出力端子Ｐ１０，Ｐ１１，Ｐ１２，Ｐ１３に対して、５本のビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４，ＢＬ５を有している。すなわち、冗長ビットが１ビットある例を示している。

なお、ワード線などについては図示を省略している。
メモリセルアレイ７０には、ビット線ＢＬ１〜ＢＬ５ごとに複数のメモリセル７０ａが接続されている。

調整回路７１では、入出力端子Ｐ１０〜Ｐ１３とビット線ＢＬ１〜ＢＬ５との接続が、試験結果に応じて電子ビーム描画により調整される。
たとえば、設計工程では、設計装置３は、ビット線ＢＬ１〜ＢＬ５のいずれかのメモリセル７０ａに不良があった場合、そのビット線を、どのビット線と入れ替えるかを示す設定情報をあらかじめデータベース２に格納しておく。

半導体製造工程の途中における試験工程で、試験装置４により、たとえば、図１４に示すように、ビット線ＢＬ３のメモリセル７０ａｘが不良と判定された場合には、制御用コンピュータ１は、データベース２に格納された設定情報を検索して特定する。そして、特定した設定情報を電子ビーム描画装置５に設定する。これにより、電子ビーム描画装置５は、設定情報に基づき、調整回路７１において、図１４の太線で示したように、たとえば、ビット線ＢＬ１，ＢＬ２，ＢＬ４，ＢＬ５を入出力端子Ｐ１０〜Ｐ１３に接続するような配線パターンを描画する。これにより調整回路７１の回路パターンを確定する。

その後は、エッチング処理、ＣＭＰ処理やパッケージ処理など、前述したような半導体製造工程の続きを行い、半導体装置を完成させる。
以上のように、本実施の形態の半導体装置の製造方法では、試験結果に応じて、調整回路７１にて、不良のメモリセル７０ａｘを選択しないような調整を行うので、半導体装置の動作を安定化することができる。また、試験結果に応じて、ビット線ＢＬ１〜ＢＬ５と、入出力端子Ｐ１０〜Ｐ１３とを接続する際に、ヒューズ回路を用いず、電子ビーム描画を用いるので、回路面積の増加や遅延時間の増加などの回路性能の悪化を招かない。

上記では冗長ビットが１ビットのビット冗長方式に、本実施の形態の半導体装置の製造方法を適用した場合について説明したが、ワード冗長方式にも適用できる。
図１５は、ワード冗長方式のＳＲＡＭマクロの概略の構成を示す図である。

図１５で示すＳＲＡＭマクロは、メモリセルアレイ８０、アドレスデコーダ８１、セレクタ８２、冗長用メモリセルアレイ８３、調整回路８４、を有している。
メモリセルアレイ８０は、ビット線ＢＬ１〜ＢＬ４とワード線ＷＬ１，ＷＬ２，…，ＷＬｎの各交点に配置されたメモリセル８０ａを有している。

アドレスデコーダ８１は、入力されたアドレスに応じて、ワード線ＷＬ１〜ＷＬｎのいずれかを選択する。
セレクタ８２は、メモリセルアレイ８０と、冗長用メモリセルアレイ８３のどちらを使用するか選択し、選択した方を入出力端子Ｐ２０，Ｐ２１，Ｐ２２，Ｐ２３と接続する。

冗長用メモリセルアレイ８３は、ビット線ＢＬ１〜ＢＬ４と、複数のワード線ＷＬｎ＋１〜ＷＬｎ＋ｍの交点に接続されたメモリセル８３ａを有している。
調整回路８４では、メモリセルアレイ８０で用いられるワード線ＷＬ１〜ＷＬｎと、冗長用メモリセルアレイ８３で用いられるワード線ＷＬｎ＋１〜ＷＬｎ＋ｍ間の接続と、セレクタ８２への配線接続などが試験結果に応じて調整される。

このようなＳＲＡＭマクロの製造途中の試験工程にて、ワード線ＷＬ２，ＷＬｎに接続されているメモリセル８０ａｘ，８０ａｙが不良と判定された場合、電子ビーム描画装置５は、予め登録された設定情報に基づいて配線パターンを描画する。

図１５の例では、太線で示した配線パターンは、ワード線ＷＬ２とワード線ＷＬｎ＋１及びセレクタ８２を接続するように描画され、ワード線ＷＬｎとワード線ＷＬｎ＋ｍ及びセレクタ８２を接続するように描画されている。

このような配線パターンをもとに配線が形成された場合、アドレスデコーダ８１でワード線ＷＬ２が選択されると、セレクタ８２は、冗長用メモリセルアレイ８３のワード線ＷＬｎ＋１を選択する。アドレスデコーダ８１で、ワード線ＷＬｎが選択された場合には、セレクタ８２は、冗長用メモリセルアレイ８３のワード線ＷＬｎ＋ｍを選択する。

以上のように、試験結果に応じて、調整回路８４にて、不良のメモリセル８０ａｘ，８０ａｙを選択しないような調整を行うので、半導体装置の動作を安定化することができる。また、本実施の形態の半導体装置の製造方法では、ヒューズ回路を用いず、電子ビーム描画を用いるので、回路面積の増加や遅延時間の増加などの回路性能の悪化を招かない。

なお、以下のような変形例も考えられる。
図１６は、ワード冗長方式のＳＲＡＭマクロの他の例と、アドレス変換表を示す図である。

図１５のＳＲＡＭマクロと同様の構成要素については同一符号を付し、説明を省略する。
図１６（Ａ）で示されているＳＲＡＭマクロは、図１５で示したＳＲＡＭマクロの調整回路８４に相当する部分として、アドレス変換回路８５を有している。

このアドレス変換回路８５は、たとえば、組み合わせ論理回路によって構成されており、試験工程にて不良のあったメモリセルのアドレス１を、冗長用メモリセルアレイ８３のアドレス２に変換する。

アドレスデコーダ８６は、アドレス変換回路８５から出力されたアドレス２に応じて、冗長用メモリセルアレイ８３のワード線ＷＬｎ＋１，ＷＬｎ＋２，…，ＷＬｎ＋ｍを選択する。

このようなＳＲＡＭマクロを製造する際、試験工程で、不良のメモリセルが検出された場合、電子ビーム描画工程では、そのメモリセルのアドレス１を、冗長用メモリセルアレイ８３のアドレス２に変換するような、アドレス変換回路８５を作成する。

アドレス変換回路８５は、図１６（Ｂ）で示されているようなアドレス変換表にしたがってアドレス変換を行う。
このアドレス変換表では、不良メモリセルのアドレス１と、その代替となる冗長用メモリセルアレイ８３のアドレス２を示している。図１６の例では、不良のメモリセル８０ａｘ，８０ａｚがあるアドレス１“０００１”，“０００７”を、それぞれアドレス２“００”，“０１”に変換する。

このようなアドレス変換表は、試験装置４からの試験結果を受けて、たとえば、制御用コンピュータ１が作成する。また、このようなアドレス変換表が得られた場合に、アドレス変換回路８５をどのような回路構成とすればよいかを示す設定情報が、予め設計装置３により求められて、データベース２に登録されている。

制御用コンピュータ１は、アドレス変換表から設定情報を特定し、その設定情報を電子ビーム描画装置５に設定することで、図１６（Ｂ）のアドレス変換表を満たすようなアドレス変換回路８５の回路パターンを描画させる。なお、ＡＮＤ回路やインバータ回路などの素子は予め製造しておき、各素子間の接続を電子ビーム描画装置５による配線パターンの描画により決定すれば、描画時間を短縮することができる。

このようなＳＲＡＭマクロでは、アドレス１として、たとえば、不良のあるメモリセル８０ａｘのアドレスである“０００１”が入力された場合、アドレス変換回路８５は、冗長用メモリセルアレイ８３のアドレス２である“００”に変換する。なお、セレクタ８２は、アドレス変換回路８５にてアドレス変換が行われた場合には、冗長用メモリセルアレイ８３を選択して、入出力端子Ｐ２０〜Ｐ２３に接続させる。

これによって、不良のメモリセル８０ａが選択されることを防止でき、半導体装置の動作を安定化することができる。また、ヒューズ回路を用いず、電子ビーム描画を用いるので、回路面積の増加や遅延時間の増加を少なくすることができ、高性能な半導体装置を製造できる。
＜ワード線電位を調整可能なＳＲＡＭマクロの製造例＞
図１７では、ワード線ごとにワード線電位を調整可能なＳＲＡＭマクロの一例の構成を示す図である。

図１６で示したＳＲＡＭマクロと同様の構成要素については同一符号を付し、説明を省略する。
図１７で示すＳＲＡＭマクロは、調整回路８７と、ワード線ＷＬ１〜ＷＬｎと接続されたワード線ドライバ回路８８−１，８８−２，…，８８−８，…，８８−ｎを有している。

調整回路８７は、特定のアドレス入力された場合、そのアドレスで指定されるワード線ＷＬ１〜ＷＬｎの電位を調整するための制御信号を出力する。
ワード線ドライバ回路８８−１〜８８−ｎは、調整回路８７からの制御信号を入力し、制御信号に応じて、ワード線ＷＬ１〜ＷＬｎの電位を調整する。

図１８は、ワード線ドライバ回路の回路構成例を示す図である。
ここでは、調整回路８７からの４ビットの制御信号に応じて、ワード線ＷＬ１の電位を変更するワード線ドライバ回路８８−１の回路構成を示している。他のワード線ドライバ回路８８−２〜８８−ｎも、これと同様の回路構成である。

ワード線ドライバ回路８８−１は、ワード線ＷＬ１に接続され、アドレスデコーダ８１からの信号を反転するインバータ回路８８ａと、４ビットの制御信号を分配するデマルチプレクサ８８ｂを有している。また、トランジスタＴ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６，Ｔ７，Ｔ８を有している。トランジスタＴ１，Ｔ２はドレイン端子をワード線ＷＬ１に接続しており、トランジスタＴ１のソース端子は、トランジスタＴ２のゲート端子に接続され、トランジスタＴ２のソース端子はＧＮＤに接続されている。トランジスタＴ１のゲートには、デマルチプレクサ８８ｂで分配された１ビットの信号が入力される。

他のトランジスタＴ３，Ｔ４、トランジスタＴ５，Ｔ６及びトランジスタＴ７，Ｔ８も、トランジスタＴ１，Ｔ２と同様に接続されている。
たとえば、制御信号が“０００１”の場合、トランジスタＴ１，Ｔ２のみがオンして、ワード線ＷＬ１の電位を下げる。また、制御信号が“００１１”の場合、トランジスタＴ１〜Ｔ４がオンし、ワード線ＷＬ１の電位を大きく下げる。制御信号が“００００”の場合には、どのトランジスタＴ１〜Ｔ８もオンせず、ワード線ＷＬ１の電位は変化しない。

このようなＳＲＡＭマクロを製造する際、設計装置３は、設計工程にて、たとえば、チップごとに、試験時に得られるトランジスタ特性のばらつきに応じたワード線ＷＬ１〜ＷＬｎの適切な電位を求めておく。そして、その電位を得るための制御信号を生成できるような調整回路８７の回路パターンを設定情報として求め、データベース２に登録しておく。

図１９は、調整回路の入出力の例である。
調整回路８７は、アドレスを入力して、４ビットの制御信号を出力する。
設計装置３は、シミュレーションなどにより、図１９で示す動作を満たすような、調整回路８７の回路パターンを、設定情報としてデータベース２に登録する。電子ビーム描画装置５は、試験結果に応じた設定情報をもとに、たとえば、図１９で示すような動作を満たすような調整回路８７の回路パターンを描画する。なお、ＡＮＤ回路やインバータ回路などの素子は予め製造しておき、各素子間の接続を電子ビーム描画装置５による配線パターンの描画により決定すれば、描画時間を短縮することができる。

このようなＳＲＡＭマクロにおいて、アドレスとして、“０００７”が入力された場合、調整回路８７は、制御信号“００１１”を出力する。これにより、ワード線ドライバ回路８８−８において、図１８のワード線ドライバ回路８８−１のトランジスタＴ１〜Ｔ４に対応するトランジスタがオンし、ワード線ＷＬ８の電位が引き下げられる。

以上のような調整回路８７を、たとえば、チップごとに、試験工程後に作成することで、確保すべき動作マージン幅を狭められ、半導体装置の回路性能を向上できる。
＜パルス幅の調整回路を具備したＳＲＡＭマクロの製造例＞
図２０は、パルス幅の調整回路を具備したＳＲＡＭマクロの一例の構成を示す図である。

図１７で示したＳＲＡＭマクロと同様の構成要素については同一符号を付し、説明を省略する。
図２０で示すＳＲＡＭマクロは、ワード線ドライバ回路９０−１，９０−２，…，９０−ｎと、調整回路９１と、パルス幅調整回路９２と、動作完了信号生成回路９３と、を有している。

ワード線ドライバ回路９０−１〜９０−ｎは、パルス幅調整回路９２で調整されたパルス幅で、書き込み対象または読み出し対象のアドレスに対応したワード線ＷＬ１〜ＷＬｎを駆動する。

調整回路９１は、試験工程後の電子ビーム描画工程時において、試験結果に応じた回路パターンが決定される回路であり、入力されるアドレスに応じた制御信号をパルス幅調整回路９２に出力する。

パルス幅調整回路９２は、調整回路９１からの制御信号に応じたパルス幅を、ワード線ドライバ回路９０−１〜９０−ｎに設定する。
動作完了信号生成回路９３は、書き込みまたは読み出し動作の完了を外部に通知するための動作完了信号を出力する。

製造ばらつきが生じると、特定のアドレスに含まれるメモリセル８０ａでのみ、通常のパルス幅の期間中に、書き込みまたは読み出し動作が完了しない、という場合がある。このようなタイミング起因の不良がある半導体装置を不良品とせずに、良品として救済して安定に動作させるために、本実施の形態の半導体装置の製造方法では、試験結果に応じて、書き込みまたは読み出し動作時に生成するパルス幅を調整する。ただし、パルス幅を長くすることにより、通常動作よりも動作完了に必要なクロック数が増えるために、動作完了信号生成回路９３は、アドレスやデータを供給する図示しない外部回路に対して、動作完了信号を出力するようにしている。

このようなＳＲＡＭマクロを製造する際、設計装置３は、設計工程にて、たとえば、チップごとに、試験時に得られるトランジスタ特性などのばらつきに応じて、適切なパルス幅を求めておく。そして、そのパルス幅を得るための制御信号を生成できるような調整回路９１の回路パターンを設定情報として求め、データベース２に登録しておく。

図２１は、調整回路の入出力の例である。
図２１（Ａ）は、書き込み時の調整回路の入出力の例を示している。この例では、入力アドレスが“Ａ２”の場合に、４ビットの制御信号“０００１”を出力するようにしている。ここでは、“０００１”を、パルス幅を通常のパルス幅よりも１クロックサイクル分、長くするための制御信号とする。他の入力アドレスに関しては、制御信号“００００”として、パルス幅の変更を行わせない。

図２１（Ｂ）は、読み出し時の調整回路の入出力の例を示している。この例では、入力アドレスが“Ａ６”の場合に、４ビットの制御信号“０００１”を出力して、通常のパルス幅よりも１クロックサイクル分、パルス幅が広くなるようにしている。

設計装置３は、シミュレーションなどにより、図２１で示す動作を満たすような調整回路９１の回路パターンを、設定情報としてデータベース２に登録する。電子ビーム描画装置５は、試験結果に応じた設定情報をもとに、たとえば、図２１で示すような動作を満たすような調整回路９１の回路パターンを描画する。なお、ＡＮＤ回路やインバータ回路などの素子は予め製造しておき、各素子間の接続を電子ビーム描画装置５による配線パターンの描画により決定すれば、描画時間を短縮することができる。

図２２は、ＳＲＡＭマクロにおける書き込み処理を示すタイミングチャートである。
上からクロック信号、アドレス、書き込みデータ及び動作完了信号の様子を示している。

ここでは、入力アドレスに対して図２１（Ａ）で示した制御信号を出力する調整回路９１を用いた場合の動作を示している。なお、１クロックサイクルが、書き込み時の通常のパルス幅とする。

アドレス“Ａ１”のメモリセルにデータ“Ｄ１”を書き込む場合、調整回路９１では通常のパルス幅を設定するための制御信号“００００”を出力する。そのため、１クロックサイクルで書き込み処理が完了し、図２２中で示しているクロック信号のサイクル１の終了時に、動作完了信号が立ち上がる（時刻ｔ１）。

クロック信号のサイクル２の開始時において、アドレス“Ａ２”のメモリセルにデータ“Ｄ２”を書き込む場合、調整回路９１では１クロックサイクル分、パルス幅を広くさせるための制御信号“０００１”を出力する。そのため、書き込み完了まで２クロックサイクルかかる。これにより、動作完了信号は、通常よりも１クロックサイクル分遅れた、サイクル４の開始時に立ち上がる（時刻ｔ２）。図示しない外部回路は、アドレス“Ａ２”のメモリセルへの書き込み処理の完了を示す動作完了信号が、サイクル３の開始時に立ち上がらなかったため、書き込みが完了していないことを検知する。これにより、図示しない外部回路は、次のアドレス“Ａ３”のメモリセルへのデータ“Ｄ３”の書き込みを遅らせる。

アドレス“Ａ３”のメモリセルへのデータ“Ｄ３”の書き込み処理は、時刻ｔ２のサイクル４の開始時から始まる。アドレス“Ａ３”のメモリセルへの書き込み処理は、通常の１クロックサイクルのパルス幅で行われるので、サイクル５の開始時には、データ“Ｄ３”の書き込み処理が終了する（時刻ｔ３）。このとき、動作完了信号が立ち上がっているので、アドレス“Ａ４”のメモリセルへのデータ“Ｄ４”の書き込み処理が開始する。

アドレス“Ａ４”のメモリセルへの書き込み処理も、通常の１クロックサイクルのパルス幅で行われるので、サイクル５の終了時には、データ“Ｄ４”の書き込み処理は終了する（時刻ｔ６）。

図２３は、ＳＲＡＭマクロにおける読み出し処理を示すタイミングチャートである。
上からクロック信号、アドレス、読み出しデータ及び動作完了信号の様子を示している。

ここでは、入力アドレスに対して図２１（Ｂ）で示した制御信号を出力する調整回路９１を用いた場合の動作を示している。
サイクル１０の開始時に、アドレス“Ａ５”が、図示しない外部回路により指定されると（時刻ｔ１０）、調整回路９１では、通常のパルス幅を設定するための制御信号“００００”を出力する。そのため、１クロックサイクルで読み出し処理が完了し、サイクル１１の開始時に、アドレス“Ａ５”のメモリセルから読み出しデータ“Ｄ５”が読み出される（時刻ｔ１１）。また、それと同時に、動作完了信号が立ち上がるので、図示しない外部回路は、アドレス“Ａ６”からの読み出しをリクエストする。このとき、調整回路９１は、１クロックサイクル分、パルス幅を広くさせるための制御信号“０００１”を出力する。そのため、サイクル１２の開始時では読み出しデータが出力されず、サイクル１３の開始時に、アドレス“Ａ６”からの読み出しデータ“Ｄ６”が読み出され、動作完了信号が立ち上がる（時刻ｔ１２）。アドレス“Ａ７”のメモリセルからの読み出しは、１クロックサイクルで行われ、サイクル１４の開始時に、データ“Ｄ７”が読み出される（時刻ｔ１３）。

本実施の形態の半導体装置の製造方法では、上記のようなパルス幅の変更を制御する調整回路９１を、たとえば、チップごとに、試験工程後に試験結果に応じて作成することで、確保すべき動作マージン幅を狭められ、半導体装置の回路性能を向上できる。

以上、本発明の半導体装置の一観点を、実施の形態とその複数の変形例に基づき説明してきたが、上記の記載に限定されず、他にも様々な変形が可能である。
上記の各種の変形例を互いに組み合わせてもよい。

以上の実施の形態に関し、さらに以下の付記を開示する。
（付記１） 試験結果に応じた調整を行う調整回路を含む半導体装置の製造途中において、当該半導体装置を試験する工程と、
前記試験結果に応じて電子ビーム描画によって前記調整回路の回路パターンを確定させる工程と、
を有することを特徴とする半導体装置の製造方法。

（付記２） 予め、設計工程時に、前記試験結果に応じて設定すべき前記調整回路の設定情報を記憶部に保持しておき、前記製造途中の試験時における前記試験結果をもとに前記設定情報を特定し、前記設定情報に応じて前記調整回路の前記回路パターンを、前記電子ビーム描画によって確定させることを特徴とする付記１記載の半導体装置の製造方法。

（付記３） 試験時に得られる製造ばらつきの範囲を複数のエリアに分割して、前記エリアごとの前記製造ばらつきに応じた前記設定情報を作成することを特徴とする付記２記載の半導体装置の製造方法。

（付記４） チップごとの前記製造ばらつきに応じて、前記チップごとに前記設定情報をもとにした前記電子ビーム描画を行うことを特徴とする付記２または３のいずれか一項に記載の半導体装置の製造方法。

（付記５） 複数のトランジスタを有する前記調整回路において、ワード線と接地端子間を電気的に接続させる前記トランジスタの数を決定する配線パターンを、前記試験結果に応じて前記電子ビーム描画により形成することで、前記ワード線の電位を調整することを特徴とする付記１乃至４のいずれか一項に記載に半導体装置の製造方法。

（付記６） 前記調整回路において、試験時で検出された不良のメモリセルを、正常なメモリセルに切り替えるための配線パターンを前記電子ビーム描画により形成することを特徴とする付記１乃至５のいずれか一項に記載の半導体装置の製造方法。

（付記７） 前記調整回路において、複数の遅延回路間を接続する配線パターンを、前記試験結果に応じて前記電子ビーム描画により形成することで、パルス信号のパルス幅を調整することを特徴とする付記１乃至６のいずれか一項に記載に半導体装置の製造方法。

１ 制御用コンピュータ
２ データベース
３ 設計装置
４ 試験装置
５ 電子ビーム描画装置

Claims (1)

1. ＳＲＡＭマクロと前記ＳＲＡＭマクロのワード線を駆動するワード線ドライバ回路と前記ワード線ドライバ回路に入力するパルス信号のパルス幅を調整するパルス幅調整回路とを含む半導体装置の製造途中において、当該半導体装置を試験して当該半導体装置に含まれるトランジスタの特性を得る工程と、
   前記試験によって得られた前記トランジスタの特性と、設計工程にてあらかじめ生成したデータベースとに基づいて前記パルス幅調整回路の回路パターンを電子ビーム描画によって確定させる工程と、を有し、
   前記データベースには、前記トランジスタの特性のばらつきに基づいて前記パルス幅が求まるデータと、前記パルス幅と前記パルス幅調整回路の回路パターンとの関係を示すデータとが登録されている、
   ことを特徴とする半導体装置の製造方法。
   
   
   

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