JP3325456B2 - メモリリペア方法ならびにそのメモリリペア方法が適用される電子ビームメモリリペア装置およびメモリ冗長回路 - Google Patents

メモリリペア方法ならびにそのメモリリペア方法が適用される電子ビームメモリリペア装置およびメモリ冗長回路

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体メモリチッ
プ内に予備のメモリセル（冗長セル）を設けておき、通
常のメモリセルに欠損があった場合にそのメモリセルに
代えて冗長セルを接続するメモリリペア方法ならびにそ
のメモリリペア方法が適用される電子ビームメモリリペ
ア装置およびメモリ冗長回路に関する。
【０００２】
【従来の技術】図５に、ウェハのチップ内に設けられる
冗長セルの一般的な構成（冗長回路）例を示す。同図に
おいて、１００は通常メモリセルで例えば０〜５１１番
地（５１２本の通常データ線）を有する。１０１は夫々
の出力線が通常メモリセル１００の各通常データ線に接
続されたアドレスデコーダで、その入力ラインであるア
ドレス「Ａ0（バー），Ａ0，・・・・」により各出力（出力
番地）の設定がなされる。ここで、Ａ0（バー）はＡ0の
反転出力を示す。アドレスデコーダ１０１の各出力に
は、それぞれヒューズ１０４ａが設けられている。
【０００３】１０２は冗長セル、１０３は出力線が冗長
セル１０２の冗長データ線に接続されたデコーダで、ア
ドレス「Ａ0（バー），Ａ0，・・・・」のラインがそれぞれ
ヒューズ１０４ｂを介して入力されている。これら冗長
セル１０２、デコーダ１０３、ヒューズ１０４ｂにより
構成される冗長回路は、通常は禁止状態にあり、イネー
ブル信号により禁止状態が解除され、出力が有効とな
る。
【０００４】上記構成の冗長回路では、通常セル１００
の各通常データ線に対して冗長セル１０２の冗長データ
線が設けられており、例えば論理回路１０１ａの出力と
つながる通常データ線に欠損ビットがあった場合には、
その論理回路１０１ａの出力に設けられたヒューズ１０
４ａが切断され、欠損した通常データ線（欠損データ
線）の代わりに冗長セル１０２の冗長データ線が使用さ
れるようデコーダ１０３の入力に設けられたヒューズ１
０４ｂが切断される。このようにして、欠損データ線を
無効とし、イネーブル信号により禁止状態を解除して冗
長セル１０２の冗長データ線への出力が有効となる。
【０００５】上述のヒューズの切断には、レーザを用い
たヒューズ切断方式を採用するメモリリペア方法が一般
的に用いられている。このレーザ切断方式の原理を図６
に示す。
【０００６】ヒューズが設けられた部分は、Ｓｉ基板上
にＳｉＯ2 層からなる絶縁膜、アルミニウムあるいはポ
リシリコン等の材料の配線から構成されるヒューズ層、
さらにＳｉＯ2 層からなる絶縁膜が順次積層された構成
となっている。図６の上段に示すようなレーザー・パル
スが照射されると、照射されたレーザがヒューズ層に吸
収されてその温度が上昇する（図６（ａ）参照）。温度
が上昇すると、さらにヒューズ層の吸収率が上昇し、ヒ
ューズ層における内部圧力が急激に上昇する。ヒューズ
層における内部圧力が急激に上昇すると、上層のＳｉＯ
2 層が爆発し、ヒューズが気化する（図６（ｂ）参
照）。レーザー・パルスの後半で残りのヒューズが気化
されると、下層のＳｉＯ2 層にレーザが照射され（図６
（ｃ）参照）、ＳｉＯ2 層が多少気化される（図６
（ｄ）参照）。このような工程により、ヒューズの切断
が行われる。
【０００７】上記のレーザによるヒューズの切断には、
通常、チップ内の所定のヒューズ位置にレーザビームを
高速・高精度に位置決めし、このレーザビームによって
ヒューズを切断する機構が用いられる。この機構によっ
て、リペア直前に行われる予備テスティングにより得ら
れた、ウェハに関するリペア可能なチップ情報および欠
損データ線のアドレス情報に基づいてヒューズの切断が
行われる。
【０００８】
【発明が解決しようとする課題】最近の高集積メモリで
は、その中で用いている設計ルールに従ってヒューズを
配置して、ヒューズの占有面積を最小にすることにより
チップを小型化し、更にはチップのコストを少しでも安
くしたいという強い要望がある。しかしながら、上述し
たレーザによるヒューズ切断方式を用いた従来のメモリ
リペア方法には以下のような制限がある。
【０００９】（１）レーザによるヒューズ切断方式は、
ヒューズだけを選択的に吹き飛ばして、周囲および下層
のシリコン基板に与えるダメージを極力少なくする必要
があり、この条件を満たすために赤外線またはそれより
長い波長のレーザを使用しなければならない。このた
め、その波長の制限から、スポット径を約２．５μｍ以
下に絞ることができない。
【００１０】（２）また、レーザによるヒューズ切断方
式では、チップ内の所定のヒューズ位置にレーザビーム
を高速・高精度に位置決めする機構が設けられるが、そ
の位置決め誤差は機械的精度で決定されるため、０．３
μｍ程度が実用的限界である。
【００１１】主としてここに挙げた２つの制限から、従
来のメモリリペア方法においてはヒューズの間隔を例え
ば２μｍ以下にすることは技術的に困難であり、ヒュー
ズの占有面積を最小にすることには限界があった。
【００１２】また、最近の半導体メモリにおいては、ヒ
ューズはアルミ等の金属材料の配線と同じ層に形成され
る。その理由は、以下の通りである。
【００１３】配線層は通常複数層あり、最上層には金属
配線が一般に使用され、下層にはポリシリコンが使用さ
れる。下層の配線層をヒューズ層として用いた場合に
は、そのヒューズ領域近辺のヒューズ層上の絶縁膜や配
線層をエッチバックする必要が生じ、この絶縁膜や配線
層の厚さのばらつき、及び、エッチバックのばらつきに
より、安定した厚さの絶縁膜をヒューズ層上に残してお
くようにすることが、配線の多層化により困難になって
きている。したがって、一般にヒューズは最上層に形成
される。
【００１４】上記のように、ヒューズが最上層に金属材
料より形成される場合、金属は赤外線レーザ光に対する
反射率が非常に高く、しかもスキン効果により内部に侵
入した光が表面で吸収され、下部まで到達しないという
性質を持つことから、ヒューズを切断するためにはレー
ザのパワーを上げる必要があり、このためヒューズ下層
にダメージが出やすく、微細化されたヒューズをレーザ
で安定に切断することは非常に困難であった。
【００１５】本発明の目的は、ヒューズの間隔を例えば
２μｍ以下にすることのでき、かつ、下層にダメージを
与えることのないメモリリペア方法を提供することにあ
る。さらには、そのメモリリペア方法が適用される電子
ビームメモリリペア装置およびメモリ冗長回路を提供す
ることにある。
【００１６】
【課題を解決するための手段】上記目的を達成するた
め、本発明の第１のメモリリペア方法は、半導体メモリ
チップ内に冗長セルを設け、通常メモリセルに欠損があ
る場合に、所定の配線を切断することにより欠損した通
常メモリセルに代えて前記冗長セルを接続するメモリリ
ペア方法であって、前記配線の切断を、前記チップ上に
全面にレジストを塗布し、切断する配線の所定部を露光
して現像処理することにより前記レジストに所定形状の
パターンを形成し、該レジストパターンをマスクとして
エッチング処理を施すことにより行うことを特徴とす
る。
【００１７】本発明の第２のメモリリペア方法は、半導
体メモリチップ内に冗長セルを設け、通常メモリセルに
欠損がある場合に、所定の配線を形成することにより欠
損した通常メモリセルに代えて前記冗長セルを接続する
メモリリペア方法であって、前記配線の形成を、前記チ
ップ上に全面にレジストを塗布し、形成する配線部を露
光して現像処理することにより前記レジストに所定形状
のパターンを形成し、該レジストパターンをマスクとし
てエッチング処理が施された領域に所定の堆積材料を堆
積することにより行うことを特徴とする。
【００１８】本発明の第３のメモリリペア方法は、半導
体メモリチップ内に冗長セルを設け、通常メモリセルに
欠損がある場合に、所定の配線を切断するとともに所定
の配線を形成することにより欠損した通常メモリセルに
代えて前記冗長セルを接続するメモリリペア方法であっ
て、前記配線の切断を行う場合は、前記チップ上に全面
にレジストを塗布し、切断する配線の所定部を露光して
現像処理することにより前記レジストに所定形状のパタ
ーンを形成し、該レジストパターンをマスクとしてエッ
チング処理を施すことにより行い、前記配線の形成を行
う場合は、前記チップ上に全面にレジストを塗布し、形
成する配線部を露光して現像処理することにより前記レ
ジストに所定形状のパターンを形成し、該レジストパタ
ーンをマスクとしてエッチング処理が施された領域に所
定の堆積材料を堆積するとにより行う、ことを特徴とす
る。
【００１９】上述のいずれのメモリリペア方法において
も、前記レジストの露光として電子ビーム露光を用いる
ことができる。
【００２０】また、第２および第３のメモリリペア方法
においては、前記冗長セルは通常メモリセルのそれぞれ
のデータ線から分岐された一部に切断部を有する配線に
より接続されており、前記配線の形成において露光され
る部分を前記配線の切断部とし、該切断部を接続するよ
うにしてもよい。
【００２１】さらに、第２および第３のメモリリペア方
法においては、前記所定の堆積材料としてポリシリコン
もしくは金属材料を用いることができる。
【００２２】本発明の電子ビームメモリリペア装置は、
上述のいずれかのメモリリペア方法が適用される電子ビ
ームメモリリペア装置であって、ウェハの各半導体メモ
リチップ内の通常メモリセルの欠損を検出するメモリテ
スタと接続され、該メモリテスタにて検出された通常メ
モリセルの欠損データと予め入力されたヒューズおよび
冗長セルに関するデータとからリペア描画パターンを生
成するリペア描画パターン生成部と、全面にレジストが
塗布された前記ウェハが固定され、該ウェハをＸＹ方向
に移動可能なステージと、前記ステージに固定されたウ
ェハ上に電子ビームを照射する電子ビーム露光系と、前
記リペア描画パターン生成部にて生成されたリペア描画
パターンに基づいて前記ステージおよび電子ビーム露光
系を制御し、前記レジストに該リペア描画パターン対応
する露光パターンを形成する制御部と、を有することを
特徴とする。
【００２３】本発明のメモリ冗長回路は、上述の本発明
の第２または第３のメモリリペア方法が適用されるメモ
リ冗長回路であって、半導体メモリチップ内に、通常メ
モリセルのそれぞれのデータ線から分岐された配線によ
り接続された冗長セルを設け、前記配線の夫々は一部が
切断されていることを特徴とする。
【００２４】上述の通りの本発明のメモリリペア方法に
よれば、レジストパターンをマスクとすることにより選
択的にエッチングが行われ、これにより所定の配線の切
断（または形成）が可能となっている。また、冗長セル
の接続は、所定の配線の一部を切断することで行われる
ので、従来のような形状（レーザによるヒューズ切断方
式特有のヒューズの形状）のヒューズを設ける必要はな
い。また、配線の切断（または形成）はエッチング（ま
たは堆積）により行われるので、切断（または形成）さ
れる配線層下へのダメージがほとんどない。
【００２５】さらに、配線の切断（または形成）する部
分（従来でいうところのヒューズ）の占有面積は露光に
用いられるビーム径、位置合わせ精度等により決まるこ
とから、例えば電子ビームを用いて露光を行う方法おい
ては、露光パターン形状をサブミクロン以下の解像で得
られ、その位置検出精度は０．０５μｍ以下とすること
が可能であることから、その間隔を２μｍ以下にするこ
とが可能である。
【００２６】本発明のメモリ冗長回路によれば、冗長セ
ルは所定の配線の切断部を接続することにより所定の通
常メモリセルと切り換えられるよう構成されるので、従
来のヒューズの切断だけで冗長セルの切り換えが行われ
る冗長回路において必要とされるデコーダ（図５の１０
３）は必要なくなる。
【００２７】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。
【００２８】＜実施例１＞図１は、本発明の第１の実施
例のメモリリペア方法におけるヒューズの切断の原理を
説明するための図である。
【００２９】ヒューズが設けられた部分は、Ｓｉ基板１
上にＳｉＯ2 層２、アルミニウムあるはポリシリコン等
の材料の配線から構成されるヒューズ層３、ＳｉＯ2 層
４が順次積層された構成となっている。まずＳｉＯ2 層
４上にチップ全面にレジスト５を塗布し、該レジスト５
の所定の部分（切断されるヒューズ部に対応した部分）
を電子ビームで露光する（図１（ａ）参照）。このとき
の露光は、矩形又は円形等の１本または複数本の電子ビ
ームを照射することにより行う。次いで、現像処理を施
して、切断されるヒューズ部に対応した所定の部分を除
去しレジストパターン５’を形成する（図１（ｂ）参
照）。レジストパターン５’が形成されると、該レジス
トパターン５’をマスクとしてＳｉＯ2 層２をエッチン
グし、引続き該レジストパターン５’及びＳｉＯ2 層２
をマスクとしてヒューズ層３をエッチングし（図１
（ｃ）参照）、その後レジストパターン５’を剥離する
（図１（ｄ）参照）。ここで、図１（ｃ）におけるＳｉ
Ｏ2 層４およびヒューズ層３のエッチングは、異なるエ
ッチング装置を用いて別工程として順次行うようにして
もよく、あるいはエッチング時間によってそれぞれのエ
ッチング量を制御するようにして、途中でエッチング条
件を変えることによって１つのエッチング装置によって
行うようにしてもよい。
【００３０】本実施例のメモリリペア方法では、上述の
ヒューズの切断を利用してメモリチップ内に設けられた
冗長回路の接続を行う。例えば図６に示した冗長回路に
おいて、論理回路１０１ａの出力とつながる通常データ
線に欠損ビットがあった場合には、その論理回路１０１
ａの出力に設けられたヒューズ１０４ａの位置、および
デコーダ１０３の入力に設けられたヒューズ１０４ｂの
うち論理回路１０１ａの入力ラインと共通のライン以外
に設けられたヒューズの位置を電子ビームにより照射す
ることによりレジスト５の露光が行われる。現像処理を
行うことにより、各照射位置に矩形又は円形のパターン
が形成されたレジストパターン５’が形成される。レジ
ストパターン５’をマスクに周知のエッチング処理を施
すと、各照射位置においてヒューズが切断される。これ
により欠損した通常データ線（欠損データ線）が無効と
なり、冗長セル１０２の冗長データ線への出力が有効と
なる。
【００３１】上述の電子ビーム露光には高速かつ高精度
な位置決めが可能な周知の電子ビーム露光装置を用いる
ことができる。図２に、上述のメモリリペア方法が適用
される電子ビームメモリリペア装置の概略構成を示す。
【００３２】図２において、３２はウェハで、オートロ
ーダ２７内に設けられたカセット２８に収納され、露光
の際に電子光学鏡筒２５内のステージ２６上に順次取り
出される。電子光学鏡筒２５には真空系２３が設けられ
ており、これにより鏡筒内が所定の真空度に保たれる。
これら真空系２３、ステージ２６、オートローダ２７は
機構制御部２２により制御される。
【００３３】電子光学鏡筒２５内にはブランカ、成形偏
向器、副偏向器、焦点補正レンズ、主偏向器が備えられ
ており、これらはデータ制御部３０からの信号を基にア
ナログ偏向部３１により制御される。さらに電子光学鏡
筒２５内には反射電子検出器、Ｚ方向検出器が設けられ
ており、これらから信号処理部２９が例えばウェハにつ
くられた位置マークを検出し、これにより位置合わせが
可能となっている。
【００３４】ステージ２６にはレーザ測長系２４が備え
られており、これによりステージ２６上に載置されるウ
ェハ３２の移動量が求められる。このレーザ測長系２４
にて得られた移動量は制御部２０に読み込まれ、描画パ
ターンの位置と比較し、比較結果がデータ制御部３０に
渡され、その比較結果がアナログ偏向部３１にフィード
バックされる。
【００３５】リペア描画パターン生成部２１は、予め入
力された予備のデータ線（またはワード線）に関するヒ
ューズ座標等の情報とメモリテスタ４０からの不良デー
タ線等の情報（リペアデータ）とから、冗長セルをどこ
の救済に割り当てるかを決定し、該救済に応じた冗長回
路の接続が行われるよう切断するヒューズの位置、すな
わち露光部分をリペア描画パターンとして生成する。こ
こで、メモリテスタ４０はウェハ製造過程において用い
られる周知のテスタである。
【００３６】制御部２０は、上記リペア描画パターン生
成部２１にて生成されたリペア描画パターンを基に上記
機構制御部２２、信号処理部２９、データ制御部３０を
制御する。
【００３７】上述のメモリリペア装置では、リペア描画
パターンに基づいて上述の図１（ａ）に示したレジスト
５の露光が行われ、レジストパターン５’が形成され
る。そして、この電子ビーム露光により形成されたレジ
ストパターン５’を基にヒューズの切断が行われ、冗長
回路の接続が行われる。
【００３８】上記メモリリペア装置による描画では、パ
ターン形状をサブミクロン以下の解像度で得られ、その
位置検出精度は０．０５μｍ以下とすることが可能であ
る。このことから、本実施例のメモリリペア方法を用い
ることにより、図５に示した冗長回路のヒューズの間隔
を例えば２μｍよりもはるかに小さいものとすることが
でき、ヒューズの占有面積をより少ないものとし、チッ
プのコストをより安くすることができる。
【００３９】なお、上述の説明では、メモリチップ内に
設けられたヒューズを切断することで冗長回路の接続を
行っているが、ヒューズを設けずに配線そのものを切断
するようにしてもよい。
【００４０】＜実施例２＞上述した第１の実施例のメモ
リリペア方法では、ヒューズを切断することにより冗長
セルの接続を行っていたが、チップ内に予め一部が切断
されたヒューズを設け、該ヒューズを接続することによ
り冗長回路の接続を行うこともできる。
【００４１】図３は、本発明の第２の実施例のメモリリ
ペア方法におけるヒューズの接続の原理を説明するため
の図である。
【００４２】ヒューズが設けられた部分は、基板１１上
にＳｉＯ2 層１２、ヒューズ層１３、ＳｉＯ2 層１４が
順次積層された構成となっており、ヒューズ層１３の一
部には所定の間隔の切断部１６が設けられている。ま
ず、ＳｉＯ2 層１４上に全面にレジスト１５を塗布し、
該レジスト１５の所定の部分（所定のヒューズの切断部
１６に相当する部分）を電子ビームで露光する（図３
（ａ）参照）。ここで、露光範囲はヒューズ層１３の切
断部分１６よりも広い範囲であることが望ましい。次い
で、現像処理を施してレジストパターン１５’を形成す
る（図３（ｂ）参照）。レジストパターン１５’が形成
されると、該レジストパターン１５’をマスクとしてＳ
ｉＯ2 層１４’をエッチングする（図３（ｃ）参照）。
このとき、ヒューズ層１３の切断部１６の電気的接続を
確実にするために、下層のＳｉＯ2 層１２までオーバー
エッチングすることが望ましい。次いで、レジストパタ
ーン１５’を除去した後、ポリシリコンまたはアルニウ
ムミ等の金属材料（設計に応じて自由に選択可能）をス
パッタ法またはＣＶＤ法により堆積し（図３（ｄ）参
照）、その後金属材料が切断部１６に堆積された箇所を
除いてＳｉＯ2 層１４が表面にあらわれるまでエッチバ
ックする（図３（ｅ）参照）。以上の工程では、レジス
トパターン１５’をマスクとすることによりＳｉＯ2 層
１４’を選択的に除去し、その除去した部分にポリシリ
コンまたはアルミニウム等の金属材料の堆積が選択的に
行われ、これにより所定位置のヒューズの接続が可能と
なる。
【００４３】本実施例のメモリリペア方法では、上記ヒ
ューズの接続と前述した第１の実施例のヒューズの切断
を併用して、例えば図４に示すような冗長回路の接続を
行う。
【００４４】図４に示す冗長回路は、図５に示した冗長
回路のアドレスデコーダ１０１の各出力線をそれぞれ分
岐し、該分岐した各出力線を冗長セル１０２の冗長デー
タ線に接続し、該冗長データ線に接続された出力線のそ
れぞれに、一部が切断されたヒューズ１０４ａ’が設け
られ、デコーダ１０３が除かれた構成となっている。本
実施例では、このヒューズ１０４ａ’の切断部は図３に
示すレジスト１５の形成が可能な溝の幅とされている。
【００４５】上記冗長回路において、論理回路１０１ａ
と接続された通常データ線に欠損ビットがあった場合に
は、まず、チップ上にレジスト５が形成され、論理回路
１０１ａの出力に設けられたヒューズ１０４ａの位置を
電子ビームにより照射することによりレジスト５の露光
が行われる。現像処理を行うことにより、その照射位置
に矩形又は円形のパターンが形成されたレジストパター
ン５’が形成される。レジストパターン５’をマスクに
周知のエッチング処理を施すと、照射位置においてヒュ
ーズが切断され、これにより欠損した通常データ線（欠
損データ線）が無効となる。この後、レジストパターン
５’は剥離される（図１に示すヒューズの切断）。
【００４６】続いて、チップ上にレジスト１５が形成さ
れ、デコーダ１０１ａの出力線のうち冗長データ線に接
続された出力線に設けられたヒューズ１０４ａ’の位置
を電子ビームにより照射することによりレジスト１５の
露光が行われる。現像処理を行うことにより、照射位置
に矩形又は円形のパターンが形成されたレジストパター
ン１５’が形成される。レジストパターン１５’をマス
クに、ポリシリコンまたはアルミ等の金属材料をスパッ
タ法またはＣＶＤ法により堆積すると、照射位置におい
てヒューズが接続される。これにより冗長セル１０２の
冗長データ線への出力が有効となる。なお、このヒュー
ズの接続は上述のヒューズの切断の前に行ってもよい。
【００４７】本実施例においても、上述の図２に示した
メモリリペア装置を用いることができる。すなわち、リ
ペア描画パターン生成部２１において、ヒューズの切断
のためのリペア描画パターンとヒューズ接続のためのリ
ペア描画パターンをそれぞれ生成することとし、各リペ
ア描画パターンに基づいて上述の図１（ａ）に示したレ
ジスト５の露光，図３（ａ）に示したレジスト１５の露
光が行われ、レジストパターン５’，１５’が形成され
る。そして、この形成されたレジストパターン５’，１
５’を基にヒューズの切断，接続が行われ、冗長回路の
接続が行われる。
【００４８】本実施例のメモリリペア方法によれば、図
４に示したような構成の冗長回路を適用することがで
き、その冗長回路では図５に示したような冗長回路切替
えのためのデコーダ１０３が必要ないので、チップのコ
ストを第１の実施例の場合よりさらに安くすることがで
きる。
【００４９】なお、上述の説明では、ヒューズの接続と
ヒューズの切断とを併用する例について説明したが、ヒ
ューズの接続のみにより冗長回路の接続を行うことも可
能である。ただし、この場合の冗長回路は、図４に示す
冗長回路において、ヒューズの接続が行われることによ
り欠損データ線が使用禁止になるように構成する。
【００５０】上述した第２の実施例では、メモリチップ
内に設けられた、一部が切断されたヒューズを接続する
ことにより冗長回路の接続を行っているが、この一部が
切断されたヒューズの代わりに配線そのものに切断部を
設けるようにしてもよい。また、図４の冗長回路におい
て、冗長セル１０２への接続ラインを設けずに、欠損が
判明したときに、該冗長セル１０２への接続ラインを図
３に示した接続方法により形成するようにしてもよい。
【００５１】以上説明した各実施例１，２では、レジス
トの露光に電子ビームを用いているが、本発明のメモリ
リペア方法はこれに限定されるものではなく、例えばイ
オンビーム、露光用短波長遠紫外線レーザ等を用いても
よい。
【００５２】また、本発明のメモリリペア方法の対象は
メモリデバイスに限らず、ロジックデバイスに組み込ま
れたメモリ素子も含まれる。
【００５３】さらに、本発明のメモリリペア方法は、図
４または図５に示した冗長回路に限定されることはな
く、他の種々の冗長回路に適用可能である。
【００５４】
【発明の効果】本発明のメモリリペア方法によれば、ヒ
ューズ（切断される配線）の材料がどのようなものであ
っても、下層へダメージを与えることなくヒューズ（配
線）を安定に切断することができるという効果がある。
【００５５】さらには、従来のような形状（レーザによ
るヒューズ切断方式特有のヒューズの形状）のヒューズ
を設ける必要はなく、ヒューズ（切断される配線）の間
隔を２μｍ以下にすることができるので、ヒューズ（切
断される配線）の占有面積を従来の場合よりもさらに小
さいものとすることができるという効果がある。
【００５６】本発明の電子ビームメモリリペア装置によ
れば、上記各効果を奏するメモリリペア装置を提供する
ことができるという効果がある。
【００５７】本発明のメモリ冗長回路によれば、ヒュー
ズの切断だけで冗長セルの接続が行われる冗長回路にお
いて必要とされるデコーダ（図５の１０３）が必要なく
なるので、冗長回路を簡単な構成とすることができ、コ
ストダウンを図ることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例のメモリリペア方法にお
けるヒューズの切断の原理を説明するための図である。
【図２】本発明のメモリリペア方法が適用される電子ビ
ームメモリリペア装置の概略構成を示すブロック図であ
る。
【図３】本発明の第２の実施例のメモリリペア方法にお
けるヒューズの接続の原理を説明するための図である。
【図４】本発明の第２の実施例のメモリリペア方法が適
用される冗長回路の一例の回路図である。
【図５】ウェハのチップ内に設けられる冗長セルの一般
的な構成（冗長回路）例を示す回路図である。
【図６】レーザ切断方式の原理を説明するための図であ
る。
【符号の説明】
１ 基板 ２，４ ＳｉＯ2 層 ３ ヒューズ層 ５ レジスト ５’ レジストパターン ２０ 制御部 ２１ リペア用描画パターン生成部 ２２ 機構制御部 ２３ 真空系 ２４ レーザ測長系 ２５ 電子光学鏡筒 ２６ ステージ ２７ オートローダ ２８ カセット ２９ 信号処理部 ３０ データ制御部 ３１ アナログ偏向部 ３２ ウェハ １００ 通常メモリセル １０１ アドレスデコーダ １０２ 冗長セル １０３ デコーダ １０４ａ，１０４ｂ ヒューズ １０４ａ’ ヒューズ（一部が切断されたヒューズ）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮井 羊一 茨城県稲敷郡美浦村木原2355番地 日本 テキサス・インスツルメンツ株式会社内 (72)発明者 加川 芳信 茨城県稲敷郡美浦村木原2355番地 日本 テキサス・インスツルメンツ株式会社内 (56)参考文献 特開 昭56−85846（ＪＰ，Ａ) 特開 平８−83791（ＪＰ，Ａ) 特開 昭60−245227（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82 H01L 27/10 H01L 27/04

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体メモリチップ内に冗長セルを設
    け、通常メモリセルに欠損がある場合に、所定の配線を
    切断することにより欠損した通常メモリセルに代えて前
    記冗長セルを接続するメモリリペア方法であって、 前記配線の切断を、 前記チップ上に全面にレジストを塗布し、切断する配線
    の所定部を露光して現像処理することにより前記レジス
    トに所定形状のパターンを形成し、該レジストパターン
    をマスクとしてエッチング処理を施すことにより行うこ
    とを特徴とするメモリリペア方法。
  2. 【請求項２】 半導体メモリチップ内に冗長セルを設
    け、通常メモリセルに欠損がある場合に、所定の配線を
    形成することにより欠損した通常メモリセルに代えて前
    記冗長セルを接続するメモリリペア方法であって、 前記配線の形成を、 前記チップ上に全面にレジストを塗布し、形成する配線
    部を露光して現像処理することにより前記レジストに所
    定形状のパターンを形成し、該レジストパターンをマス
    クとしてエッチング処理が施された領域に所定の堆積材
    料を堆積するとにより行うことを特徴とするメモリリペ
    ア方法。
  3. 【請求項３】 半導体メモリチップ内に冗長セルを設
    け、通常メモリセルに欠損がある場合に、所定の配線を
    切断するとともに所定の配線を形成することにより欠損
    した通常メモリセルに代えて前記冗長セルを接続するメ
    モリリペア方法であって、 前記配線の切断を行う場合は、前記チップ上に全面にレ
    ジストを塗布し、切断する配線の所定部を露光して現像
    処理することにより前記レジストに所定形状のパターン
    を形成し、該レジストパターンをマスクとしてエッチン
    グ処理を施すことにより行い、 前記配線の形成を行う場合は、前記チップ上に全面にレ
    ジストを塗布し、形成する配線部を露光して現像処理す
    ることにより前記レジストに所定形状のパターンを形成
    し、該レジストパターンをマスクとしてエッチング処理
    が施された領域に所定の堆積材料を堆積することにより
    行う、ことを特徴とするメモリリペア方法。
  4. 【請求項４】 請求項１乃至請求項３のいずれかに記載
    のメモリリペア方法において、 前記レジストの露光として電子ビーム露光を用いたこと
    を特徴とするメモリリペア方法。
  5. 【請求項５】 請求項２または請求項３に記載のメモリ
    リペア方法において、 前記冗長セルは通常メモリセルのそれぞれのデータ線か
    ら分岐された一部に切断部を有する配線により接続され
    ており、 前記配線の形成において露光される部分を前記配線の切
    断部とし、該切断部を接続することを特徴とするメモリ
    リペア方法。
  6. 【請求項６】 請求項２または請求項３に記載のメモリ
    リペア方法において、 前記所定の堆積材料としてポリシリコンもしくは金属材
    料を用いたをことを特徴とするメモリリペア方法。
  7. 【請求項７】 請求項１乃至請求項６のいずれかに記載
    のメモリリペア方法が適用される電子ビームメモリリペ
    ア装置であって、 ウェハの各半導体メモリチップ内の通常メモリセルの欠
    損を検出するメモリテスタと接続され、該メモリテスタ
    にて検出された通常メモリセルの欠損データと予め入力
    されたヒューズおよび冗長セルに関するデータとからリ
    ペア描画パターンを生成するリペア描画パターン生成部
    と、 全面にレジストが塗布された前記ウェハが固定され、該
    ウェハをＸＹ方向に移動可能なステージと、 前記ステージに固定されたウェハ上に電子ビームを照射
    する電子ビーム露光系と、 前記リペア描画パターン生成部にて生成されたリペア描
    画パターンに基づいて前記ステージおよび電子ビーム露
    光系を制御し、前記レジストに該リペア描画パターン対
    応する露光パターンを形成する制御部と、を有すること
    を特徴とする電子ビームメモリリペア装置。
  8. 【請求項８】 請求項２または請求項３または請求項５
    に記載のメモリリペア方法が適用されるメモリ冗長回路
    であって、 半導体メモリチップ内に、通常メモリセルのそれぞれの
    データ線から分岐された配線により接続された冗長セル
    を設け、前記配線の夫々は一部が切断されていることを
    特徴とするメモリ冗長回路。
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