JP2567952B2 - Ｌｓｉ補修配線方法 - Google Patents
Ｌｓｉ補修配線方法Info
- Publication number
- JP2567952B2 JP2567952B2 JP1228255A JP22825589A JP2567952B2 JP 2567952 B2 JP2567952 B2 JP 2567952B2 JP 1228255 A JP1228255 A JP 1228255A JP 22825589 A JP22825589 A JP 22825589A JP 2567952 B2 JP2567952 B2 JP 2567952B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- wiring pattern
- cut
- point
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
- H01L21/76892—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances modifying the pattern
- H01L21/76894—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances modifying the pattern using a laser, e.g. laser cutting, laser direct writing, laser repair
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
- H01L21/76888—By rendering at least a portion of the conductor non conductive, e.g. oxidation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
- H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/94—Laser ablative material removal
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体集積回路のチップ製造後、チップ上
で、配線パターンの切断、接続を行い論理変更等を行う
LSIの補修配線方法に係り、特に、補修個所の自由度を
増加させ、かつ、論理変更の自由度を増加させることの
できるLSI補修配線方法に関する。
で、配線パターンの切断、接続を行い論理変更等を行う
LSIの補修配線方法に係り、特に、補修個所の自由度を
増加させ、かつ、論理変更の自由度を増加させることの
できるLSI補修配線方法に関する。
［従来の技術］ 近年、半導体集積回路の高集積化、微細化に伴い、LS
Iを構成する回路素子群とこれらを接続する信号線とに
より構成される論理的接続関係を示す論理情報が、複雑
かつ膨大なものとなつている。
Iを構成する回路素子群とこれらを接続する信号線とに
より構成される論理的接続関係を示す論理情報が、複雑
かつ膨大なものとなつている。
このため、LSIに論理不良が存在する場合にも、その
設計段階で論理不良の全てを発見することが困難であ
る。また、製造工程において、不良を生じる場合もあ
る。従って、この種の論理不良は、LSIが装置に実装さ
れ、試験されて、初めて発見されることになる。このよ
うな場合、LSIを再製造することが望ましいが、LSIの再
製造には長期間を要し、そのため、このLSIを搭載して
構成される装置の開発に遅れを生じ、好ましくない。
設計段階で論理不良の全てを発見することが困難であ
る。また、製造工程において、不良を生じる場合もあ
る。従って、この種の論理不良は、LSIが装置に実装さ
れ、試験されて、初めて発見されることになる。このよ
うな場合、LSIを再製造することが望ましいが、LSIの再
製造には長期間を要し、そのため、このLSIを搭載して
構成される装置の開発に遅れを生じ、好ましくない。
そこで、LSIが製作され、このLSIを用いる装置に搭載
された後に、LSIに論理不良が発見された場合、当該LSI
チップ内の配線の一部を切断する、あるいは、接続する
等により、配線の加工を行い、不良個所を修正し、短期
間でLSIの論理変更を行うことが検討され、種々の技術
が報告されている。
された後に、LSIに論理不良が発見された場合、当該LSI
チップ内の配線の一部を切断する、あるいは、接続する
等により、配線の加工を行い、不良個所を修正し、短期
間でLSIの論理変更を行うことが検討され、種々の技術
が報告されている。
この種従来技術の第１として、例えば、特開昭62−22
9956号公報に記載された技術が知られている。この従来
技術は、イオンビーム、CVD等のエネルギービームによ
り、LSIの配線を接続、切断する方法に関するものであ
る。
9956号公報に記載された技術が知られている。この従来
技術は、イオンビーム、CVD等のエネルギービームによ
り、LSIの配線を接続、切断する方法に関するものであ
る。
また、第２の従来技術として、例えば、特開昭62−29
8134号公報に記載された技術が知られている。この従来
技術は、LSI内に予め予備配線を設けておき、この予備
配線を用いることにより、LSI配線内の接続を容易にす
るものである。
8134号公報に記載された技術が知られている。この従来
技術は、LSI内に予め予備配線を設けておき、この予備
配線を用いることにより、LSI配線内の接続を容易にす
るものである。
さらに、第３の従来技術として、例えば、特願昭63−
165388号により提案した技術がある。この従来技術は、
LSI内の配線に、布線、切断を考慮した、隣接配線との
間隔を持たせた配線部分を設けておき、この部分を用い
て、配線の接続、切断を行うことができるようにしたも
のである。
165388号により提案した技術がある。この従来技術は、
LSI内の配線に、布線、切断を考慮した、隣接配線との
間隔を持たせた配線部分を設けておき、この部分を用い
て、配線の接続、切断を行うことができるようにしたも
のである。
［発明が解決しようとする課題］ 前述した従来技術は、配線を切断、接続する点の決定
を、その点の上空の配線及び隣接する配線の状態を考慮
して行う必要があるため、この隣接条件が満たされない
場合、LSI内配線の接続、切断を行うことができず、補
修による論理変更を行うことができないという問題点を
有している。
を、その点の上空の配線及び隣接する配線の状態を考慮
して行う必要があるため、この隣接条件が満たされない
場合、LSI内配線の接続、切断を行うことができず、補
修による論理変更を行うことができないという問題点を
有している。
さらに、前述した従来技術は、補修が予想されるLSI
の初期設計時に、配線の切断、接続を容易にするため、
配線パターン間隔をひろげ、あるいは、最上位配線層へ
配線パターンを引き出しておく等の考慮が必要であると
いう問題点を有している。
の初期設計時に、配線の切断、接続を容易にするため、
配線パターン間隔をひろげ、あるいは、最上位配線層へ
配線パターンを引き出しておく等の考慮が必要であると
いう問題点を有している。
本発明の目的は、前述した従来技術の問題点を解決
し、上空の配線、隣接する配線を考慮することなく、任
意の場所で、配線の切断、接続を行い、補修のための加
工を可能とし、また、初期設計時に、補修されることを
考慮せずにLSIの設計を行うことのできるLSI補修配線方
法を提供することにある。
し、上空の配線、隣接する配線を考慮することなく、任
意の場所で、配線の切断、接続を行い、補修のための加
工を可能とし、また、初期設計時に、補修されることを
考慮せずにLSIの設計を行うことのできるLSI補修配線方
法を提供することにある。
［課題を解決するための手段］ 本発明によれば前記目的は、LSI配線の切断の場合、
まず、上空及び隣接する配線パターンを考慮することな
く、所望の配線の切断を行い、この切断により、上空及
び隣接する配線を切断してしまつた場合、その過剰切断
された配線パターンの部分をレーザCVD等による接続技
術により、再び電気的に接続することにより達成され
る。
まず、上空及び隣接する配線パターンを考慮することな
く、所望の配線の切断を行い、この切断により、上空及
び隣接する配線を切断してしまつた場合、その過剰切断
された配線パターンの部分をレーザCVD等による接続技
術により、再び電気的に接続することにより達成され
る。
また、前記目的は、LSI配線の接続の場合、まず、上
空及び隣接する配線パターンを考慮することなく、所望
の配線の接続を行う場所に接続用の穴明けを行い、この
穴から配線を引き出し、前述の穴明けにより、上空及び
隣接する配線を切断または接触させてしまつた場合、そ
の配線パターンの両側を切断し、さらに、その両端間を
接続技術により電気的に接続することにより達成され
る。
空及び隣接する配線パターンを考慮することなく、所望
の配線の接続を行う場所に接続用の穴明けを行い、この
穴から配線を引き出し、前述の穴明けにより、上空及び
隣接する配線を切断または接触させてしまつた場合、そ
の配線パターンの両側を切断し、さらに、その両端間を
接続技術により電気的に接続することにより達成され
る。
本発明によれば、前述により、上空及び隣接する配線
パターンを考慮することなく、所望位置の配線の切断を
行うことが可能となり、また、所望位置の配線の接続を
行うことが可能となる。
パターンを考慮することなく、所望位置の配線の切断を
行うことが可能となり、また、所望位置の配線の接続を
行うことが可能となる。
［作 用］ 本発明は、LSI内の配線の一部を切断あるいは接続し
てLSIの論理補修を行う場合、切断または接続する点の
上空の配線及び隣接する配線を考慮することなく、切断
点、接続点を決定することができるので、配線の切断ま
たは接続可能点の範囲を広げることができ、これによ
り、前述の配線条件による補修不可能という場合を無く
すことができ、論理変更を自由に行うことができる。
てLSIの論理補修を行う場合、切断または接続する点の
上空の配線及び隣接する配線を考慮することなく、切断
点、接続点を決定することができるので、配線の切断ま
たは接続可能点の範囲を広げることができ、これによ
り、前述の配線条件による補修不可能という場合を無く
すことができ、論理変更を自由に行うことができる。
［実施例］ 以下、本発明によるLSI配線補修方法の実施例を図面
により詳細に説明する。
により詳細に説明する。
第１図はLSIチップ内の配線の切断を行う工程を説明
する配線層の断面図である。第１図において、１は絶縁
物、２は第２層金属配線パターン、３は第１層金属配線
パターン、４はマイクロイオンビームである。
する配線層の断面図である。第１図において、１は絶縁
物、２は第２層金属配線パターン、３は第１層金属配線
パターン、４はマイクロイオンビームである。
いま、第１図（ａ）示す配線パターン上の点102を切
断したいものとする。この場合、まず、マイクロイオン
ビーム４等を、配線パターン上より照射し、配線パター
ン上の点102を切断する。このとき、配線パターン上の
点102の上空に配線パターンが存在するので、点102のみ
を切断することができず、第１図（ｂ）に示すように、
同時に、点102の上空にある配線パターン上の点101をも
切断してしまう。そこで、次に、第１図（ｃ）に示すよ
うに、マイクロイオンビーム４により開けられた穴の底
部に絶縁物103を形成して、配線パターン上の点102を絶
縁加工する。その後、過剰に切断された点101の穴の部
分に、第１図（ｄ）に示すように、レーザCVD法等によ
り、金属膜104を形成する。これにより、過剰に切断さ
れた点101の両端の配線パターン105と106とが、金属膜1
04により接続され、結果として、配線パターン上の点10
2のみが切断されたことになり、初期の目的を達成でき
たことになる。
断したいものとする。この場合、まず、マイクロイオン
ビーム４等を、配線パターン上より照射し、配線パター
ン上の点102を切断する。このとき、配線パターン上の
点102の上空に配線パターンが存在するので、点102のみ
を切断することができず、第１図（ｂ）に示すように、
同時に、点102の上空にある配線パターン上の点101をも
切断してしまう。そこで、次に、第１図（ｃ）に示すよ
うに、マイクロイオンビーム４により開けられた穴の底
部に絶縁物103を形成して、配線パターン上の点102を絶
縁加工する。その後、過剰に切断された点101の穴の部
分に、第１図（ｄ）に示すように、レーザCVD法等によ
り、金属膜104を形成する。これにより、過剰に切断さ
れた点101の両端の配線パターン105と106とが、金属膜1
04により接続され、結果として、配線パターン上の点10
2のみが切断されたことになり、初期の目的を達成でき
たことになる。
また、第１図（ｂ）の絶縁物103の形成工程におい
て、該絶縁加工工程が微細加工のため、点101まで絶縁
物103が挿入され、第１図（ｅ）に示すように、点101の
両端の配線パターン105と106とが切断されてしまう場合
がある。このような場合、再度マイクロイオンビーム４
により、配線パターン105と106の上層の絶縁物１に穴10
6と117を開け、レーザCVD法等により、この穴116と117
との間を金属膜113により接続する。これにより、過剰
に切断された点101の両端の配線パターン105と106と
が、金属膜111により接続されたことになり、結果とし
て、配線パターン上の点102のみが切断されたことにな
り、初期の目的を達成できたことになる。
て、該絶縁加工工程が微細加工のため、点101まで絶縁
物103が挿入され、第１図（ｅ）に示すように、点101の
両端の配線パターン105と106とが切断されてしまう場合
がある。このような場合、再度マイクロイオンビーム４
により、配線パターン105と106の上層の絶縁物１に穴10
6と117を開け、レーザCVD法等により、この穴116と117
との間を金属膜113により接続する。これにより、過剰
に切断された点101の両端の配線パターン105と106と
が、金属膜111により接続されたことになり、結果とし
て、配線パターン上の点102のみが切断されたことにな
り、初期の目的を達成できたことになる。
第２図、第３図は切断しようとする配線パターンの点
の上空に複数の配線層が存在する場合の、切断結果を示
す断面図である。
の上空に複数の配線層が存在する場合の、切断結果を示
す断面図である。
第２図において、いま、最下層の配線層の点203を切
断するものとする。この場合、第１図により説明したと
同様に、マイクロイオンビーム等により、点203まで上
空より穴開けを行い、所望の点203を切断する。この結
果、上空の配線層の配線パターンは、配線パターン208
と209とに、また、配線パターン210と211とに切断され
てしまう。
断するものとする。この場合、第１図により説明したと
同様に、マイクロイオンビーム等により、点203まで上
空より穴開けを行い、所望の点203を切断する。この結
果、上空の配線層の配線パターンは、配線パターン208
と209とに、また、配線パターン210と211とに切断され
てしまう。
そこで、まず、穴の最下層の部分に絶縁物204を形成
し、切断点203の部分を、配線パターン201と202に分離
した後、レーザCVD法等により金属膜205を形成し、点20
3の上層の配線パターン208と209とを接続する。その
後、金属膜205の上に絶縁物206を形成するが、これによ
り、最上層の配線パターン210、211相互間は、絶縁され
たままとなる。このため、第１図（ｅ）説明したと同様
に、再度マイクロイオンビーム等により、配線パターン
210と211の上層の絶縁物に穴を開け、レーザCVD法等に
より、この２つの穴相互間を金属膜207により接続す
る。
し、切断点203の部分を、配線パターン201と202に分離
した後、レーザCVD法等により金属膜205を形成し、点20
3の上層の配線パターン208と209とを接続する。その
後、金属膜205の上に絶縁物206を形成するが、これによ
り、最上層の配線パターン210、211相互間は、絶縁され
たままとなる。このため、第１図（ｅ）説明したと同様
に、再度マイクロイオンビーム等により、配線パターン
210と211の上層の絶縁物に穴を開け、レーザCVD法等に
より、この２つの穴相互間を金属膜207により接続す
る。
これにより、過剰に切断された点の両端の配線パター
ン208と209とが、金属膜205により接続され、また、配
線パターン210と211とが、金属膜207により接続された
ことになる。この結果、配線パターン上の点203のみが
切断されたことになり、初期の目的を達成できたことに
なる。
ン208と209とが、金属膜205により接続され、また、配
線パターン210と211とが、金属膜207により接続された
ことになる。この結果、配線パターン上の点203のみが
切断されたことになり、初期の目的を達成できたことに
なる。
前述の金属膜205をレーザCVDによる微細加工により形
成する場合、その加工精度により、金属膜205が、第３
図に金属膜305として示すようになり、配線パターン208
〜211を全て接続してしまう場合がある。
成する場合、その加工精度により、金属膜205が、第３
図に金属膜305として示すようになり、配線パターン208
〜211を全て接続してしまう場合がある。
このような場合、まず、配線パターン210、211に、マ
イクロイオンビームで穴309を開け、絶縁物308を形成し
て最上層の配線パターンの切断を行う。その後、穴309
の外側の配線パターン312と313の上の絶縁物を取り除
き、両配線パターン312、313相互間を金属膜314により
接続する。この結果、配線パターン上の点203のみが切
断されたことになり、初期の目的を達成できたことにな
る。
イクロイオンビームで穴309を開け、絶縁物308を形成し
て最上層の配線パターンの切断を行う。その後、穴309
の外側の配線パターン312と313の上の絶縁物を取り除
き、両配線パターン312、313相互間を金属膜314により
接続する。この結果、配線パターン上の点203のみが切
断されたことになり、初期の目的を達成できたことにな
る。
このように、前述の本発明の実施例によれば、切断す
べき配線パターン上の点の上空に複数の配線層が存在す
る場合にも、第１図（ｄ）、（ｅ）の処理の組み合わせ
により、下位層の配線パターンの切断を任意の場所で行
うことが可能となる。
べき配線パターン上の点の上空に複数の配線層が存在す
る場合にも、第１図（ｄ）、（ｅ）の処理の組み合わせ
により、下位層の配線パターンの切断を任意の場所で行
うことが可能となる。
第４図は配線パターン間の接続を行う場合の工程を説
明する断面図である。
明する断面図である。
第４図（ａ）において、下層の配線パターン402上の
点401から配線パターンを引き出すものとする。この場
合、まず、第４図（ｂ）に示すように、点401の上空か
ら、マイクロイオンビームによる穴開けを行う。この結
果、配線パターン402の上空の配線パターン403が、点40
6の位置で切断されてしまう場合が生じる。このような
過剰切断が生じた場合、切断された点406の両端の配線
パターン403上の点404、405についても同様にして切断
する。
点401から配線パターンを引き出すものとする。この場
合、まず、第４図（ｂ）に示すように、点401の上空か
ら、マイクロイオンビームによる穴開けを行う。この結
果、配線パターン402の上空の配線パターン403が、点40
6の位置で切断されてしまう場合が生じる。このような
過剰切断が生じた場合、切断された点406の両端の配線
パターン403上の点404、405についても同様にして切断
する。
その後、第４図（ｃ）に示すように、前記切断点40
4、405に絶縁物407、408を形成し、配線パターン403を
配線パターン410、412、413及び414に分離絶縁する。そ
して、次に、レーザCVD法により金属膜409を形成して配
線パターンを引き出す。さらに、その後、切断状態にな
っている配線パターン410と414との間を、第１図（ｅ）
で説明したと同様な方法により、レーザCVD法等により
接続する。
4、405に絶縁物407、408を形成し、配線パターン403を
配線パターン410、412、413及び414に分離絶縁する。そ
して、次に、レーザCVD法により金属膜409を形成して配
線パターンを引き出す。さらに、その後、切断状態にな
っている配線パターン410と414との間を、第１図（ｅ）
で説明したと同様な方法により、レーザCVD法等により
接続する。
前述のような本発明の実施例によれば、下位配線層か
らの配線パターンの引き出しを行い、この配線パターン
と他の配線パターンとの接続を行うことができ、LSIチ
ップの論理変更を行うことが可能となる。
らの配線パターンの引き出しを行い、この配線パターン
と他の配線パターンとの接続を行うことができ、LSIチ
ップの論理変更を行うことが可能となる。
第５図は隣接配線パターンとの間隔が狭い場所の配線
パターンを切断する方法を説明する平面図である。
パターンを切断する方法を説明する平面図である。
第５図（ａ）において、いま、図示配線パターン502
上の点501を切断するものとする。前述と同様な方法に
より切断点501の切断を行うと第５図（ｂ）に示すよう
に、隣接する配線パターン上の点503をも同時に切断さ
れてしまう。このような場合、隣接する配線パターン
の、配線パターン502と離れている他の点504、505相互
間を前述した接続、切断の技術を用いて金属膜506によ
り接続し、点501での配線パターンの切断を達成するこ
とができる。
上の点501を切断するものとする。前述と同様な方法に
より切断点501の切断を行うと第５図（ｂ）に示すよう
に、隣接する配線パターン上の点503をも同時に切断さ
れてしまう。このような場合、隣接する配線パターン
の、配線パターン502と離れている他の点504、505相互
間を前述した接続、切断の技術を用いて金属膜506によ
り接続し、点501での配線パターンの切断を達成するこ
とができる。
なお、前述の実施例は、平面上で配線パターンが隣接
しているとして説明したが、前記隣接配線パターンが、
切断点と同層に位置する配線パターンだけでなく、多層
の配線、すなわち、穴に隣接する全ての配線パターンの
場合にも、適用することができる。
しているとして説明したが、前記隣接配線パターンが、
切断点と同層に位置する配線パターンだけでなく、多層
の配線、すなわち、穴に隣接する全ての配線パターンの
場合にも、適用することができる。
第６図は隣接配線パターンとの間隔が狭い場所の配線
パターンを接続する方法を説明する平面図である。
パターンを接続する方法を説明する平面図である。
第６図（ａ）において、配線パターン610上の点601か
ら配線603を引き出すものとする。
ら配線603を引き出すものとする。
この場合、第６図（ｂ）に示すように、配線603を引
き出すために、点601に、前述と同様に穴を開け、レー
ザCVD法により金属膜602を形成するが、配線パターン60
9と610との距離が短いため、これらの配線パターン相互
間が、金属膜602により接続されてしまう。そこで、隣
接配線パターンとの間隔の広い配線パターン609上の点6
04、605で、この配線パターン609を切断する。そして、
分離された配線パターン606、608相互間を、前述した接
続技術により配線パターン608を形成することにより接
続し、その後、引き出し用の配線パターン603を形成す
る。
き出すために、点601に、前述と同様に穴を開け、レー
ザCVD法により金属膜602を形成するが、配線パターン60
9と610との距離が短いため、これらの配線パターン相互
間が、金属膜602により接続されてしまう。そこで、隣
接配線パターンとの間隔の広い配線パターン609上の点6
04、605で、この配線パターン609を切断する。そして、
分離された配線パターン606、608相互間を、前述した接
続技術により配線パターン608を形成することにより接
続し、その後、引き出し用の配線パターン603を形成す
る。
前述した本発明の実施例によれば、配線パターン上の
目的とする任意の点から配線パターンの引き出しを行う
ことが可能となり、これにより、LSIチップの論理変更
を行うことができる。
目的とする任意の点から配線パターンの引き出しを行う
ことが可能となり、これにより、LSIチップの論理変更
を行うことができる。
前述した全ての本発明の実施例は、人手によつて行う
ことが可能であるが、本発明は、これらの全てを自動的
に行うようにすることもできる。
ことが可能であるが、本発明は、これらの全てを自動的
に行うようにすることもできる。
第７図は前述の実施例を自動的に行う補修配線経路決
定システムの動作を説明するフローチャートであり、以
下、これについて説明する。
定システムの動作を説明するフローチャートであり、以
下、これについて説明する。
この第７図に示す本発明の実施例は、初期LSIの配線
パターン情報をXY方向及び層名方向の３次元情報で保有
する初期LSI配線情報71と、マイクロイオンビーム、レ
ーザCVD等によりチップを加工する場合の加工精度（例
えば、切断した場合、YY方向格子の隣接配線を切断する
等）等の加工ルールである補修機器制約ルール74と、前
述した複数の本発明の実施例で説明した方法をルール化
した補修配線ルール73と、補修経路決定ルール76と、論
理変更情報72と、さらに、これらの情報と、どの配線を
切断して、どの配線を接続したいという情報とをマージ
して、補修経路決定プログラム75が、補修経路情報77を
生成するものである。
パターン情報をXY方向及び層名方向の３次元情報で保有
する初期LSI配線情報71と、マイクロイオンビーム、レ
ーザCVD等によりチップを加工する場合の加工精度（例
えば、切断した場合、YY方向格子の隣接配線を切断する
等）等の加工ルールである補修機器制約ルール74と、前
述した複数の本発明の実施例で説明した方法をルール化
した補修配線ルール73と、補修経路決定ルール76と、論
理変更情報72と、さらに、これらの情報と、どの配線を
切断して、どの配線を接続したいという情報とをマージ
して、補修経路決定プログラム75が、補修経路情報77を
生成するものである。
この補修経路決定プログラムによる配線パターン上の
切断点、接続点の決定は、極力、この点の上空の配線パ
ターン、隣接配線パターンを加工しなくてよい点を選択
して行うことが望ましく、このようにできないときに、
前述した本発明の実施例を用いた配線経路を生成するよ
うに行うことが望ましい。
切断点、接続点の決定は、極力、この点の上空の配線パ
ターン、隣接配線パターンを加工しなくてよい点を選択
して行うことが望ましく、このようにできないときに、
前述した本発明の実施例を用いた配線経路を生成するよ
うに行うことが望ましい。
前述のようにして生成された補修経路情報77は、マイ
クロイオンビーム、レーザCVD等の補修機器により、利
用されてLSIチップの補修配線が行われ、論理変更が行
われた補修後のLSIチップを得ることができる。
クロイオンビーム、レーザCVD等の補修機器により、利
用されてLSIチップの補修配線が行われ、論理変更が行
われた補修後のLSIチップを得ることができる。
前述した本発明の実施例によれば、上空配線、隣接配
線の切断、接続が生じてしまうばあいにも、これらの切
断点、接続点の再補修を行うことが可能となり、配線パ
ターン上の任意の点の切断、接続を行うことができ、LS
Iチップの論理変更の自由度を増大させることができ
る。また、補修配線の配線経路をも、プログラムにより
自動決定することができるので、人手の介入を最小限と
することができ、補修配線の効率化と、補修後LSIチッ
プの信頼性の向上を図ることができる。
線の切断、接続が生じてしまうばあいにも、これらの切
断点、接続点の再補修を行うことが可能となり、配線パ
ターン上の任意の点の切断、接続を行うことができ、LS
Iチップの論理変更の自由度を増大させることができ
る。また、補修配線の配線経路をも、プログラムにより
自動決定することができるので、人手の介入を最小限と
することができ、補修配線の効率化と、補修後LSIチッ
プの信頼性の向上を図ることができる。
［発明の効果］ 以上説明したように本発明によれば、LSIチップ内配
線の一部を切断し、あるいは、接続してLSIチップの論
理変更を行う場合、切断点、接続点の決定に際し、これ
らの点の上空にある配線パターン、隣接する配線パター
ンについて配慮することが不要なため、この配慮による
LSIチップの論理変更を断念するというようなことを避
けることができる。すなわち、本発明によれば、LSI補
修の自由度を大幅に増加させることができる。
線の一部を切断し、あるいは、接続してLSIチップの論
理変更を行う場合、切断点、接続点の決定に際し、これ
らの点の上空にある配線パターン、隣接する配線パター
ンについて配慮することが不要なため、この配慮による
LSIチップの論理変更を断念するというようなことを避
けることができる。すなわち、本発明によれば、LSI補
修の自由度を大幅に増加させることができる。
また、本発明によれば、LSIの初期設計において、LSI
の論理変更を考慮して、配線パターン間隔を広げる、配
線パターンの一部を再上位配線層に引き出す等の処理を
行う必要を無くすことができ、初期設計時の工数の低減
を図ることができる。
の論理変更を考慮して、配線パターン間隔を広げる、配
線パターンの一部を再上位配線層に引き出す等の処理を
行う必要を無くすことができ、初期設計時の工数の低減
を図ることができる。
さらに、本発明によれば、プログラムによる自動設計
を行うことが可能であるので、補修後LSIの信頼性の向
上と、歩留まりの向上を図ることができる。
を行うことが可能であるので、補修後LSIの信頼性の向
上と、歩留まりの向上を図ることができる。
【図面の簡単な説明】 第１図はLSIチップ内の配線の切断を行う工程を説明す
る配線層の断面図、第２図、第３図は切断しようとする
配線パターン上の点の上空に複数の配線層が存在する場
合の、切断結果を示す断面図、第４図は配線パターン間
の接続を行う場合の工程を説明する断面図、第５図は隣
接配線パターンとの間隔が狭い場所の配線パターンを切
断する方法を説明する平面図、第６図は隣接配線パター
ンとの間隔が狭い場所の配線パターンを接続する方法を
説明する平面図、第７図は本発明の方法を自動的に行う
補修配線経路決定システムの動作を説明するフローチャ
ートである。 １……絶縁物、２……第２層金属配線パターン、３……
第１層金属配線パターン、４……マイクロイオンビーム
である。
る配線層の断面図、第２図、第３図は切断しようとする
配線パターン上の点の上空に複数の配線層が存在する場
合の、切断結果を示す断面図、第４図は配線パターン間
の接続を行う場合の工程を説明する断面図、第５図は隣
接配線パターンとの間隔が狭い場所の配線パターンを切
断する方法を説明する平面図、第６図は隣接配線パター
ンとの間隔が狭い場所の配線パターンを接続する方法を
説明する平面図、第７図は本発明の方法を自動的に行う
補修配線経路決定システムの動作を説明するフローチャ
ートである。 １……絶縁物、２……第２層金属配線パターン、３……
第１層金属配線パターン、４……マイクロイオンビーム
である。
Claims (5)
- 【請求項１】半導体集積回路のチップ製造後、チップ上
でチップ上空よりエネルギービームを照射して、配線パ
ターンの一部を切断、接続することにより前記半導体集
積回路の論理変更を行うLSI補修配線方法において、配
線パターンの切断を行う場合、目的とする切断すべき配
線パターンの上空の配線パターンをも同時に切断し、そ
の後、目的の切断点に絶縁加工を行い、前記切断された
上空の配線パターンの切断点の両側に延びる配線パター
ン上の前記切断点以外の任意の点相互間に金属膜を形成
して、再び電気的に接続することを特徴とするLSI補修
配線方法。 - 【請求項２】半導体集積回路のチップ製造後、チップ上
でチップ上空よりエネルギービームを照射して、配線パ
ターンの一部を切断、接続することにより前記半導体集
積回路の論理変更を行うLSI補修配線方法において、配
線パターンの接続を行う場合、目的とする接続点までの
穴開けを行い、この穴に金属膜を形成して配線パターン
の引き出しを行い、この接続点の上空に配線パターンが
存在すれば、前記穴開け時に上空の配線パターンをも同
時に切断し、その後、この上空の配線パターンの切断点
の両側に延びる配線パターンの前記切断点以外の任意の
点を新たに切断し、この上空の配線パターンの新たな切
断点に絶縁加工を行い、さらに、前記上空の配線パター
ンの新たな切断点から前記最初の金属膜を形成した切断
点と反対側に延びる配線パターン上の前記新たな切断点
以外の任意の点相互間に金属膜を形成して、再び電気的
に接続することを特徴とするLSI補修配線方法。 - 【請求項３】半導体集積回路のチップ製造後、チップ上
でチップ上空よりエネルギービームを照射して、配線パ
ターンの一部を切断、接続することにより前記半導体集
積回路の論理変更を行うLSI補修配線方法において、配
線パターンの切断を行う場合、目的とする切断すべき配
線パターンと同一の層にある平面方向に隣接する隣接配
線パターンをも同時に切断し、その後、隣接する配線パ
ターンの切断された点の両側に延びる配線パターン上の
前記切断点以外の任意の点相互間に金属膜を形成して、
この切断点を再び電気的に接続することを特徴とするLS
I補修配線方法。 - 【請求項４】半導体集積回路のチップ製造後、チップ上
でチップ上空よりエネルギービームを照射して、配線パ
ターンの一部を切断、接続することにより前記半導体集
積回路の論理変更を行うLSI補修配線方法において、配
線パターンの接続を行う場合、目的とする接続点まで穴
開けを行い、この穴開け時に接続を行う配線パターンと
同一の層にある平面方向に隣接する隣接配線パターンを
切断し、この穴に金属膜を形成することにより、隣接配
線パターンが接触する場合、前記隣接配線パターンの切
断点の両側に延びる配線パターン上の前記切断点以外の
任意の点を新たに切断し、さらに、これらの新たな切断
点から前記最初の金属膜を形成した切断点と反対側に延
びる配線パターン上の前記新たな切断点以外の任意の点
相互間に金属膜を形成して、この隣接配線を再び電気的
に接続することを特徴とするLSI補修配線方法。 - 【請求項５】半導体集積回路のチップ製造後、チップ上
でチップ上空よりエネルギービームを照射して、配線パ
ターンの一部を切断、接続することにより前記半導体集
積回路の論理変更を行うLSI補修配線方法において、補
修すべきLSIの切断点、接続点、接続経路の決定のため
の配線情報及び論理変更情報と、加工機械の制約ルール
と、前記特許請求の範囲第１項ないし第４項のうち１項
記載の方法による補修配線ルールをマージして、プログ
ラムにより補修加工量が最低になるように、経路の決定
を行うことを特徴とするLSI補修配線方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1228255A JP2567952B2 (ja) | 1989-09-05 | 1989-09-05 | Ｌｓｉ補修配線方法 |
| US07/571,179 US5043297A (en) | 1989-09-05 | 1990-08-22 | Wiring method of on-chip modification for an LSI |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1228255A JP2567952B2 (ja) | 1989-09-05 | 1989-09-05 | Ｌｓｉ補修配線方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0391944A JPH0391944A (ja) | 1991-04-17 |
| JP2567952B2 true JP2567952B2 (ja) | 1996-12-25 |
Family
ID=16873602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1228255A Expired - Lifetime JP2567952B2 (ja) | 1989-09-05 | 1989-09-05 | Ｌｓｉ補修配線方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5043297A (ja) |
| JP (1) | JP2567952B2 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3325456B2 (ja) | 1996-05-22 | 2002-09-17 | 株式会社アドバンテスト | メモリリペア方法ならびにそのメモリリペア方法が適用される電子ビームメモリリペア装置およびメモリ冗長回路 |
| JP2731288B2 (ja) * | 1990-08-28 | 1998-03-25 | 株式会社日立製作所 | 多層配線方法 |
| US5175504A (en) * | 1991-06-17 | 1992-12-29 | Photon Dynamics, Inc. | Method and apparatus for automatically inspecting and repairing a simple matrix circuit panel |
| US5235272A (en) * | 1991-06-17 | 1993-08-10 | Photon Dynamics, Inc. | Method and apparatus for automatically inspecting and repairing an active matrix LCD panel |
| US5432461A (en) * | 1991-06-28 | 1995-07-11 | Photon Dynamics, Inc. | Method of testing active matrix liquid crystal display substrates |
| US5444385A (en) * | 1991-09-10 | 1995-08-22 | Photon Dynamics, Inc. | Testing apparatus for liquid crystal display substrates |
| US5504438A (en) * | 1991-09-10 | 1996-04-02 | Photon Dynamics, Inc. | Testing method for imaging defects in a liquid crystal display substrate |
| US5543729A (en) * | 1991-09-10 | 1996-08-06 | Photon Dynamics, Inc. | Testing apparatus and connector for liquid crystal display substrates |
| US5465052A (en) * | 1991-09-10 | 1995-11-07 | Photon Dynamics, Inc. | Method of testing liquid crystal display substrates |
| US5459409A (en) * | 1991-09-10 | 1995-10-17 | Photon Dynamics, Inc. | Testing device for liquid crystal display base plate |
| US5204286A (en) * | 1991-10-15 | 1993-04-20 | Micron Technology, Inc. | Method of making self-aligned contacts and vertical interconnects to integrated circuits |
| US5214000A (en) * | 1991-12-19 | 1993-05-25 | Raychem Corporation | Thermal transfer posts for high density multichip substrates and formation method |
| US6159753A (en) * | 1996-12-20 | 2000-12-12 | Intel Corporation | Method and apparatus for editing an integrated circuit |
| JP3613359B2 (ja) * | 1996-05-14 | 2005-01-26 | ヤマハ株式会社 | 半導体装置の製造方法及び半導体装置 |
| US5904486A (en) * | 1997-09-30 | 1999-05-18 | Intel Corporation | Method for performing a circuit edit through the back side of an integrated circuit die |
| KR100688761B1 (ko) * | 2002-12-30 | 2007-02-28 | 동부일렉트로닉스 주식회사 | 반도체의 금속배선 형성방법 |
| KR20070072512A (ko) | 2004-08-30 | 2007-07-04 | 미쓰비시 가가꾸 가부시키가이샤 | 비수계 2 차 전지용 부극 재료, 비수계 2 차 전지용 부극,및 비수계 2 차 전지 |
| US7317325B2 (en) * | 2004-12-09 | 2008-01-08 | Applied Materials, Inc. | Line short localization in LCD pixel arrays |
| JP2006171576A (ja) * | 2004-12-17 | 2006-06-29 | Toshiba Matsushita Display Technology Co Ltd | 液晶表示装置及びその製造方法 |
| US8772053B2 (en) * | 2012-11-12 | 2014-07-08 | Shenzhen China Star Optoelectronics Technology Co., Ltd. | Method and device for repairing open line defect in liquid crystal display array substrate |
| CN105845625A (zh) * | 2016-05-18 | 2016-08-10 | 上海华虹宏力半导体制造有限公司 | 芯片的扰码验证电路修补方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4240094A (en) * | 1978-03-20 | 1980-12-16 | Harris Corporation | Laser-configured logic array |
| US4259367A (en) * | 1979-07-30 | 1981-03-31 | International Business Machines Corporation | Fine line repair technique |
| JPS59168652A (ja) * | 1983-03-16 | 1984-09-22 | Hitachi Ltd | 素子修正方法及びその装置 |
| JPS6122650A (ja) * | 1984-07-11 | 1986-01-31 | Hitachi Ltd | 欠陥救済方法および装置 |
| JPH0763064B2 (ja) * | 1986-03-31 | 1995-07-05 | 株式会社日立製作所 | Ｉｃ素子における配線接続方法 |
| JPS62298134A (ja) * | 1986-06-18 | 1987-12-25 | Hitachi Ltd | 半導体装置 |
| JPH084089B2 (ja) * | 1986-12-22 | 1996-01-17 | 株式会社日立製作所 | Ｉｃ素子並びにｉｃ素子における配線接続方法 |
| US4900695A (en) * | 1986-12-17 | 1990-02-13 | Hitachi, Ltd. | Semiconductor integrated circuit device and process for producing the same |
| JPH0671048B2 (ja) * | 1988-07-02 | 1994-09-07 | 株式会社日立製作所 | 半導体集積回路の補修用配線構造およびその配線方法 |
-
1989
- 1989-09-05 JP JP1228255A patent/JP2567952B2/ja not_active Expired - Lifetime
-
1990
- 1990-08-22 US US07/571,179 patent/US5043297A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5043297A (en) | 1991-08-27 |
| JPH0391944A (ja) | 1991-04-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2567952B2 (ja) | Ｌｓｉ補修配線方法 | |
| US5055907A (en) | Extended integration semiconductor structure with wiring layers | |
| EP0336026B1 (en) | Fabrication of customized integrated circuits | |
| US4764644A (en) | Microelectronics apparatus | |
| JP4686210B2 (ja) | 半導体チップ | |
| JPH06314692A (ja) | 集積回路におけるビア／接点被覆範囲を改善する方法 | |
| US4667404A (en) | Method of interconnecting wiring planes | |
| US6992002B2 (en) | Shapes-based migration of aluminum designs to copper damascence | |
| US20090114912A1 (en) | Mask design elements to aid circuit editing and mask redesign | |
| US6531345B2 (en) | Method and apparatus for fabricating electronic device | |
| JPH04107951A (ja) | 多層配線方法 | |
| KR20030082362A (ko) | 반도체 장치 및 그의 제조방법 | |
| US6864171B1 (en) | Via density rules | |
| JPH10340936A (ja) | 半導体装置の検査パターンおよび半導体装置の検査方法 | |
| EP0610631A1 (en) | Electrical connector | |
| JP3124085B2 (ja) | 半導体装置 | |
| JP2005026390A (ja) | 半導体集積回路装置の信号配線接続方法、信号配線接続システム、および半導体集積回路装置の製造方法 | |
| JPH06124321A (ja) | 自動配線処理方法 | |
| JPS63281445A (ja) | ウェ−ハ集積回路の製造方法 | |
| JPH11163130A (ja) | 半導体装置およびその配線方法 | |
| JPS59194447A (ja) | 半導体装置の製造方法 | |
| JPH0215657A (ja) | 半導体集積回路の補修用配線構造およびその配線方法 | |
| JPS6196744A (ja) | 半導体集積回路のウエ−ハの試験方法 | |
| JPH0227732A (ja) | 低抵抗配線接続加工方法 | |
| Harrison | Orphan metal removal as an element of DFM |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081003 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091003 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term |