JPS59194447A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS59194447A JPS59194447A JP6775383A JP6775383A JPS59194447A JP S59194447 A JPS59194447 A JP S59194447A JP 6775383 A JP6775383 A JP 6775383A JP 6775383 A JP6775383 A JP 6775383A JP S59194447 A JPS59194447 A JP S59194447A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- wiring pattern
- wiring
- semiconductor device
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は、多層配線構造を有する半導体装置の製造方
法に関する。
法に関する。
（従来技術）
一般に、多層配線構造を有する半導体装置は第１層配線
層パターン形成後、Ｐ Ｓ Ｇ （Ｐｈｏｓｐｈｏｒｏ
ｕｓＳｉｌｉｃａｔｅ Ｇｌａｓｓ）などの絶縁物を全
面に被着し、この絶縁物に第２層配線層とコンタクトを
取るスルーホールを設けた後、第２層配線層となる導体
層を全面に形成し、これを部分的に除去して配線パター
ンを得るという工程を繰り返して多層配線構造を得てい
る。
層パターン形成後、Ｐ Ｓ Ｇ （Ｐｈｏｓｐｈｏｒｏ
ｕｓＳｉｌｉｃａｔｅ Ｇｌａｓｓ）などの絶縁物を全
面に被着し、この絶縁物に第２層配線層とコンタクトを
取るスルーホールを設けた後、第２層配線層となる導体
層を全面に形成し、これを部分的に除去して配線パター
ンを得るという工程を繰り返して多層配線構造を得てい
る。
この方法では、寄生する容量を減らすために、配線層間
の絶縁層を厚くすると、スルーホール部分で断線が生じ
やすくなるという欠点を持つ。
の絶縁層を厚くすると、スルーホール部分で断線が生じ
やすくなるという欠点を持つ。
また、第１層配線パターンの下層がたとえ平面化されて
いても、配線層の数を増すことに段差が大きくなるとい
う欠点をもっている。
いても、配線層の数を増すことに段差が大きくなるとい
う欠点をもっている。
第２の欠点に対しては、絶縁層全ポリイミド系の樹脂な
どにし、表面を平担化するという方法が考案されている
が、この方法によっても第１の欠点を改良することはで
きない。
どにし、表面を平担化するという方法が考案されている
が、この方法によっても第１の欠点を改良することはで
きない。
（発明の目的）
この発明は、上記従来の欠点を除去するためになされた
もので、所望する領域で確実に各配線層間の層間配線を
行うことができ、信頼性の高い多層配線を有する半導体
装置を高歩留りで製造できる半導体装置の製造方法を提
供することを目的とする。
もので、所望する領域で確実に各配線層間の層間配線を
行うことができ、信頼性の高い多層配線を有する半導体
装置を高歩留りで製造できる半導体装置の製造方法を提
供することを目的とする。
’ｍ：ｉ：：＊５ｓｉｔ。ａａ：ｘｓｕ、５４□８板上
に絶縁膜を介して下層配線用導体層を形成し、この下層
配線用導体層を選択的に除去して下層配線パターンを形
成し、この下層配線パターン形成後に全面に導体層全形
成し、下層配線パターン上の上層配線と層間接続する部
分を残して選択的に導体層を除去するようにしたもので
ある。
に絶縁膜を介して下層配線用導体層を形成し、この下層
配線用導体層を選択的に除去して下層配線パターンを形
成し、この下層配線パターン形成後に全面に導体層全形
成し、下層配線パターン上の上層配線と層間接続する部
分を残して選択的に導体層を除去するようにしたもので
ある。
（実施例）
以下、この発明の半導体装置の製造方法の実施例につい
て図面に基づき説明する。第１図（ａ）ないし第１図（
ｄ）はそれぞれその一実施例の工程説明図である。
て図面に基づき説明する。第１図（ａ）ないし第１図（
ｄ）はそれぞれその一実施例の工程説明図である。
まず、第１図（ａ）に示すように、半導体１上の絶縁膜
２上に第１層配線パターン３全形成する。
２上に第１層配線パターン３全形成する。
次に第１図（ｂ）に示すように、層間接続を行うだめの
導体層４を配線パターン３上に形成する。これ全ホトレ
ジスト５をマスクとして公知のエツチング技術、たとえ
ばＲ，１，Ｅ （リアクティブ、イオンエツチング）に
よシ、層間接続部４以外の部分をエツチングする。
導体層４を配線パターン３上に形成する。これ全ホトレ
ジスト５をマスクとして公知のエツチング技術、たとえ
ばＲ，１，Ｅ （リアクティブ、イオンエツチング）に
よシ、層間接続部４以外の部分をエツチングする。
このエツチングする厚さ全導体層４の厚みと同じにすれ
ば、第１層配線層３は第１図（ｃ）に示すように横に広
がった形状で残ることになる。
ば、第１層配線層３は第１図（ｃ）に示すように横に広
がった形状で残ることになる。
この後で、同じく第１図（ｃ）に示すように、平面がほ
ぼ平担化されるように層間絶縁膜６を形成する。この絶
縁膜６は一般にポリイミド系の樹脂や、ＰＳＧなどの絶
縁物とポリイミド系樹脂との多層絶縁膜を使用すること
によシはぼ平担な絶縁膜を形成することができる。
ぼ平担化されるように層間絶縁膜６を形成する。この絶
縁膜６は一般にポリイミド系の樹脂や、ＰＳＧなどの絶
縁物とポリイミド系樹脂との多層絶縁膜を使用すること
によシはぼ平担な絶縁膜を形成することができる。
この絶縁膜６を層間接続層４の表面が露出するまで全面
エツチングを行い、その後、第２層配線パターン７全形
成したのが第１図（ｄ）である。これを繰シ返せば、多
層配線を形成することができる。
エツチングを行い、その後、第２層配線パターン７全形
成したのが第１図（ｄ）である。これを繰シ返せば、多
層配線を形成することができる。
なお、第１図の説明では、半導体、導体、絶縁体の物質
を特定していないが、この実施例はそれぞれその電気的
特性を満たす物質ならば、何を使用してもかまわない。
を特定していないが、この実施例はそれぞれその電気的
特性を満たす物質ならば、何を使用してもかまわない。
たとえば、半導体は現在一般的にシリコンであるが、勿
論ＧａＡ ！１でもかまわない。導体としては一般的に
はアルミニュウムであるが、モリブデンとかチタンタン
グステンなどでもよい。
論ＧａＡ ！１でもかまわない。導体としては一般的に
はアルミニュウムであるが、モリブデンとかチタンタン
グステンなどでもよい。
さらに、絶縁体としては、一般的にはＰＳＧであるが、
表面平担化の容易性を考えるとポリイミド系の樹脂がよ
い結果を得られる。
表面平担化の容易性を考えるとポリイミド系の樹脂がよ
い結果を得られる。
以上説明してきたように、上記実施例では、層間接続部
は平担で、段差がなく、層間接続部の断線に対し大きな
効果金有する。
は平担で、段差がなく、層間接続部の断線に対し大きな
効果金有する。
また、段差がないために、第２層以降の配線層の厚み全
薄膜化することができ、このことがさらに平担な表面を
作りやすくする。
薄膜化することができ、このことがさらに平担な表面を
作りやすくする。
段差がないことは、通常行われない層間接続部上にさら
に上層の配線層との層間接続部を設けることを可能にす
る。
に上層の配線層との層間接続部を設けることを可能にす
る。
以上述べたことから判るように、この発明による半導体
装置の製造方法によれば、下層配線ノくターン上の上層
配線と層間接続部分を残して選択的に導体層を除去する
ようにしたので、高歩留りで信頼性の高い多層配線金有
する半導体装置を実現できる。
装置の製造方法によれば、下層配線ノくターン上の上層
配線と層間接続部分を残して選択的に導体層を除去する
ようにしたので、高歩留りで信頼性の高い多層配線金有
する半導体装置を実現できる。
第１図（ａ）ないし第１図（ｄ）はそれぞれこの発明の
半導体装置の製造方法の一実施例の工程説明図である。 １・・・半導体基板、２・・・絶縁膜、３・・・第１層
自己線パターン、４・・・導体層、５・・・ホトンジス
ト、６・・・層間絶縁層、７・・・第２層配線ノくター
／。 特許出願人 沖電気工業株式会社
半導体装置の製造方法の一実施例の工程説明図である。 １・・・半導体基板、２・・・絶縁膜、３・・・第１層
自己線パターン、４・・・導体層、５・・・ホトンジス
ト、６・・・層間絶縁層、７・・・第２層配線ノくター
／。 特許出願人 沖電気工業株式会社
Claims (1)
- 半導体基板上に絶縁膜を介して下層配線用導体層を形成
する工程と、この下層配線用導体層を選択的に除去し下
層配線パターンを形成する工程と、この下層配線パター
ン形成後に全面に導体層を形成する工程と、上記下層配
線パターン上の上層配線と層間接続する部分を残して選
択的に導体層を除去する工程を含むことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6775383A JPS59194447A (ja) | 1983-04-19 | 1983-04-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6775383A JPS59194447A (ja) | 1983-04-19 | 1983-04-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59194447A true JPS59194447A (ja) | 1984-11-05 |
Family
ID=13354010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6775383A Pending JPS59194447A (ja) | 1983-04-19 | 1983-04-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59194447A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5333379A (en) * | 1991-04-08 | 1994-08-02 | Kabushiki Kaisha Toshiba | Method of producing a three-dimensional wiring board |
-
1983
- 1983-04-19 JP JP6775383A patent/JPS59194447A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5333379A (en) * | 1991-04-08 | 1994-08-02 | Kabushiki Kaisha Toshiba | Method of producing a three-dimensional wiring board |
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