JPH0546983B2 - - Google Patents
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- JPH0546983B2 JPH0546983B2 JP61219904A JP21990486A JPH0546983B2 JP H0546983 B2 JPH0546983 B2 JP H0546983B2 JP 61219904 A JP61219904 A JP 61219904A JP 21990486 A JP21990486 A JP 21990486A JP H0546983 B2 JPH0546983 B2 JP H0546983B2
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- H01L21/321—After treatment
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- H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
- H05K3/04—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed mechanically, e.g. by punching
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- H05K3/107—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by filling grooves in the support with conductive material
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- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
Description
【発明の詳細な説明】
A 産業上の利用分野
本発明は総括的に、高性能VLSI半導体チツプ
の製造に関するものであり、特に導電性ラインお
よびスタツド・バイア金属接点を同時に形成する
化学−機械的研磨手法にしたがつて基板上に同一
平面の多層金属絶縁層構造を作成する方法に関す
るものである。
の製造に関するものであり、特に導電性ラインお
よびスタツド・バイア金属接点を同時に形成する
化学−機械的研磨手法にしたがつて基板上に同一
平面の多層金属絶縁層構造を作成する方法に関す
るものである。
B 従来技術
半導体チツプはデバイスのアレイからなつてお
り、その接点は配線金属ストライプのパターンに
よつて互いに接続されている。VLSIチツプにお
いて、これらの金属パターンは多層化され、絶縁
体の層によつて分離されている。金属配線パター
ンの異なるレベル間の相互接続は、孔(ないしバ
イア・ホール)によつて行われ、これらの孔は絶
縁体の前記層を介してエツチングされている。典
型的なチツプは1つまたは2つの配線レベルで設
計されているが、現時点の最新技術では3つの配
線レベルが使用されている。回路の費用および性
能に関する関件は、製造工程について、処理工程
が増えても、補足的な配線レベルを追加したもの
のコストが競合可能なものでなければならないと
いうことを絶えず課している。しかしながら、バ
イア・ホールを使用する既存の手法には各種の制
限があり、また第6図から明らかなとおり、メタ
ライゼーシヨンの数が増加すると、配線の難度が
増加するという欠点がある。
り、その接点は配線金属ストライプのパターンに
よつて互いに接続されている。VLSIチツプにお
いて、これらの金属パターンは多層化され、絶縁
体の層によつて分離されている。金属配線パター
ンの異なるレベル間の相互接続は、孔(ないしバ
イア・ホール)によつて行われ、これらの孔は絶
縁体の前記層を介してエツチングされている。典
型的なチツプは1つまたは2つの配線レベルで設
計されているが、現時点の最新技術では3つの配
線レベルが使用されている。回路の費用および性
能に関する関件は、製造工程について、処理工程
が増えても、補足的な配線レベルを追加したもの
のコストが競合可能なものでなければならないと
いうことを絶えず課している。しかしながら、バ
イア・ホールを使用する既存の手法には各種の制
限があり、また第6図から明らかなとおり、メタ
ライゼーシヨンの数が増加すると、配線の難度が
増加するという欠点がある。
第6図に示す半導体構造20はこの現時点の技
術の典型的な例である。この構造は所定の伝導型
を有するシリコン基板11で構成されており、該
基板はその上に酸化シリコン(SiO2)のパター
ン化された第1絶縁層12を有している。第1レ
ベルのメタライゼーシヨンは金属ランド13で表
されており、これはバイア・ホール14を介して
基板の領域15と接触している。これは、たとえ
ばオーム接点として、バイポーラ・トランジスタ
(図示せず)のエミツタ領域と接触している。
術の典型的な例である。この構造は所定の伝導型
を有するシリコン基板11で構成されており、該
基板はその上に酸化シリコン(SiO2)のパター
ン化された第1絶縁層12を有している。第1レ
ベルのメタライゼーシヨンは金属ランド13で表
されており、これはバイア・ホール14を介して
基板の領域15と接触している。これは、たとえ
ばオーム接点として、バイポーラ・トランジスタ
(図示せず)のエミツタ領域と接触している。
金属ランド16で表わされている第2レベルの
メタライゼーシヨンは、第2絶縁層18のバイ
ア・ホール17を介して金属ランド13と接触し
ている。この構造は第3絶縁層19によつてパツ
シベーシヨンされている。第1図に示す構造は比
例した尺度のものではないが、この構造は平坦と
は程遠い、極めて不規則な表面を例示しており、
これは標準的な処理で得られたものである。
メタライゼーシヨンは、第2絶縁層18のバイ
ア・ホール17を介して金属ランド13と接触し
ている。この構造は第3絶縁層19によつてパツ
シベーシヨンされている。第1図に示す構造は比
例した尺度のものではないが、この構造は平坦と
は程遠い、極めて不規則な表面を例示しており、
これは標準的な処理で得られたものである。
このような平坦でない構造で周知の問題は、第
1に第1および第2レベルのメタライゼーシヨン
の間の絶縁層が薄くなつたことによる、これらの
レベル間の位置Aにおける潜在的な短絡の危険で
あり、第2に位置Bにおいて金属層が薄くなつた
こと(いわゆる、ネツキング効果)による、位置
Bにおける潜在的な開回路の危険である。これら
の危険はこの業界で必要とされる高水準の信頼性
では受け入れられないものである。したがつて、
バイア・ホールを改善し、このような不規則な表
面を平坦化するという大きな問題を解決すること
が、当面の重要な課題となつている。
1に第1および第2レベルのメタライゼーシヨン
の間の絶縁層が薄くなつたことによる、これらの
レベル間の位置Aにおける潜在的な短絡の危険で
あり、第2に位置Bにおいて金属層が薄くなつた
こと(いわゆる、ネツキング効果)による、位置
Bにおける潜在的な開回路の危険である。これら
の危険はこの業界で必要とされる高水準の信頼性
では受け入れられないものである。したがつて、
バイア・ホールを改善し、このような不規則な表
面を平坦化するという大きな問題を解決すること
が、当面の重要な課題となつている。
典型的な場合、所定のパターン化された金属レ
ベルを作成し、かつ所定のレベルからパターン化
された金属レベルに重畳したスタツド・バイアま
でのスタツド・バイア接触を行わせるのに、別個
の方法が使用されている。このような方法の一例
が、G・T・チウ他(G.T.Chiu et al)の「多層
金属技術の方法」IBMテクニカル・デイスクロ
ージヤ・ブルテン、Vol.25、No.10、1983年3月、
pp.5309に記載されている。記載されている手法
によれば、低いレベルの金属接点ないし導電パタ
ーンが絶縁層ないに形成され、スタツド・コネク
タが低いレベルの金属パターンの剪定された位置
に製造され、絶縁体がスタツド・コネクタの周囲
に置かれ、重畳絶縁層が沈着され、パターン化さ
れ、高いレベルの金属その他の導電パターンが重
畳絶縁層に置かれる。上記の手法は複雑で費用が
かかるだけでなく、個々の金属およびスタツド・
レベルの平坦化は達成困難である。
ベルを作成し、かつ所定のレベルからパターン化
された金属レベルに重畳したスタツド・バイアま
でのスタツド・バイア接触を行わせるのに、別個
の方法が使用されている。このような方法の一例
が、G・T・チウ他(G.T.Chiu et al)の「多層
金属技術の方法」IBMテクニカル・デイスクロ
ージヤ・ブルテン、Vol.25、No.10、1983年3月、
pp.5309に記載されている。記載されている手法
によれば、低いレベルの金属接点ないし導電パタ
ーンが絶縁層ないに形成され、スタツド・コネク
タが低いレベルの金属パターンの剪定された位置
に製造され、絶縁体がスタツド・コネクタの周囲
に置かれ、重畳絶縁層が沈着され、パターン化さ
れ、高いレベルの金属その他の導電パターンが重
畳絶縁層に置かれる。上記の手法は複雑で費用が
かかるだけでなく、個々の金属およびスタツド・
レベルの平坦化は達成困難である。
C 発明が解決しようとする問題点
この発明の目的は個々の金属およびスタツド・
レベルの平坦化を容易ならしめることにある。
レベルの平坦化を容易ならしめることにある。
D 問題点を解決するための手段
パターン化された導電ラインをスタツド・バイ
アと共にVLSIチツプの構成部材を相互接続する
ための、簡素化された多重レベル/絶縁体方法に
よつて、同時に形成する。絶縁体の第1平坦化層
が第1レベルのパターン化導電材料上に沈積さ
れ、これに対して接点が選択的に確立される。第
1層は次いで、エツチング停止材によつて覆われ
る。接点孔が周知のフオトリソグラフイを用い
て、スタツド・コネクタが必要な個所のエツチン
グ停止材に画定される。絶縁体の第1層の厚さは
希望するスタツドの高さと等しくなされる。絶縁
体の第1層は、この時点ではエツチングされな
い。
アと共にVLSIチツプの構成部材を相互接続する
ための、簡素化された多重レベル/絶縁体方法に
よつて、同時に形成する。絶縁体の第1平坦化層
が第1レベルのパターン化導電材料上に沈積さ
れ、これに対して接点が選択的に確立される。第
1層は次いで、エツチング停止材によつて覆われ
る。接点孔が周知のフオトリソグラフイを用い
て、スタツド・コネクタが必要な個所のエツチン
グ停止材に画定される。絶縁体の第1層の厚さは
希望するスタツドの高さと等しくなされる。絶縁
体の第1層は、この時点ではエツチングされな
い。
次に、多重レベル構造の第2レベルのパターン
化導電材料の厚さに等しい厚さの絶縁体の第2平
坦化層がエツチング停止材上に沈積される。第2
層の絶縁体を次いで、エツチング停止材のところ
までフオトリソグラフイによつてエツチングし、
希望する配線チヤネルを形成するが、これらチヤ
ネルのうち若干数のものはエツチング停止材に以
前形成された接点孔と整合する。接点孔が露出し
ている個所において、エツチングが絶縁体の第1
層中まで続けられ、下方にあるパターン化された
導電材料の第1レベルを露出させる。
化導電材料の厚さに等しい厚さの絶縁体の第2平
坦化層がエツチング停止材上に沈積される。第2
層の絶縁体を次いで、エツチング停止材のところ
までフオトリソグラフイによつてエツチングし、
希望する配線チヤネルを形成するが、これらチヤ
ネルのうち若干数のものはエツチング停止材に以
前形成された接点孔と整合する。接点孔が露出し
ている個所において、エツチングが絶縁体の第1
層中まで続けられ、下方にあるパターン化された
導電材料の第1レベルを露出させる。
絶縁体の第1および第2層のそれぞれにエツチ
ングされたチヤネルおよびバイア・ホールを、メ
タライゼーシヨンによつて過充填する。絶縁体の
第2層の頂面にあるが、チヤネルやバイア・ホー
ル内にはない過剰のメタライゼーシヨンをエツチ
ングまたは化学−機械的研磨によつて除去する。
エツチングを用いた場合には、過充填されたメタ
ライゼーシヨンの沈積に用いたものと同じ工具を
採用して、過剰メタライゼーシヨンのその場所で
のプラズマ・モード・エツチングを行うことがで
きる。1985年10月28日出願の米国特許出願第
791860号の教示するところにしたがつて、化学−
機械的研磨を遂行することができる。
ングされたチヤネルおよびバイア・ホールを、メ
タライゼーシヨンによつて過充填する。絶縁体の
第2層の頂面にあるが、チヤネルやバイア・ホー
ル内にはない過剰のメタライゼーシヨンをエツチ
ングまたは化学−機械的研磨によつて除去する。
エツチングを用いた場合には、過充填されたメタ
ライゼーシヨンの沈積に用いたものと同じ工具を
採用して、過剰メタライゼーシヨンのその場所で
のプラズマ・モード・エツチングを行うことがで
きる。1985年10月28日出願の米国特許出願第
791860号の教示するところにしたがつて、化学−
機械的研磨を遂行することができる。
E 実施例
第1図に示す構造1は、典型的な場合、パター
ン化された第1レベルの導電体4上に沈積された
誘電体の第1平坦化層3で構成された基板2を包
含している。一般的な場合、導電体4は絶縁体3
中を完全に貫通していても、していなくてもかま
わないものであり、絶縁体は次いで集積回路チツ
プ上に配置される。完全に貫通している場合、導
電体4はチツプに形成されたデバイス(図示せ
ず)に金属学的に接触することになる。貫通して
いない場合(図示の場合)、導電体4がチツプ表
面から絶縁されたメタライゼーシヨンのレベルと
なることになる。周知のように、絶縁体3は一般
に平坦化されたSiO2またはリフローしたリンケ
イ酸塩ガラスであり、導体4は典型的な場合、銅
をドープしたアルミニウムまたはドープされた多
結晶シリコンである。絶縁体3および導電体4の
個々の性質は本発明に関するものではない。
ン化された第1レベルの導電体4上に沈積された
誘電体の第1平坦化層3で構成された基板2を包
含している。一般的な場合、導電体4は絶縁体3
中を完全に貫通していても、していなくてもかま
わないものであり、絶縁体は次いで集積回路チツ
プ上に配置される。完全に貫通している場合、導
電体4はチツプに形成されたデバイス(図示せ
ず)に金属学的に接触することになる。貫通して
いない場合(図示の場合)、導電体4がチツプ表
面から絶縁されたメタライゼーシヨンのレベルと
なることになる。周知のように、絶縁体3は一般
に平坦化されたSiO2またはリフローしたリンケ
イ酸塩ガラスであり、導体4は典型的な場合、銅
をドープしたアルミニウムまたはドープされた多
結晶シリコンである。絶縁体3および導電体4の
個々の性質は本発明に関するものではない。
スパツタされた石英などの絶縁体の第1平坦化
層5が基板2上に、スタツド・バイア接続の希望
する高さに等しい厚さで沈積される。
層5が基板2上に、スタツド・バイア接続の希望
する高さに等しい厚さで沈積される。
酸化アルミニウムなどのエツチング停止材6の
薄層が沈積され、パターン化されて、下にあるメ
タライゼーシヨン・レベル4と、後で沈積される
上にあるメタライゼーシヨン・レベル(第1図に
は図示せず)との間に、スタツド・バイア接続を
形成する各場所に窓7をもたらす。上にあるメタ
ライゼーシヨン・レベルを設けるにあたつて、た
とえばスパツタされた石英または複合Si3N4/
SiO2層である絶縁体の第2平坦化層8が、第2
図に示すように、第1図の構造上に配置される。
層8の厚さは層8を完全に貫通してエツチングさ
れるチヤネルに形成されるメタライゼーシヨンの
重畳レベルの厚さを決定する。
薄層が沈積され、パターン化されて、下にあるメ
タライゼーシヨン・レベル4と、後で沈積される
上にあるメタライゼーシヨン・レベル(第1図に
は図示せず)との間に、スタツド・バイア接続を
形成する各場所に窓7をもたらす。上にあるメタ
ライゼーシヨン・レベルを設けるにあたつて、た
とえばスパツタされた石英または複合Si3N4/
SiO2層である絶縁体の第2平坦化層8が、第2
図に示すように、第1図の構造上に配置される。
層8の厚さは層8を完全に貫通してエツチングさ
れるチヤネルに形成されるメタライゼーシヨンの
重畳レベルの厚さを決定する。
標準的なフオトリソグラフイによつて、チヤネ
ルが層8上のレジスト層(図示せず)に画定され
る。下にあるメタライゼーシヨン4に対するスタ
ツド・バイア接続を希望する場所で、層8のそれ
ぞれのチヤネル開口をエツチング停止層6の孔
(窓7などの)と整合させなければならない。層
8のエツチングはバイアが必要ないエツチング停
止層で終了する。層8がスパツタされた石英であ
つて、エツチング停止層がAl2O3である場合に
は、CF4/O2を使用した反応性イオン・エツチン
グが適している。
ルが層8上のレジスト層(図示せず)に画定され
る。下にあるメタライゼーシヨン4に対するスタ
ツド・バイア接続を希望する場所で、層8のそれ
ぞれのチヤネル開口をエツチング停止層6の孔
(窓7などの)と整合させなければならない。層
8のエツチングはバイアが必要ないエツチング停
止層で終了する。層8がスパツタされた石英であ
つて、エツチング停止層がAl2O3である場合に
は、CF4/O2を使用した反応性イオン・エツチン
グが適している。
チヤネルの画定後、メタライゼーシヨン9の重
畳レベル、たとえばAl−Cu,Al−Siまたはタン
グステンが、第4図に示すように、第3図の構造
上に沈積される。メタライゼーシヨン9の厚さは
少なくとも、スタツド・バイア接続10の高さ
(層5および6の厚さに等しい)プラス下にある
メタライゼーシヨン5の厚さと同程度のものであ
る。層5がCVDタングステンの場合には、タン
グステンを沈積するのに使用したものと同じ工具
を使つて、タングステンをその場でプラズマ・モ
ードでエツチングし、層8および9の表面を共面
化する。別の方法としては、前述の米国特許出願
第791860号で教示された化学−機械的方法によつ
て、層9を平坦化してもよい。その結果を第5図
に示す。
畳レベル、たとえばAl−Cu,Al−Siまたはタン
グステンが、第4図に示すように、第3図の構造
上に沈積される。メタライゼーシヨン9の厚さは
少なくとも、スタツド・バイア接続10の高さ
(層5および6の厚さに等しい)プラス下にある
メタライゼーシヨン5の厚さと同程度のものであ
る。層5がCVDタングステンの場合には、タン
グステンを沈積するのに使用したものと同じ工具
を使つて、タングステンをその場でプラズマ・モ
ードでエツチングし、層8および9の表面を共面
化する。別の方法としては、前述の米国特許出願
第791860号で教示された化学−機械的方法によつ
て、層9を平坦化してもよい。その結果を第5図
に示す。
金属パターン9が最終的に金属レベルである場
合には、最終的な薄いパツシベーシヨン絶縁体が
このパターンの上に必要である。パターン9の配
線レベルの後で、1つまたはそれ以上の付加的な
配線レベルが設けられる場合には、上述のスタツ
ド・バイアの工程および重畳メタライゼーシヨン
の工程、それに関連する絶縁層の工程が、付加的
な配線レベルの各々に対して繰り返される。
合には、最終的な薄いパツシベーシヨン絶縁体が
このパターンの上に必要である。パターン9の配
線レベルの後で、1つまたはそれ以上の付加的な
配線レベルが設けられる場合には、上述のスタツ
ド・バイアの工程および重畳メタライゼーシヨン
の工程、それに関連する絶縁層の工程が、付加的
な配線レベルの各々に対して繰り返される。
第1図〜第5図の助けを借りて説明した好まし
い方法は、エツチング停止層6ならびに絶縁層8
および9を使用するものであるが、これに付帯す
る余分な工程を行わなくとも、この方法を実施し
て満足できる結果を得ることもできる。あるいは
また、層5と8の厚さを合計した厚さの単一の層
を、基板上に沈積することができる。この場合、
同じフオトリソグラフイを使用し(第3図の絶縁
体8にパターンを生成した場合に)、第5図の導
電体9に対する深さが希望するものになつた場合
に、単一の絶縁体層に対するエツチングを停止す
ることができる。第1図の窓7を開けるのに使用
したものに対応する付加的なフオトリソグラフイ
によつて、単一の絶縁層の付加的なエツチング
(必要な個所にバイア・ホールを開けるための)
を行うことができる。次いで、第4図および第5
図のメタライゼーシヨンおよび平坦化の工程と同
じ工程を、適用することができる。
い方法は、エツチング停止層6ならびに絶縁層8
および9を使用するものであるが、これに付帯す
る余分な工程を行わなくとも、この方法を実施し
て満足できる結果を得ることもできる。あるいは
また、層5と8の厚さを合計した厚さの単一の層
を、基板上に沈積することができる。この場合、
同じフオトリソグラフイを使用し(第3図の絶縁
体8にパターンを生成した場合に)、第5図の導
電体9に対する深さが希望するものになつた場合
に、単一の絶縁体層に対するエツチングを停止す
ることができる。第1図の窓7を開けるのに使用
したものに対応する付加的なフオトリソグラフイ
によつて、単一の絶縁層の付加的なエツチング
(必要な個所にバイア・ホールを開けるための)
を行うことができる。次いで、第4図および第5
図のメタライゼーシヨンおよび平坦化の工程と同
じ工程を、適用することができる。
好ましい実施例はさらに絶縁層5および8にス
パツタされた石英または複合Si3N4/SiO2を使用
するものであるが、他の絶縁物質、たとえばスピ
ン・オン・ポリイミドも適したものである。ポリ
イミドを絶縁体として使用した場合、適するエツ
チング停止層材料には、スピン・オン・ガラスお
よびプラズマ・チツ化物が含まれる。
パツタされた石英または複合Si3N4/SiO2を使用
するものであるが、他の絶縁物質、たとえばスピ
ン・オン・ポリイミドも適したものである。ポリ
イミドを絶縁体として使用した場合、適するエツ
チング停止層材料には、スピン・オン・ガラスお
よびプラズマ・チツ化物が含まれる。
F 発明の効果
以上のように、この発明によれば、簡単な方法
により個々の金属およびスタツド・レベルの平坦
化が達成される。
により個々の金属およびスタツド・レベルの平坦
化が達成される。
第1図〜第5図は、本発明の方法の工程におけ
る連続した段階で生じる、基板上への多重レベル
金属/絶縁体フイルムの形成を示す、単純化した
一連の断面図である。第6図は、従来の標準的な
方法で製造され、典型的な非平坦化表面をなして
いる多層金属半導体構造の略断面図である。 2……基板、3……誘電体の第1平坦化層、4
……第1レベルの導電体、5……絶縁体の第1平
坦化層、6……エツチング停止材、7……窓、8
……絶縁体の第2平坦化層、9……メタライゼー
シヨン、10……スタツド・バイア接続。
る連続した段階で生じる、基板上への多重レベル
金属/絶縁体フイルムの形成を示す、単純化した
一連の断面図である。第6図は、従来の標準的な
方法で製造され、典型的な非平坦化表面をなして
いる多層金属半導体構造の略断面図である。 2……基板、3……誘電体の第1平坦化層、4
……第1レベルの導電体、5……絶縁体の第1平
坦化層、6……エツチング停止材、7……窓、8
……絶縁体の第2平坦化層、9……メタライゼー
シヨン、10……スタツド・バイア接続。
Claims (1)
- 【特許請求の範囲】 1 被覆金属層の形成と同時に、絶縁体層を貫通
するスタツド・バイア接続を形成する多層金属絶
縁体構造の形成方法であつて、 (a) 金属層を表面に配置された基板を用意する工
程と、 (b) 上記基板上に絶縁体を配置する工程と、 (c) 上記被覆金属層を配置するべき第1の箇所
で、上記絶縁体を完全には貫通しないように選
択的に上記絶縁体を除去する工程と、 (d) 上記第1の箇所のどれかと整合する、上記ス
タツド・バイア接続を配置するべき第2の箇所
で、上記絶縁体を完全に貫通するように選択的
に上記絶縁体を除去する工程と、 (e) 上記第1の箇所では上記被覆金属層を形成す
ると同時に、上記第2の箇所では上記スタツ
ド・バイア接続を形成するように、上記絶縁体
上に金属を付着する工程と、 (f) 上記スタツド・バイア接続の表面と、上記被
覆金属層の表面と、上記絶縁体の表面がほぼ同
一平面になるように、上記絶縁体上の上記第1
の箇所以外の箇所に付着されている上記被覆金
属層を、化学機械研摩技術によつて除去する工
程を有する、 多層金属絶縁体構造の形成方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/791,887 US4789648A (en) | 1985-10-28 | 1985-10-28 | Method for producing coplanar multi-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias |
US791887 | 1991-11-14 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62102544A JPS62102544A (ja) | 1987-05-13 |
JPH0546983B2 true JPH0546983B2 (ja) | 1993-07-15 |
Family
ID=25155097
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61219904A Granted JPS62102544A (ja) | 1985-10-28 | 1986-09-19 | 多層金属絶縁体構造の形成方法 |
Country Status (7)
Country | Link |
---|---|
US (1) | US4789648A (ja) |
EP (1) | EP0224013B1 (ja) |
JP (1) | JPS62102544A (ja) |
AT (1) | ATE50379T1 (ja) |
BR (1) | BR8604547A (ja) |
CA (1) | CA1248641A (ja) |
DE (1) | DE3669016D1 (ja) |
Cited By (1)
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