JP4686210B2 - 半導体チップ - Google Patents
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Description
たとえば、DRAM等のメモリでは、不良ビットに代わる冗長ビットを動作させるリダンダンシー置き換え用途のためにヒューズが導入される(非特許文献1)。この場合、ウェハ製造プロセス後に半導体装置の動作を確認し、不良ビットがあれば、その不良ビットを冗長ビットに置き換えるために、不良ビットに接続されたヒューズを溶断する。
第一の論理回路および第二の論理回路が形成された半導体チップであって、
前記第一の論理回路に電気的に接続された第一の端子と、前記第二の論理回路に電気的に接続された第二の端子と、前記第一の端子と前記第二の端子との間に形成された被切断領域とを有するヒューズと、
前記ヒューズの前記第一の端子および前記第二の端子と同一のパターンを有するとともに、前記第一の端子および前記第二の端子に対応するパターン同士が電気的に接続されていない構成のヒューズ残存部と、
を含み、
前記第一の端子と前記第二の端子とが電気的に接続された第一のヒューズと、前記被切断領域において溶断された箇所を有する第二のヒューズとを含む複数の前記ヒューズを含み、
前記ヒューズおよび前記ヒューズ残存部上に形成された絶縁膜をさらに含み、
前記絶縁膜は、溶断痕を有する前記ヒューズが形成された領域上に不形成箇所を有するとともに、前記ヒューズ残存部が形成された領域上の全面に形成されたことを特徴とする半導体チップが提供される。
第一の半導体基板上に、複数のヒューズ用パターンが形成された第一のヒューズ形成用マスクを用いて複数のヒューズを形成する工程と、
前記複数のヒューズのうち、切断対象のヒューズを特定する工程と、
特定された前記切断対象のヒューズに対応する前記ヒューズ用パターンを削除した第二のヒューズ形成用マスクを生成する工程と、
第二の半導体基板上に、前記第二のヒューズ形成用マスクを用いて、ヒューズを形成する工程と、
を含むことを特徴とする半導体チップの製造方法が提供される。
複数のヒューズ用パターンが形成されたマスクを用いてヒューズを形成する工程を含む半導体チップの製造方法であって、
複数の半導体チップに共通して切断対象となるヒューズを特定する工程と、
特定された前記切断対象となるヒューズに対応する箇所には、ヒューズ用パターンのかわりに、当該ヒューズ用パターンの一部のみを含むヒューズ残存部用パターンを設けたマスクを生成する工程と、
前記ヒューズ残存部用パターンを設けたマスクを用いて、ヒューズを形成する工程と、
を含むことを特徴とする半導体チップの製造方法が提供される。
本実施の形態における半導体チップの製造方法は、第一の半導体基板上に、複数のヒューズ用パターンが形成された第一のヒューズ形成用マスクを用いて複数のヒューズを形成する工程(S102)と、複数のヒューズのうち、切断対象のヒューズを特定する工程(S104)と、特定された切断対象のヒューズに対応するヒューズ用パターンを削除した第二のヒューズ形成用マスクを生成する工程(S110)と、第二の半導体基板上に、第二のヒューズ形成用マスクを用いて、ヒューズを形成する工程(S112、図2のステップS122)と、を含む。
まず、第一の半導体基板を準備し、当該第一の半導体基板上に論理回路およびヒューズ判定回路を形成する(S100)。つづいて、第一のヒューズ形成用マスクを用いて、第一の半導体基板上に、複数のヒューズを形成する(S102)。次いで、半導体チップのテストプログラム等を用いて、切断対象のヒューズを特定する(S104)。その後、ステップS104で特定された切断対象のヒューズをレーザ照射等により溶断する(S106)。つづいて、複数の半導体チップに共通する切断対象のヒューズがあるか否かを判断する(S108)。
新たな第二の半導体基板を準備し、当該第二の半導体基板上に論理回路およびヒューズ判定回路を形成する(S120)。この手順は図1のステップS100と同様である。つづいて、図1のステップS110で生成した第二のヒューズ形成用マスクを用いて、第二の半導体基板上に、複数のヒューズおよびヒューズ残存部を形成する(S122)。次いで、半導体チップのテストプログラム等を用いて、切断対象のヒューズを特定する(S124)。つづいて、ステップS124で特定された切断対象のヒューズをレーザ照射等により溶断する(S126)。これにより、半導体チップが製造される。
本実施の形態において、二つの論理回路間の電圧を調整するためのヒューズを例にして説明する。
第一のヒューズ形成用マスク220には、複数のヒューズ用パターン132が形成される。各ヒューズ用パターン132は、第一端子用パターン134、被切断領域用パターン136、および第二端子用パターン138を含む。ヒューズ用パターン132は、ここで示した形状に限られず、種々の形状とすることができる。
第一の半導体チップ200は、複数のヒューズ106を含む。各ヒューズ106は、第一の端子108、第二の端子112、およびこれらに電気的に接続されるとともにこれらの間に配置された被切断領域110を含む。本実施の形態において、切断対象のヒューズ106の被切断領域110は、レーザ照射により溶断される。ここで、図示していないが、複数のヒューズ106上には絶縁膜が形成されている。複数のヒューズ106の被切断領域110上の絶縁膜には、他の領域よりも膜厚が薄く形成されたヒューズ溶断用凹部114が形成されている。
第二のヒューズ形成用マスク130には、複数のヒューズ残存部用パターン140と、複数のヒューズ用パターン132とが形成される。各ヒューズ残存部用パターン140は、第一のヒューズ残存部用パターン141および第二のヒューズ残存部用パターン142を含む。ここで、第一のヒューズ残存部用パターン141は、ヒューズ用パターン132の第一端子用パターン134と同じパターンとすることができる。また、第二のヒューズ残存部用パターン142は、ヒューズ用パターン132の第二端子用パターン138と同じパターンとすることができる。つまり、本実施の形態において、ヒューズ残存部用パターン140は、被切断領域用パターン136を有しない点を除いて、ヒューズ用パターン132と同様のパターンを有する。第二のヒューズ形成用マスク130は、図2のステップS122で用いられる。
図2のステップS124およびステップS126の処理で、第二の半導体チップ100のヒューズ106うち、切断対象となるヒューズが特定され、溶断される。
第二の半導体チップ100は、半導体基板150と、下地絶縁膜152と、第一の絶縁膜154と、第一の残存部120および第二の残存部121と、第二の絶縁膜156と、ポリイミド膜158とがこの順で形成された構成を有する。ここで図示を省略しているが、半導体基板150上には論理回路102、論理回路104、ヒューズ判定回路116、および配線117等が形成されている。第二の絶縁膜156は、たとえばSiONにより構成することができる。なお、第二の絶縁膜156およびポリイミド膜158には、ヒューズ溶断用凹部114が形成されている。
第一の絶縁膜154上に第一の端子108、被切断領域110、第二の端子112が形成されている。被切断領域110は、ヒューズ溶断用凹部114上から照射されたレーザにより溶断されており、溶断痕124を有する。
第二の半導体チップ100は、機能ブロックA170、機能ブロックB172、機能ブロックC174、DRAM176、SRAM178、およびID認証部180を含む。第二の半導体チップ100は、複数のヒューズブロック182a〜182eを含む。各ヒューズブロックは、複数のヒューズ106またはヒューズ残存部118が並行に配置された構成を有する。ここで、各ヒューズブロックにおいて、複数のヒューズ106またはヒューズ残存部118は、n×dの間隔(dは所定ピッチ、nは1以上の整数)で並置される。たとえば、図6や図7では、複数のヒューズ106およびまたはヒューズ残存部118が等間隔で並置された構成を示したが、必ずしも等間隔でなくてよく、一部のヒューズ106やヒューズ残存部118が形成されていない歯抜け状の配置とすることもできる。なお、各ヒューズブロックには、ヒューズ106とヒューズ残存部118が混在していてもよく、ヒューズ106のみを含む構成やヒューズ残存部118のみを含む構成とすることもできる。
図10では、第二の半導体チップ100上に複数のヒューズブロックが分散配置された構成を示したが、種々の機能を有するヒューズブロックを、一カ所に集中配置することもできる。図11のヒューズブロック182fは、図10を参照して説明したヒューズブロック182a〜182eを一カ所に統合したものである。
本実施の形態においても、第一の実施の形態と同様、二つの論理回路間の電圧を調整するためのヒューズを例にして説明する。本実施の形態において、ヒューズ残存部118の形状が第一の実施の形態と異なる。
本実施の形態におけるヒューズ残存部用パターン140の第一のヒューズ残存部用パターン141は、ヒューズ用パターン132の第一端子用パターン134と同じパターンに加えて、被切断領域用パターン136の一部と同じパターンを有する。ヒューズ残存部用パターン140の第二のヒューズ残存部用パターン142は、ヒューズ用パターン132の第二端子用パターン138と同じパターンに加えて、被切断領域用パターン136の一部を同じパターンを有する。ここで、第一のヒューズ残存部用パターン141と第二のヒューズ残存部用パターン142とは、接続されない。
第二の半導体チップ100において、ヒューズ残存部118aおよびヒューズ残存部118bは、それぞれ、第一の残存部120、第二の残存部121、第一の残存部120に接続された第三の残存部122、および第二の残存部121に接続された第四の残存部123を有する。第三の残存部122および第四の残存部123は、第一のヒューズ106aや第二のヒューズ106bの被切断領域110の一部が除去されたパターンを有する。
図13で形成されていた三つのヒューズ106のうち、第一の論理回路102aと第二の論理回路104aとを接続するのに最適な配線経路を構成するヒューズが判定され、それ以外のヒューズ106が切断対象と判定される。切断対象と判定されたヒューズ106は、ヒューズ溶断用凹部114上からレーザを照射することにより溶断される。これにより、個々の第二の半導体チップ100に固有の情報をプログラムすることができる。
本実施の形態においては、ヒューズ溶断用凹部114の下方に第三の残存部122および第四の残存部123が形成されている。このように、ヒューズ溶断用凹部114の下方にヒューズ残存部118aやヒューズ残存部118bの細長いパターンを設けておくことにより、視認性が向上し、ヒューズの有無を目視により確認することができ、回路上の検証を容易にすることができる。
本実施の形態においても、第一および第二の実施の形態と同様、二つの論理回路間の電圧を調整するためのヒューズを例にして説明する。本実施の形態において、ヒューズ106が、電流により溶断される構成となっている点で、第一の実施の形態および第二の実施の形態と異なる。
本実施の形態においては、第二の絶縁膜156およびポリイミド膜158にヒューズ溶断用凹部114を形成する必要はない。被切断領域110は、ボイド等の溶断痕(溶断箇所)125により電気的に切断される。
102 論理回路
102a 第一の論理回路
104 論理回路
104a 第二の論理回路
106、106a、106b ヒューズ
108 第一の端子
110 被切断領域
112 第二の端子
114 ヒューズ溶断用凹部
115 ヒューズ判定回路部
116 ヒューズ判定回路
117 配線
118、118a、118b ヒューズ残存部
120 第一の残存部
121 第二の残存部
122 第三の残存部
123 第四の残存部
124、125 溶断痕
140 ヒューズ残存部用パターン
141 第一のヒューズ残存部用パターン
142 第二のヒューズ残存部用パターン
150 半導体基板
152 下地絶縁膜
154 第一の絶縁膜
156 第二の絶縁膜
158 ポリイミド膜
170 機能ブロックA
172 機能ブロックB
174 機能ブロックC
176 DRAM
178 SRAM
180 ID認証部
182a、182b、182c、182d、182e、182f ヒューズブロック
200 第一の半導体チップ
220 第一のヒューズ形成用マスク
Claims (6)
- 第一の論理回路および第二の論理回路が形成された半導体チップであって、
前記第一の論理回路に電気的に接続された第一の端子と、前記第二の論理回路に電気的に接続された第二の端子と、前記第一の端子と前記第二の端子との間に形成された被切断領域とを有するヒューズと、
前記ヒューズの前記第一の端子および前記第二の端子と同一のパターンを有するとともに、前記第一の端子および前記第二の端子に対応するパターン同士が電気的に接続されていない構成のヒューズ残存部と、
を含み、
前記第一の端子と前記第二の端子とが電気的に接続された第一のヒューズと、前記被切断領域において溶断された箇所を有する第二のヒューズとを含む複数の前記ヒューズを含み、
前記ヒューズおよび前記ヒューズ残存部上に形成された絶縁膜をさらに含み、
前記絶縁膜は、溶断痕を有する前記ヒューズが形成された領域上に不形成箇所を有するとともに、前記ヒューズ残存部が形成された領域上の全面に形成されたことを特徴とする半導体チップ。 - 請求項1に記載の半導体チップにおいて、
前記ヒューズ残存部は、前記第一の端子に対応するパターンと、前記第二の端子に対応するパターンとの間に被切断領域を有しないことを特徴とする半導体チップ。 - 請求項1または2に記載の半導体チップにおいて、
前記ヒューズ残存部は、前記ヒューズと同一の材料により構成されたことを特徴とする半導体チップ。 - 請求項1乃至3いずれかに記載の半導体チップにおいて、
前記ヒューズは、レーザ照射または電流により溶断可能なヒューズ材料により構成されたことを特徴とする半導体チップ。 - 請求項1乃至4いずれかに記載の半導体チップにおいて、
ヒューズが切断されているか否かを判定するヒューズ判定回路をさらに含み、
前記ヒューズ残存部は、前記ヒューズ判定回路により切断されたと判定されることを特徴とする半導体チップ。 - 請求項1乃至5いずれかに記載の半導体チップにおいて、
前記ヒューズまたは前記ヒューズ残存部が複数並行に配置されたヒューズブロックを含み、
前記ヒューズブロックにおいて、前記ヒューズまたは前記ヒューズ残存部が、n×dの間隔(dは所定ピッチ、nは1以上の整数)で並置されたことを特徴とする半導体チップ。
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