KR101177483B1 - 반도체 소자의 퓨즈 및 그 형성 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 퓨즈 및 그 형성 방법에 관한 것으로, 다수의 리세스 영역이 형성된 층간 절연막 상부에 퓨즈를 형성하여 퓨즈 블로윙 공정 후 끊어진 퓨즈 패턴 사이에 요철부가 노출되도록 한다. 이로 인해, 끊어진 퓨즈 패턴 사이의 물리적 거리가 증가된다. 따라서, 끊어진 퓨즈 패턴의 양단에서 구리 화합물이 생성되더라도 서로 연결되는 현상을 억제할 수 있다.

Description

반도체 소자의 퓨즈 및 그 형성 방법{FUSE OF SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}

본 발명은 반도체 소자의 퓨즈 및 그 형성 방법에 관한 것이다. 특히, 구리 퓨즈에 관한 것이다.

일반적으로 반도체 장치, 특히 메모리 장치의 제조 시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행하지 못하므로 불량품으로 처리된다.

그러나, 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(Yield) 측면에서 비효율적인 처리 방법이다.

따라서, 현재는 메모리 장치 내에 미리 설치해둔 예비 셀(Redundancy cell)을 이용하여 결함이 발생한 결함 셀을 대체함으로써, 전체 메모리를 활용하는 방식으로 수율 향상을 이루고 있다.

예비 셀을 이용한 리페어 방법은 통상 일정 셀 어레이마다 노멀 워드라인을 치환하기 위한 예비 워드라인과 노멀 비트라인을 치환하기 위한 예비 비트라인을 구비하고, 특정 셀에 결함이 발생 시 셀을 포함하는 노멀 워드라인 또는 노멀 비트 라인을 예비 워드라인 또는 예비 비트라인으로 치환해 주는 방식이다.

이를 위해 메모리 장치에는 웨이퍼 가공 완료 후 테스트를 통해 결함 셀이 발견되면 결함 셀에 해당하는 어드레스를 예비 셀의 어드레스로 바꾸어 주기 위한 회로가 구비되어 있다.

따라서, 실제 사용시에 결함 셀에 해당하는 어드레스 신호가 입력되면 결함 셀에 대응하여 대체된 예비 셀의 데이터가 액세스 되는 것이다.

전술한 리페어 방법으로 가장 널리 사용되는 방법이 레이저 빔으로 퓨즈를 태워 블로윙(Blowing) 시킴으로써 어드레스의 경로를 치환하는 것이다.

따라서, 통상적인 메모리 장치는 레이저를 퓨즈에 조사하여 블로윙 시킴으로써 어드레스 경로를 치환시킬 수 있는 퓨즈부를 구비하고 있다. 여기서, 레이저의 조사에 의해 끊어지는 배선을 퓨즈라 한다.

상기 금속배선의 재료로는 전기 전도도가 우수한 알루미늄(Al) 및 텅스텐(W)이 주로 이용되어 왔으며, 최근에는 구리(Cu)를 차세대 금속배선 물질로 사용하고자 하는 연구가 진행되고 있다. 구리는 알루미늄 및 텅스텐보다 전기 전도도가 우수하고 저항이 낮으므로, 금속배선의 재료로서 구리를 적용하는 경우에는, 고집적 고속동작 소자에서 RC 신호 지연 문제를 해결할 수 있다는 장점이 있다.

이하 도면을 참조하여 종래 기술에 따른 구리 퓨즈 형성 방법을 설명하면 다음과 같다.

도 1a를 참조하면, 반도체 기판(미도시) 상부에 층간 절연막(10)을 형성한다. 다음에, 층간 절연막(10) 상부에 절연층(15)을 형성하고, 절연층(15) 상부에 퓨즈 물질층을 형성한다. 여기서, 퓨즈 물질층은 구리로 형성한다.

그 다음, 상기 퓨즈 물질층을 패터닝하여 다수의 구리 퓨즈 패턴(20)를 형성한다.

도 1b를 참조하면, 레이저를 사용한 블로윙 공정을 진행하여 해당 퓨즈 패턴(20)을 컷팅한다. 이때, 퓨즈 패턴(20)이 컷팅되면서, 하부의 절연층(15)도 제거된다. 블로윙 공정을 진행한 후 신뢰성 평가를 하게 되는데, 신뢰성 평가는 고온 다습한 환경에서 진행된다. 이와 같은 환경에서 신뢰성 평가가 진행됨에 따라 컷팅된 퓨즈 패턴 양단에서 발생한 구리 성분이 주변의 불순물과 결합하여 구리 화합물이 생성되며, 이들이 재연결되어 페일이 유발된다. 구체적으로, 퓨즈 영역에서는 특정 퓨즈를 선택적으로 컷팅한 후에 고온 다습한 분위기에서 전위차를 가하여 불량 유무를 판단한 후에, 불량으로 판명된 셀을 칩 내에 내장된 여분의 셀과 연결시켜 재생시키는 리페어 공정이 수행된다. 그러나, 컷팅된 퓨즈 패턴의 양단에 전위차가 발생하면서 퓨즈영역의 구리 성분이 컷팅된 퓨즈 쪽으로 이동하게 된다. 이러한 구리 성분이 주변의 불순물과 결합하여 구리 화합물이 만들어지고 이들로 인해 컷팅된 부분이 다시 연결이 되는 경우가 발생한다. 따라서, 퓨즈가 쇼트되어 상기 리페어 공정을 제대로 수행할 수 없는 페일이 유발되며, 반도체 소자의 특성 및 신뢰성이 열화된다.

본 발명은 컷팅된 퓨즈 패턴 양단간의 물리적 거리가 증가되는 구조로 변형시켜 소자의 특성을 향상시키고자 한다.

본 발명에 따른 반도체 소자의 퓨즈 형성 방법은 반도체 기판을 식각하여 다수의 리세스 영역을 형성하는 단계와, 상기 리세스 영역에 금속층을 매립하는 단계와, 상기 반도체 기판 및 상기 금속층 상부에 퓨즈 패턴을 형성하는 단계와, 상기 퓨즈 패턴을 컷팅하여 다수의 리세스 영역을 노출시키는 단계를 포함하는 것을 특징으로 한다.

이때, 상기 리세스 영역은 블로윙부의 최소 범위보다 작은 선폭으로 형성하며, 상기 금속층은 알루미늄, 구리 및 이들의 조합 중 선택된 어느 하나로 형성하며, 상기 반도체 기판 및 상기 금속층 상부에 절연층을 형성하는 단계를 더 포함한다. 이때, 상기 절연층은 100 ~ 900nm의 산화막으로 형성한다.

그리고, 상기 퓨즈 패턴은 구리로 형성하며, 상기 퓨즈 컷팅 시 블로윙부의 상기 퓨즈 패턴, 절연층 및 금속층이 제거되어 노출되도록 한다.

또한, 본 발명에 따른 반도체 소자의 퓨즈는 금속층이 매립된 다수의 리세스 영역을 포함하는 반도체 기판과, 상기 반도체 기판 및 금속층 상부에 형성되며, 블로윙부를 포함하는 퓨즈 패턴을 포함하는 것을 특징으로 한다.

여기서, 상기 금속층은 알루미늄, 구리 및 이들의 조합 중 선택된 어느 하나 를 사용하여 형성되며, 상기 반도체 기판 및 금속층 상부에 절연층을 더 포함하며, 상기 절연층은 100 ~900nm의 산화막으로 형성한다.

그리고, 상기 퓨즈 패턴은 구리로 형성되며, 상기 리세스 영역은 상기 블로윙부의 최소 범위보다 작은 선폭을 가지고 형성된 것을 특징으로 한다.

본 발명은 블로윙부에 요철부를 형성하여 컷팅된 퓨즈 패턴 양단간의 물리적 거리를 증가시킬 수 있다. 이를 통해, 후속으로 진행되는 신뢰성 평가 시 컷팅된 퓨즈 패턴 양단에서 구리 화합물이 형성되더라도 양단간의 거리가 증가되었기 때문에 쉽게 연결이 되지 않아 소자의 불량이 발생하는 것을 억제하는 효과가 있다.

이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.

도 2a 및 도 2b는 본 발명에 따른 반도체 소자의 퓨즈에서 블로윙 공정 전, 후를 도시한 평면도들이다.

도 2a를 참조하면, 반도체 기판(미도시) 상부에 복수 개의 리세스 영역이 형성된 층간 절연막(100)이 형성되고, 상기 리세스 영역에는 금속층(110)이 매립되어 있다. 여기서, 상기 리세스 영역은 라인 형태로 형성되고, 그 선폭은 블로윙부의 최소 범위보다 작게 형성하는 것이 바람직하다. 또한, 금속층(110)은 블로윙 공정 시 쉽게 제거될 수 있는 알루미늄, 구리 및 이들의 조합 중 선택된 어느 하나를 사용한다.

그리고, 도시하지는 않았지만 층간 절연막(100) 상부에 절연층(미도시)이 형성되고, 상기 절연층(미도시) 상부에 라인 형태의 퓨즈 패턴(120)이 형성된다. 이때, 퓨즈 패턴(120)은 리세스 영역과 수직으로 교차된다.

다음으로, 도 2b를 참조하여 블로윙 공정 후의 모습을 설명하면 다음과 같다. 먼저, 레이저를 이용한 블로윙 공정을 진행하면 퓨즈 패턴(120)의 일부가 컷팅되고, 컷팅된 블로윙부는 리세스 영역이 노출시킨다. 즉, 다수의 리세스 영역이 노출되어 요철부가 존재한다. 따라서, 후속으로 진행되는 신뢰성 평가 시 컷팅된 퓨즈 양단 사이에 요철부가 존재하게 되므로, 물리적 거리가 증가된다. 이에 따라, 컷팅된 퓨즈 패턴 양단에서 발생하는 구리 화합물에 의해 퓨즈 패턴 양단이 다시 연결되는 현상을 억제할 수 있다.

도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 퓨즈 형성 방법을 도시한 단면도들로서, 도 2a 및 도 2b의 X - X'에 따른 절단면을 나타낸다.

도 3a를 참조하면, 반도체 기판(미도시) 상부에 층간 절연막(100)을 형성한다. 그 다음, 층간 절연막(100) 상부에 다수의 리세스 형성하기 위한 마스크 패턴(105)을 형성한다. 이때, 마스크 패턴(105)은 라인 형태로 형성하는 것이 바람직하다.

도 3b 및 도 3c를 참조하면, 마스크 패턴(105)을 배리어로 반도체 기판(100)을 식각하여 리세스(107)를 형성한다. 여기서, 리세스(107)는 후속으로 진행되는 블로윙 공정 시 블로윙되는 최소 범위보다 작은 선폭을 가지도록 형성하는 것이 바람직하다.

다음에, 리세스(107)를 포함하는 층간 절연막(100) 상부에 금속층(110)을 형성한다. 그리고, 층간 절연막(100)이 노출될때까지 CMP 공정을 진행하여, 리세스(107) 내에 금속층(110)을 매립시킨다. 이때, 금속층(110)은 레이저 블로윙 공정 시 층간 절연막(100)인 산화막보다 쉽게 제거되는 물질로 형성하는 것이 바람직하다. 예컨대, 알루미늄, 구리 및 이들의 조합 중 선택된 어느 하나로 형성한다.

도 3d를 참조하면, 층간 절연막(100) 및 금속층(110) 상부에 절연층(115)을 형성한다. 여기서, 절연층(115)은 산화막 계열의 물질로 형성하며, 레이저 블로윙 공정 시 충분히 제거될 수 있도록 100 ~ 900nm의 두께로 형성하는 것이 바람직하다.

도 3e를 참조하면, 절연층(115) 상부에 퓨즈 물질층(미도시)을 형성한 후 패터닝하여 퓨즈 패턴(120)을 형성한다. 이때, 퓨즈 패턴(120)은 라인 형태로 형성하며, 리세스 영역(107)에 매립된 금속층(110)과 수직으로 교차하도록 형성한다. 또한, 퓨즈 패턴(120)은 구리로 형성하는 것이 바람직하다.

다음에, 퓨즈 블로윙 공정을 진행하여 해당 퓨즈 패턴(120)을 컷팅한다. 이때, 퓨즈 패턴(120)이 컷팅되면서 하부의 절연층(115) 및 금속층(110)도 동시에 제거된다. 이에 따라, 층간 절연막(110) 내에 형성되었던 다수의 리세스(107)가 노출된다. 즉, 컷팅된 퓨즈 패턴(120) 사이의 층간 절연막(100)은 요철 형태가 되어 컷팅된 퓨즈 패턴(120) 양단간의 물리적 거리가 멀어지게 된다.

따라서, 컷팅된 퓨즈 패턴(120) 양단에 전위차가 발생하여 구리 화합물이 발생되더라도 퓨즈 패턴(120) 양단간의 거리가 멀어졌기 때문에 컷팅된 퓨즈 패 턴(120) 양단이 쉽게 연결되지 않게 된다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 퓨즈 및 그 제조 방법을 도시한 단면도들.

도 2a 및 도 2b는 본 발명에 따른 반도체 소자의 퓨즈 및 그 제조 방법을 도시한 단면도들.

도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 퓨즈 및 그 제조 방법을 도시한 단면도들.

< 도면의 주요 부분에 대한 부호 설명 >

100 : 층간 절연막 107 : 리세스

110 : 금속층 115 : 절연층

120 : 퓨즈 패턴

Claims (13)

1. 반도체 기판을 식각하여 다수의 리세스 영역을 형성하는 단계;

   상기 리세스 영역에 금속층을 매립하는 단계;

   상기 반도체 기판 및 상기 금속층 상부에 퓨즈 패턴을 형성하는 단계; 및

   블로윙 공정으로 상기 퓨즈 패턴 및 상기 금속층을 제거하여 상기 리세스 영역이 노출되는 요철 형태의 반도체 기판을 형성하는 단계

   를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.

   제 1 항에 있어서,

   상기 리세스 영역은 블로윙부의 최소 범위보다 작은 선폭으로 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.

   제 1 항에 있어서,

   상기 금속층은 알루미늄, 구리 및 이들의 조합 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.

   제 1 항에 있어서,

   상기 반도체 기판 및 상기 금속층 상부에 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.

   제 4 항에 있어서,

   상기 절연층은 100 ~ 900nm의 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.

   제 1 항에 있어서,

   상기 퓨즈 패턴은 구리로 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.

   제 4 항에 있어서,

   상기 블로윙 공정 시 블로윙부의 상기 반도체 기판 및 상기 금속층 상부에 형성된 상기 절연층이 제거되는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
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