KR20110076244A - 반도체 소자의 퓨즈 및 그 제조 방법 - Google Patents

반도체 소자의 퓨즈 및 그 제조 방법 Download PDF

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Abstract

본 발명에 따른 반도체 소자 퓨즈 및 그 제조 방법은 퓨즈 라인 간의 측벽 거리를 증가시키는 퓨즈 오픈 영역을 형성함으로써, 리페어 공정 시 발생하는 퓨즈 잔여물에 의해 컷팅된 퓨즈 라인과 인접한 퓨즈 라인이 연결되는 현상을 방지하는 기술이다.
본 발명은 반도체 기판 상에 다수의 퓨즈 라인을 형성하는 단계와, 퓨즈 라인의 상부에 층간절연막 및 보호막을 형성하는 단계와, 보호막 및 층간 절연막을 순차적으로 식각하여 퓨즈 오픈 영역을 형성하는 단계와, 퓨즈 오픈 영역에 의해 노출된 퓨즈 라인을 컷팅하는 단계를 포함하되, 퓨즈 오픈 영역은 다수의 퓨즈 라인 사이에 다수의 요철부를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 퓨즈 및 그 제조 방법{FUSE OF SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자의 퓨즈 및 그 제조 방법에 관한 것이다. 특히, 퓨즈 오픈 영역 형성 방법에 관한 것이다.
메모리 장치 및 메모리 병합 로직(Memory Merged Logic, MML)과 같은 반도체 장치에는 데이터를 저장하기 위한 수많은 메모리 셀들이 포함된다. 그런데, 이중 하나의 메모리 셀이라도 불량이면, 그 반도체 장치는 불량이 되므로, 수율(yield)이 떨어진다. 그러나, 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(Yield) 측면에서 비효율적인 처리 방법이다. 따라서, 메모리 장치나 메모리를 포함하는 반도체 장치에서는 높은 수율(yield)을 확보하기 위해 리페어(repair) 기능이 요구된다. 반도체 장치에서의 리페어 방식은 주로 리던던시(redundancy) 메모리 셀을 이용하여 불량 메모리 셀을 대체하는 방식이다. 이 때 불량 메모리 셀을 리던던시 메모리 셀로 대체하기 위해 절단 가능한 퓨즈(fuse)가 사용된다. 그러므로, 반도체 장치에는 다수의 퓨즈들이 포함되며, 이 퓨즈들은 통상 레이저로 절단 가능한 퓨즈들이다. 그리고, 퓨즈들은 반도체 장치의 테스트 후에 테스트 결과에 따라 선별적으로 절단된다.
예비 셀을 이용한 리페어 방법은 통상 일정 셀 어레이마다 노멀 워드라인을 치환하기 위해 구비된 예비 워드라인과 노멀 비트라인을 치환하기 위해 구비된 예비 비트라인을 미리 설치하고, 특정 셀에 결함이 발생 시 셀을 포함하는 노멀 워드라인 또는 노멀 비트라인을 예비 워드라인 또는 예비 비트라인으로 치환해 주는 방식이다. 이를 위해 메모리 장치에는 웨이퍼 가공 완료 후 테스트를 통해 결함 셀을 골라내면 결함 셀에 해당하는 어드레스를 예비 셀의 어드레스로 바꾸어 주기 위한 회로가 구비되어 있다. 따라서, 실제 사용시에 결함 셀에 해당하는 어드레스 신호가 입력되면 결함 셀에 대응하여 대체된 예비 셀의 데이터가 액세스 되는 것이다.
전술한 리페어 방법으로 가장 널리 사용되는 방법이 레이저 빔으로 퓨즈를 태워 블로잉(blowing) 시킴으로써, 어드레스의 경로를 치환하는 것이다. 따라서, 통상적인 메모리 장치는 레이저를 퓨즈에 조사하여 블로잉 시킴으로써 어드레스 경로를 치환시킬 수 있는 퓨즈부를 구비하고 있다. 여기서, 레이저의 조사에 의해 끊어지는 배선을 퓨즈라 하고, 퓨즈와 그 주위를 둘러싸는 영역을 퓨즈 박스라 한다.
도 1은 종래 기술에 따른 반도체 소자의 퓨즈 구조를 도시한 평면도이다.
도 1을 참조하면, 하부 구조물이 구비된 반도체 기판(100) 상부에 다수의 퓨즈 라인(105)이 형성된다. 여기서, 퓨즈 라인(105)은 일정 간격 이격되어 구비된다. 이와 같이, 다수의 퓨즈 라인(105)을 포함하는 영역을 퓨즈 박스라고 한다.
그리고, 퓨즈 라인(105)을 포함하는 반도체 기판(100) 상부에 층간 절연막(미도시) 및 보호막(103)을 형성한다. 여기서, 층간 절연막(미도시)은 산화막으로 형성하며, 보호막(103)은 PIQ(Polymide Isoindro Quirazorindione)막으로 형성한다.
그 다음, 리페어 마스크를 이용한 사진 식각 공정으로 보호막(103) 및 층간 절연막(미도시)을 순차적으로 식각하여 퓨즈 라인(105)을 오픈시키는 퓨즈 오픈 영역(110)을 형성한다. 여기서, 퓨즈 오픈 영역(110)은 퓨즈 라인(105)들의 중앙부를 오픈시키는 사각형태로 형성된다.
다음으로, 퓨즈 라인(105)을 컷팅하는 리페어 공정을 진행한다. 이때, 컷팅되는 퓨즈 라인(105)의 잔유물로 인해 컷팅된 퓨즈 라인(105)과 인접한 퓨즈 라인(105)이 서로 연결되는 불량('A' 참조.)이 발생한다.
상술한 종래 기술에서 해당 퓨즈가 컷팅될 때 'A'와 같이 잔유물(residue)이 남아 인접한 퓨즈와 브릿지(bridge)가 발생되어 불량 라인에 해당하는 어드레스 신호가 리페어되지 못해 불량이 유발되는 문제점이 있다.
본 발명은 퓨즈 오픈 영역의 형태를 변형시켜 퓨즈 컷팅 시 발생되는 퓨즈 불량을 해결하고자 한다.
본 발명에 따른 반도체 소자의 퓨즈 제조 방법은 반도체 기판 상에 다수의 퓨즈 라인을 형성하는 단계와, 상기 퓨즈 라인의 상부에 층간절연막 및 보호막을 형성하는 단계와, 상기 보호막 및 층간 절연막을 순차적으로 식각하여 요철부를 포함하는 퓨즈 오픈 영역을 형성하는 단계와, 상기 퓨즈 오픈 영역에 의해 노출된 퓨즈 라인을 컷팅하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는 다수의 퓨즈 라인은 서로 이격되어 형성되며, 층간 절연막은 산화막으로 형성하며, 보호막은 PIQ(Polymide Isoindro Quirazorindione)으로 형성한다.
그리고, 퓨즈 오픈 영역의 상기 퓨즈 라인 상부에 상기 층간 절연막이 잔류되도록 하며, 퓨즈 오픈 영역은 상기 퓨즈 라인의 중앙부가 오픈되도록 형성한다. 그리고, 요철부는 상기 퓨즈 라인들 사이에 형성되는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 소자의 퓨즈는 반도체 기판 상에 구비된 다수의 퓨즈 라인과, 퓨즈 라인을 오픈시키는 퓨즈 오픈 영역을 포함하되, 상기 퓨즈 오픈 영역은 요철부를 포함한 형태인 것을 특징으로 하며,
바람직하게는 퓨즈 라인들은 서로 이격되어 배열되며, 퓨즈 오픈 영역은 상 기 퓨즈 라인들의 중앙부를 오픈시키며, 요철부는 상기 퓨즈 라인들 사이에 형성되는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 퓨즈 및 그 제조 방법은 퓨즈 간의 측벽 거리를 증가시켜 레이저 컷팅 공정 시 발생하는 퓨즈 잔여물에 의해 컷팅된 퓨즈와 인접한 퓨즈가 연결되는 현상을 방지할 수 있다.
또한, 퓨즈 박스의 크기는 유지하면서, 퓨즈 간의 거리만 증가시켜 반도체 소자가 커지는 문제를 해결할 수 있다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2는 본 발명에 따른 반도체 소자 퓨즈를 도시한 평면도이다.
도 2를 참조하면, 하부 구조물이 구비된 반도체 기판(200) 상부에 다수의 퓨즈 라인(205)이 형성된다. 여기서, 퓨즈 라인(205)은 일정 간격 이격되어 구비된다. 이와 같이, 다수의 퓨즈 라인(205)을 포함하는 영역을 퓨즈 박스라고 한다.
그리고, 상술한 퓨즈 박스 내측으로 퓨즈 라인(205)을 오픈시키는 퓨즈 오픈 영역(210)이 형성된다. 퓨즈 오픈 영역(210)은 퓨즈 라인(205)을 포함하는 반도체 기판(200) 상부에 층간 절연막(미도시) 및 보호막(203)을 형성하고, 이들을 순차적으로 식각하여 형성된다.
여기서, 퓨즈 오픈 영역(210)은 'B'와 같은 요철부를 포함한다. 요철부는 퓨 즈 라인(205)들 사이의 영역에 형성되어 컷팅되는 퓨즈 라인과 인접한 퓨즈 라인 사이의 측벽 거리를 증가시킨다.
상술한 바와 같이 퓨즈 라인들 사이의 측벽 거리가 증가된 퓨즈 오픈 영역을 형성함으로써, 후속 으로 퓨즈 라인을 컷팅하는 리페어 공정 시 퓨즈의 잔유물로 인해 컷팅된 퓨즈와 인접한 퓨즈가 서로 연결되는 불량을 방지할 수 있다.
도시되지는 않았으나, 상술한 도 2를 참조하여 본 발명에 따른 반도체 소자의 퓨즈 제조 방법을 설명하면 다음과 같다.
먼저, 하부 구조물이 구비된 반도체 기판(200) 상부에 다수의 퓨즈 라인(205)을 형성한다. 이때, 퓨즈 라인(205)은 별도의 공정을 통해 형성하지 않고 금속배선을 형성하는 과정에서 금속배선의 일부를 퓨즈부로 연장하여 형성한다. 최근에는 기존의 알루미늄(Al) 또는 텅스텐(W)에 비하여 비저항이 낮아 신호전달 속도를 증가시킬 수 있는 구리(Cu)를 사용하여 금속배선을 형성함에 따라 퓨즈 역시 구리배선으로 형성하고 있다.
다음으로, 퓨즈 라인(205)을 포함하는 반도체 기판(200) 상부에 층간 절연막(미도시) 및 보호막(203)을 형성한다. 여기서, 층간 절연막(미도시)은 산화막으로 형성하며, 보호막(203)은 PIQ(Polymide Isoindro Quirazorindione)막으로 형성한다.
그 다음, 리페어 마스크를 이용한 사진 식각 공정으로 보호막(미도시) 및 층간 절연막(미도시)을 순차적으로 식각하여 퓨즈 라인(205)을 오픈시키는 퓨즈 오픈 영역(210)을 형성한다. 이때, 층간 절연막(미도시)은 퓨즈 라인(205) 상부에 일정 두께 잔류되도록 하는 것이 바람직하다.
그리고, 퓨즈 오픈 영역(210)은 퓨즈 라인(205)들의 중앙부를 오픈시키며, 'B'와 같은 요철부를 포함한 형태로 형성한다. 요철부는 퓨즈 라인(205)들 사이의 영역에 형성되어 컷팅되는 퓨즈 라인과 인접한 퓨즈 라인 사이의 측벽 거리를 증가시킨다.
다음에, 퓨즈 오픈 영역(210)에 의해 오픈된 해당 퓨즈 라인(205)을 컷팅하는 리페어 공정을 진행한다. 이때, 퓨즈 라인(205)들 사이의 측벽 거리가 증가하였기 때문에, 컷팅되는 퓨즈 라인(205)에서 발생되는 잔유물로 인해 인접한 퓨즈 라인(205)과 연결되는 현상을 방지할 수 있다.
또한, 퓨즈 박스의 크기는 유지할 수 있어 소자의 크기가 증가되는 것을 방지할 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 종래 기술에 따른 반도체 소자의 퓨즈를 도시한 평면도.
도 2는 본 발명에 따른 반도체 소자의 퓨즈를 도시한 평면도.
< 도면의 주요 부분에 대한 부호 설명 >
200 : 반도체 기판 205 : 퓨즈 라인
210 : 퓨즈 오픈 영역

Claims (9)

  1. 반도체 기판 상에 다수의 퓨즈 라인을 형성하는 단계;
    상기 퓨즈 라인의 상부에 층간절연막 및 보호막을 형성하는 단계;
    상기 보호막 및 층간 절연막을 순차적으로 식각하여 퓨즈 오픈 영역을 형성하는 단계; 및
    상기 퓨즈 오픈 영역에 의해 노출된 퓨즈 라인을 컷팅하는 단계를 포함하되, 상기 퓨즈 오픈 영역은 상기 다수의 퓨즈 라인 사이에 다수의 요철부를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 제조 방법.
  2. 제 1 항에 있어서,
    상기 다수의 퓨즈 라인은 서로 이격되어 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 층간 절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 보호막은 PIQ(Polymide Isoindro Quirazorindione)인 것을 특징으로 하 는 반도체 소자의 퓨즈 제조 방법.
  5. 제 1 항에 있어서,
    상기 퓨즈 오픈 영역의 상기 퓨즈 라인 상부에 상기 층간 절연막이 잔류하는 것을 특징으로 하는 반도체 소자의 퓨즈 제조 방법.
  6. 제 1 항에 있어서,
    상기 퓨즈 오픈 영역은 상기 퓨즈 라인의 중앙부가 오픈되도록 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈 제조 방법.
  7. 반도체 기판 상에 구비된 다수의 퓨즈 라인;
    상기 퓨즈 라인을 오픈시키는 퓨즈 오픈 영역을 포함하되, 상기 퓨즈 오픈 영역은 상기 다수의 퓨즈 라인들 사이에 요철부를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈.
  8. 제 7 항에 있어서,
    상기 퓨즈 라인들은 서로 이격되어 배열된 것을 특징으로 하는 반도체 소자의 퓨즈.
  9. 제 7 항에 있어서,
    상기 퓨즈 오픈 영역은 상기 퓨즈 라인들의 중앙부를 오픈시키는 것을 특징으로 하는 반도체 소자의 퓨즈.
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