KR20140007191A - 반도체 소자의 퓨즈 및 그 형성 방법 - Google Patents

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Abstract

본 발명의 반도체 소자의 퓨즈는 반도체 기판 상부에 구비되는 제 1 금속 배선 및 상기 제 1 금속 배선과 이격되는 제 2 금속 배선 및 상기 제 1 금속 배선 및 상기 제 2 금속 배선과 연결되는 금속 콘택으로 이루어진 콘택퓨즈를 포함하되, 상기 콘택퓨즈의 상부는 오버랩되고 하부는 각각 이격됨으로써, 퓨즈의 산화, 퓨즈의 이동을 근본적으로 방지할 수 있으며 종래의 금속 콘택을 형성하는 공정을 그대로 이용함으로써 양산에 용이하게 적용할 수 있다. 또한, 퓨즈의 면적이 감소되기 때문에 비용 절감도 용이하다.

Description

반도체 소자의 퓨즈 및 그 형성 방법{Fuse of semiconductor device and method for forming the same}
본 발명은 반도체 소자의 퓨즈 및 그 형성 방법에 관한 것으로, 보다 자세하게는 금속 콘택을 이용한 반도체 소자의 퓨즈 및 그 형성 방법에 관한 것이다.
메모리 장치 및 메모리 병합 로직(Memory Merged Logic, MML)과 같은 반도체 장치에는 데이터를 저장하기 위한 수많은 메모리 셀들이 포함된다. 그런데, 이중 하나의 메모리 셀이라도 불량이면, 그 반도체 장치는 불량이 되므로, 수율(yield)이 떨어진다. 그러나, 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(Yield) 측면에서 비효율적인 처리 방법이다. 따라서, 메모리 장치나 메모리를 포함하는 반도체 장치에서는 높은 수율(yield)을 확보하기 위해 리페어(repair) 기능이 요구된다. 반도체 장치에서의 리페어 방식은 주로 리던던시(redundancy) 메모리 셀을 이용하여 불량 메모리 셀을 대체하는 방식이다. 이 때 불량 메모리 셀을 리던던시 메모리 셀로 대체하기 위해 절단 가능한 퓨즈(fuse)가 사용된다. 그러므로, 반도체 장치에는 다수의 퓨즈들이 포함되며, 이 퓨즈들은 통상 레이저로 절단 가능한 퓨즈들이다. 그리고, 퓨즈들은 반도체 장치의 테스트 후에 테스트 결과에 따라 선별적으로 절단된다.
예비 셀을 이용한 리페어 방법은 통상 일정 셀 어레이마다 노멀 워드라인을 치환하기 위해 구비된 예비 워드라인과 노멀 비트라인을 치환하기 위해 구비된 예비 비트라인을 미리 설치하고, 특정 셀에 결함이 발생 시 셀을 포함하는 노멀 워드라인 또는 노멀 비트라인을 예비 워드라인 또는 예비 비트라인으로 치환해 주는 방식이다. 이를 위해 메모리 장치에는 웨이퍼 가공 완료 후 테스트를 통해 결함 셀을 골라내면 결함 셀에 해당하는 어드레스를 예비 셀의 어드레스로 바꾸어 주기 위한 회로가 구비되어 있다. 따라서, 실제 사용시에 결함 셀에 해당하는 어드레스 신호가 입력되면 결함 셀에 대응하여 대체된 예비 셀의 데이터가 액세스 되는 것이다.
전술한 리페어 방법으로 가장 널리 사용되는 방법이 레이저 빔으로 퓨즈를 태워 블로잉(blowing) 시킴으로써, 어드레스의 경로를 치환하는 것이다. 따라서, 통상적인 메모리 장치는 레이저를 퓨즈에 조사하여 블로윙 시킴으로써 어드레스 경로를 치환시킬 수 있는 퓨즈부를 구비하고 있다. 여기서, 레이저의 조사에 의해 끊어지는 배선을 퓨즈라 하고, 퓨즈와 그 주위를 둘러싸는 영역을 퓨즈 박스라 한다.
종래의 퓨즈는 라인타입의 금속배선에 형성되는 경우가 일반적인데, 알루미늄 배어 퓨즈의 경우 산화에 의한 단선 불량이 많이 발생되는 문제가 있으며, 다마신 공정을 이용하여 형성된 구리 퓨즈의 경우 퓨즈 컷팅 이후 신뢰성 환경에서 쉽게 이동하는 문제가 발생하여 불량을 야기시킨다.
또한, 라인타입의 금속배선으로 퓨즈가 형성되는 경우 반도체 내의 퓨즈가 차지하는 면적이 증가되므로 이를 줄이기 위한 방안도 제안되고 있지만, 이럴 경우에는 퓨즈 컷팅 시 인접한 퓨즈들에까지 손실이 발생되기 때문에 불량의 유발이 불가피하다. 따라서, 라인타입의 금속배선으로 퓨즈의 면적을 줄이는데는 한계가 있다.
본 발명은 라인타입의 금속배선으로 퓨즈를 형성하는 경우 퓨즈의 면적을 감소시키기 어려운 문제, 금속배선이 산화되어 손실되는 문제, 퓨즈 컷팅 후 금속배선이 이동함에 따라 반도체 소자의 신뢰성이 저하되는 문제를 해결하고자 한다.
본 발명의 반도체 소자의 퓨즈는 반도체 기판 상부에 구비되는 제 1 금속 배선 및 상기 제 1 금속 배선과 이격되는 제 2 금속 배선 및 상기 제 1 금속 배선 및 상기 제 2 금속 배선과 연결되는 금속 콘택으로 이루어진 콘택퓨즈를 포함하되, 상기 콘택퓨즈의 상부는 오버랩되고 하부는 각각 이격된 것을 특징으로 한다.
그리고, 상기 금속 콘택은 적어도 두 개 이상인 것을 특징으로 한다.
그리고, 상기 금속 콘택은 평면도 상에서 역삼각형 배열로 오버랩되는 것을 특징으로 한다.
그리고, 상기 금속 콘택은 W, Ti, TiN, Cu, Ta, TaN, Si 또는 Co 의 물질로 형성되는 것을 특징으로 한다.
그리고, 상기 콘택퓨즈는 일렬로 이격되어 배열되는 것을 특징으로 한다.
그리고, 상기 콘택퓨즈는 지그재그로 이격되어 배열되는 것을 특징으로 한다.
그리고, 상기 제 1 금속 배선에는 상기 콘택퓨즈 동작에 요구되는 전압이 인가되는 것을 특징으로 한다.
그리고, 상기 제 2 금속배선은 식각정지막인 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 퓨즈 형성 방법은 반도체 기판 상부에 제 1 금속 배선 및 상기 제 1 금속 배선과 이격되는 제 2 금속 배선을 형성하는 단계와, 상기 제 1 금속 배선 및 상기 제 2 금속 배선을 포함하는 상기 반도체 기판 상부에 층간절연막을 형성하는 단계와, 상기 층간절연막을 관통하고 상기 제 1 금속 배선 및 상기 제 2 금속 배선과 연결되는 금속 콘택홀을 형성하는 단계 및 상기 금속 콘택홀에 금속 물질을 매립하여 금속 콘택으로 이루어진 콘택퓨즈를 형성하는 단계를 포함하되, 상기 콘택퓨즈의 상부는 오버랩되고 하부는 각각 이격된 것을 특징으로 한다.
그리고, 상기 금속 콘택은 적어도 두 개 이상인 것을 특징으로 한다.
그리고, 상기 금속 콘택은 평면도 상에서 역삼각형 배열로 오버랩되는 것을 특징으로 한다.
그리고, 상기 금속물질은 W, Ti, TiN, Cu, Ta, TaN, Si 또는 Co 를 포함하는 것을 특징으로 한다.
그리고, 상기 콘택퓨즈는 일렬로 이격되어 배열되는 것을 특징으로 한다.
그리고, 상기 콘택퓨즈는 지그재그로 이격되어 배열되는 것을 특징으로 한다.
그리고, 상기 제 1 금속 배선에는 상기 콘택퓨즈 동작에 요구되는 전압이 인가되는 것을 특징으로 한다.
그리고, 상기 제 2 금속배선은 식각정지막인 것을 특징으로 한다.
그리고, 상기 콘택퓨즈를 형성하는 단계 이후, 상기 층간절연막 상부에 절연막을 형성하는 단계와, 상기 콘택퓨즈가 노출되도록 상기 절연막을 식각하여 퓨즈 오픈영역을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 층간절연막 상부에 절연막을 형성하는 단계 이전 상기 층간절연막 상부에 절연막 패턴을 형성하는 단계와, 상기 절연막 패턴 상부에 다마 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 퓨즈 오픈영역을 형성하는 단계 이후 상기 콘택퓨즈에 레이저를 인가하여 블로잉하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 블로잉하는 단계는 상기 콘택퓨즈의 상부가 제거되고, 상기 제거된 콘택퓨즈의 사이에 구비되는 층간절연막은 남아 장벽을 형성하는 것을 특징으로 한다.
본 발명은 금속 콘택으로 퓨즈를 형성함으로써 퓨즈의 산화, 퓨즈의 이동을 근본적으로 방지할 수 있으며 종래의 금속 콘택을 형성하는 공정을 그대로 이용함으로써 양산에 용이하게 적용할 수 있다. 또한, 퓨즈의 면적이 감소되기 때문에 비용 절감도 용이하다.
도 1a는 본 발명에 따른 반도체 소자의 퓨즈의 평면도.
도 1b는 본 발명에 따른 반도체 소자의 퓨즈를 도 1a의 x-x'를 따라 자른 단면도.
도 2a는 블로잉 후의 본 발명에 따른 반도체 소자의 퓨즈 평면도.
도 2b는 블로잉 후의 본 발명에 따른 반도체 소자의 퓨즈를 도 2a의 x-x'를 따라 자른 단면도.
도 3a는 본 발명의 다른 실시예에 따른 반도체 소자의 퓨즈 평면도.
도 3b는 블로잉 후의 본 발명의 다른 실시예에 따른 반도체 소자의 퓨즈 평면도.
도 4a 내지 도 4c는 본 발명의 제 1 실시예에 따른 반도체 소자의 퓨즈 형성 방법을 나타낸 단면도.
도 5a 내지 도 5c는 본 발명의 제 2 실시예에 반도체 소자의 퓨즈 형성 방법을 나타낸 단면도.
이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1a는 본 발명에 따른 반도체 소자의 퓨즈의 평면도이고, 도 1b는 본 발명에 따른 반도체 소자의 퓨즈를 도 1a의 x-x'를 따라 자른 단면도이다.
도 1a에 도시된 바와 같이, 콘택퓨즈(106)는 금속 콘택을 포함하며 콘택퓨즈(106)는 평면도 상에서 역삼각형 배열로 오버랩되는 세 개의 금속 콘택을 포함한다. 그리고, 서로 이웃하는 콘택퓨즈(106)는 일렬로 이격되어 배열될 수 있다.
일반적으로 퓨즈에 블로잉 시 인가되는 레이저 스팟이 원형이기 때문에 본 발명과 같은 역삼각형의 배열을 갖는 금속콘택은 레이저 스팟 내 용이하게 들어갈 수 있어 블로잉을 더욱 용이하게 한다. 본 발명에 따라 퓨즈에 인가되는 레이저 스팟(spot)은 'A'와 같은 크기를 갖는 것이 바람직하다. 본 발명에 따른 콘택퓨즈는 역삼각형 배열을 갖는 금속 콘택을 포함하기 때문에 작은 레이저 스팟 크기로도 용이하게 블로잉될 수 있다. 하지만 반드시 역삼각형 배열에 한정되는 것은 아니고 적어도 두개 이상의 금속 콘택이 오버랩되도록 구비되는 것이면 다른 배열도 가능하다. 한편, 금속 콘택에는 W, Ti, TiN, Cu, Ta, TaN, Si 또는 Co 등의 물질들이 적용될 수 있다.
도 1b에 도시된 바와 같이, 반도체 기판(100) 상에 구비된 제 1 금속 배선(102) 및 제 2 금속배선(103) 상부에 구비되는 층간절연막(104)과, 제 1 금속 배선(102) 및 제 2 금속배선(103) 상부에 연결되고 층간절연막(104)을 관통하는 콘택퓨즈(106)를 포함한다. 콘택퓨즈(106) 및 층간절연막(104) 상부에는 콘택퓨즈(106)의 산화를 방지하는 절연막(108)이 더 형성될 수 있다.
이때, 콘택퓨즈(106)는 상부가 오버랩되어 연결되며, 하부는 제 1 금속 배선(102) 및 제 2 금속 배선(103)에 연결되어 이격되는 금속 콘택을 포함하는 것이 바람직하다.
보다 자세하게는 양단부에 구비되는 금속 콘택은 제 1 금속 배선(102)과 연결되고, 제 1 금속 배선(102)에 인가된 전압에 의해 퓨즈로 동작할 수 있다. 또한, 양단부의 금속 콘택을 연결하며 중앙에 구비되는 금속 콘택은 제 2 금속 배선(103)과 연결되는데, 제 2 금속 배선(103)은 금속 콘택이 그 하부에 까지 연결되지 않도록 하는 식각정지막으로 활용된다.
본 실시예에서는 콘택퓨즈(106)가 세 개의 금속 콘택을 포함하도록 도시되어 있지만 이에 한정되는 것은 아니고 상부가 오버랩되어 연결되는 구성이고, 하부가 이격되는 구성이라면 변경 가능하다.
도 2a는 블로잉 후의 본 발명에 따른 반도체 소자의 퓨즈 평면도이고, 도 2b는 블로잉 후의 본 발명에 따른 반도체 소자의 퓨즈를 도 2a의 x-x'를 따라 자른 단면도이다.
도 2a에 도시된 바와 같이, 콘택퓨즈(106)에 레이저를 인가하여 블로잉 영역(110)을 형성한다. 이때, 콘택퓨즈(106)는 역삼각형 배열을 갖는 금속 콘택을 포함하므로 작은 스팟 사이즈로 용이하게 제거될 수 있다. 따라서, 서로 이웃한 콘택퓨즈(106)에 영향을 주지 않고 제거하고자 하는 퓨즈만 용이하게 제거할 수 있는 잇점이 있다.
도 2b에 도시된 바와 같이, 콘택퓨즈(106)에 레이져를 인가하여 블로잉 영역(110)을 형성하여 콘택퓨즈(106)를 제거한다. 이때, 블로잉 영역(110) 내부에는 콘택퓨즈(106)만이 제거되고 그 사이에 매립된 층간절연막(104)은 제거되지 않고 장벽(B)을 만든다. 이때, 장벽(B)은 후속 공정에서도 콘택퓨즈(106)가 서로 연결되는 것을 방지하며 퓨즈의 신뢰성을 향상시킨다.
도 3a는 본 발명의 다른 실시예에 따른 반도체 소자의 퓨즈 평면도이고, 도 3b는 블로잉 후의 본 발명의 다른 실시예에 따른 반도체 소자의 퓨즈 평면도이다.
도 3a에 도시된 바와 같이, 본 발명에 따른 콘택퓨즈(106)는 서로 지그재그로 이격되어 배열될 수 있다. 이때, 콘택퓨즈(106)는 금속 콘택을 포함하며 보다 자세하게는 콘택퓨즈(106)는 평면도 상에서 역삼각형 배열로 오버랩되는 세 개의 금속 콘택을 포함한다.
일반적으로 퓨즈에 블로잉 시 인가되는 레이저 스팟이 원형이기 때문에 본 발명과 같은 역삼각형의 배열을 갖는 퓨즈는 레이저 스팟 내 용이하게 들어갈 수 있어 블로잉을 더욱 용이하게 한다. 본 발명에 따라 퓨즈에 인가되는 레이저 스팟(spot)은 'A'와 같은 크기를 갖는 것이 바람직하다. 본 발명에 따른 퓨즈는 역삼각형 배열을 갖기 때문에 작은 레이저 스팟 크기로도 용이하게 블로잉될 수 있다. 하지만 반드시 역삼각형 배열에 한정되는 것은 아니고 금속 콘택이 오버랩되도록 구비되는 것이면 다른 배열도 가능하다.
도 3b에 도시된 바와 같이, 콘택퓨즈(106)에 레이저를 인가하여 블로잉 영역(110)을 형성한다. 이때, 콘택퓨즈(106)는 지그재그로 이격되어 배열되기 때문에 레이저 인가 시 이웃하는 콘택퓨즈(106)에까지 손실이 전달되는 확률이 감소하여 불량의 유발을 방지한다.
도 4a 내지 도 4c는 본 발명의 제 1 실시예에 따른 반도체 소자의 퓨즈 형성 방법을 나타낸 단면도이다.
도 4a에 도시된 바와 같이, 반도체 기판(200) 상에 제 1 금속 배선(202)과 제 2 금속 배선(203)을 형성한다. 이때, 제 1 금속 배선(202)과 제 2 금속 배선(203)은 이격되어 형성되며, 제 1 금속 배선(202)에는 퓨즈 동작에 요구되는 전압(Vss 또는 Vdd)이 인가될 수 있으며, 제 2 금속 배선(203)은 상부에 형성되는 금속 콘택이 하부로 연장되지 않도록 식각정지막으로 활용된다.
이어서, 제 1 금속 배선(202) 및 제 2 금속 배선(203)을 포함하는 반도체 기판(200) 상부에 층간절연막(204)을 형성한다. 그 다음, 제 1 금속 배선(202) 및 제 2 금속 배선(203)이 노출되도록 층간절연막(204)을 식각하여 다수의 금속 콘택홀을 형성한다. 이때, 금속 콘택홀은 적어도 두 개 이상인 것이 바람직하고, 금속 콘택홀의 저부는 제 1 금속 배선(202)과 제 2 금속 배선(203)과 연결되어 각각 이격되고, 상부는 연결되는 것이 바람직하다.
이어서, 금속 콘택홀에 금속물질을 매립하여 콘택퓨즈(206)를 형성한다. 콘택퓨즈(206)는 적어도 두 개 이상의 금속 콘택을 포함하되, 상부는 오버랩되고 하부는 각각 이격된 형상인 것이 바람직하다. 보다 자세하게는 콘택퓨즈(206)는 평면도 상에서 역삼각형 배열로 오버랩되는 세 개의 금속 콘택을 포함한다. 도시되지는 않았지만 도 1a 또는 도 3a를 참조하여 본 발명에 따른 콘택퓨즈(206)는 일렬로 이격되어 배열되거나 지그재그로 이격되어 배열될 수 있다. 한편, 금속물질은 W, Ti, TiN, Cu, Ta, TaN, Si 또는 Co 등의 물질들을 포함할 수 있다.
도 4b에 도시된 바와 같이, 콘택퓨즈(206) 상부에 절연막(208)을 형성한다. 이때, 도시하지는 않았지만 금속 콘택이 형성된 이후 금속 콘택의 상부 레이어에는 금속 배선을 형성하기 위한 추가 구성이 더 포함될 수 있다.
도 4c에 도시된 바와 같이, 콘택퓨즈(206)가 노출되도록 절연막(208)을 식각하여 퓨즈 오픈영역(210)을 형성한다. 도시되지는 않았지만 이후 퓨즈 오픈영역(210)에 레이저가 인가되어 콘택퓨즈(206)를 블로잉하는 공정이 더 포함될 수 있다.
도 5a 내지 도 5c는 본 발명에 따른 반도체 소자의 퓨즈 형성 방법을 나타낸 단면도이다.
도 5a에 도시된 바와 같이, 반도체 기판(250) 상에 제 1 금속 배선(252)와 제 2 금속 배선(253)을 형성한다. 이때, 제 1 금속 배선(252)과 제 2 금속 배선(253)은 이격되어 형성되며, 제 1 금속 배선(252)에는 퓨즈 동작에 요구되는 전압(Vss 또는 Vdd)가 인가될 수 있으며, 제 2 금속 배선(253)은 상부에 형성되는 금속 콘택이 하부로 연장되지 않도록 식각정지막으로 활용된다.
이어서, 제 1 금속 배선(252) 및 제 2 금속 배선(253)을 포함하는 반도체 기판(250) 상부에 층간절연막(254)을 형성한다. 그 다음, 제 1 금속 배선(202) 및 제 2 금속 배선(253)이 노출되도록 층간절연막(254)을 식각하여 다수의 금속 콘택홀을 형성한다. 이때, 금속 콘택홀은 적어도 두 개 이상인 것이 바람직하고, 금속 콘택홀의 저부는 제 1 금속 배선(252)과 제 2 금속 배선(253)과 연결되어 각각 이격되고, 상부는 연결되는 것이 바람직하다.
이어서, 금속 콘택홀에 금속물질을 매립하여 콘택퓨즈(256)를 형성한다. 콘택퓨즈(256)는 적어도 두 개 이상의 금속 콘택을 포함하되, 상부는 오버랩되고 하부는 각각 이격된 형상인 것이 바람직하다. 보다 자세하게는 콘택퓨즈(256)는 평면도 상에서 역삼각형 배열로 오버랩되는 세 개의 금속 콘택을 포함한다. 도시되지는 않았지만 도 1a 또는 도 3a를 참조하여 본 발명에 따른 콘택퓨즈(256)는 일렬로 이격되어 배열되거나 지그재그로 이격되어 배열될 수 있다.
도 5b에 도시된 바와 같이, 퓨즈 상부에 절연막 패턴(258)을 형성한다. 절연막 패턴(258)은 금속 콘택 상부 레이어에 구비되는 금속 배선(미도시)의 절연을 위한 수단으로 형성될 수 있다. 이어서, 다마신(damascene) 절연막(260)을 형성하고 그 상부에 절연막(262)을 형성한다. 이때, 다마신 절연막(260)은 질화막을 포함한다.
도 5c에 도시된 바와 같이, 절연막(262)을 식각하여 퓨즈 오픈영역(264)을 형성한다. 도시되지는 않았지만 이후 퓨즈 오픈영역(264)에 레이저가 인가되어 퓨즈(256)를 블로잉하는 공정이 더 포함될 수 있다.
본 발명에 따른 반도체 소자의 콘택퓨즈는 적어도 두 개 이상의 금속 콘택을 포함하되, 상부는 오버랩되고 하부는 각각 이격된 형상을 갖는다. 콘택퓨즈는 하부와 연결되는 금속 배선에 의해 퓨즈 동작에 요구되는 전압을 인가받아 동작할 수 있으며, 또한 레이저 인가 시 퓨즈 콘택 내부가 블로잉되고 그 측벽에 층간절연막은 남아있게 되어 퓨즈의 이동을 방지할 수 있다. 또한, 퓨즈는 그 상부가 역삼각형의 배열로 오버랩되도록 형성됨으로써 작은 레이저 스팟 사이즈로도 용이하게 컷팅될 수 있어 이웃하는 퓨즈에 손실의 유발을 방지할 수 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.

Claims (20)

  1. 반도체 기판 상부에 구비되는 제 1 금속 배선 및 상기 제 1 금속 배선과 이격되는 제 2 금속 배선; 및
    상기 제 1 금속 배선 및 상기 제 2 금속 배선과 연결되는 금속 콘택으로 이루어진 콘택퓨즈를 포함하되,
    상기 콘택퓨즈의 상부는 오버랩되고 하부는 각각 이격된 것을 특징으로 하는 반도체 소자의 퓨즈.
  2. 청구항 1에 있어서,
    상기 금속 콘택은 적어도 두 개 이상인 것을 특징으로 하는 반도체 소자의 퓨즈.
  3. 청구항 1에 있어서,
    상기 금속 콘택은 평면도 상에서 역삼각형 배열로 오버랩되는 것을 특징으로 하는 반도체 소자의 퓨즈.
  4. 청구항 1에 있어서,
    상기 금속 콘택은 W, Ti, TiN, Cu, Ta, TaN, Si 또는 Co 의 물질로 형성되는 것을 특징으로 하는 반도체 소자의 퓨즈.
  5. 청구항 1에 있어서,
    상기 콘택퓨즈는 일렬로 이격되어 배열되는 것을 특징으로 하는 반도체 소자의 퓨즈.
  6. 청구항 1에 있어서,
    상기 콘택퓨즈는 지그재그로 이격되어 배열되는 것을 특징으로 하는 반도체 소자의 퓨즈.
  7. 청구항 1에 있어서,
    상기 제 1 금속 배선에는 상기 콘택퓨즈 동작에 요구되는 전압이 인가되는 것을 특징으로 하는 반도체 소자의 퓨즈.
  8. 청구항 1에 있어서,
    상기 제 2 금속배선은 식각정지막인 것을 특징으로 하는 반도체 소자의 퓨즈.
  9. 반도체 기판 상부에 제 1 금속 배선 및 상기 제 1 금속 배선과 이격되는 제 2 금속 배선을 형성하는 단계;
    상기 제 1 금속 배선 및 상기 제 2 금속 배선을 포함하는 상기 반도체 기판 상부에 층간절연막을 형성하는 단계;
    상기 층간절연막을 관통하고 상기 제 1 금속 배선 및 상기 제 2 금속 배선과 연결되는 금속 콘택홀을 형성하는 단계; 및
    상기 금속 콘택홀에 금속 물질을 매립하여 금속 콘택으로 이루어진 콘택퓨즈를 형성하는 단계를 포함하되,
    상기 콘택퓨즈의 상부는 오버랩되고 하부는 각각 이격된 것을 특징으로 하는 반도체 소자의 형성 방법.
  10. 청구항 9에 있어서,
    상기 금속 콘택은 적어도 두 개 이상인 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  11. 청구항 9에 있어서,
    상기 금속 콘택은 평면도 상에서 역삼각형 배열로 오버랩되는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  12. 청구항 9에 있어서,
    상기 금속물질은 W, Ti, TiN, Cu, Ta, TaN, Si 또는 Co 를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  13. 청구항 9에 있어서,
    상기 콘택퓨즈는 일렬로 이격되어 배열되는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  14. 청구항 9에 있어서,
    상기 콘택퓨즈는 지그재그로 이격되어 배열되는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  15. 청구항 9에 있어서,
    상기 제 1 금속 배선에는 상기 콘택퓨즈 동작에 요구되는 전압이 인가되는 것을 특징으로 하는 반도체 소자의 퓨즈 방법.
  16. 청구항 9에 있어서,
    상기 제 2 금속배선은 식각정지막인 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  17. 청구항 9에 있어서,
    상기 콘택퓨즈를 형성하는 단계 이후
    상기 층간절연막 상부에 절연막을 형성하는 단계; 및
    상기 콘택퓨즈가 노출되도록 상기 절연막을 식각하여 퓨즈 오픈영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  18. 청구항 17에 있어서,
    상기 층간절연막 상부에 절연막을 형성하는 단계 이전
    상기 층간절연막 상부에 절연막 패턴을 형성하는 단계; 및
    상기 절연막 패턴 상부에 다마 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  19. 청구항 17에 있어서,
    상기 퓨즈 오픈영역을 형성하는 단계 이후
    상기 콘택퓨즈에 레이저를 인가하여 블로잉하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  20. 청구항 19에 있어서,
    상기 블로잉하는 단계는
    상기 콘택퓨즈의 상부가 제거되고, 상기 제거된 콘택퓨즈의 사이에 구비되는 층간절연막은 남아 장벽을 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
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