KR20130006921A - 반도체 소자의 퓨즈 및 그 형성 방법 - Google Patents

반도체 소자의 퓨즈 및 그 형성 방법 Download PDF

Info

Publication number
KR20130006921A
KR20130006921A KR1020110062295A KR20110062295A KR20130006921A KR 20130006921 A KR20130006921 A KR 20130006921A KR 1020110062295 A KR1020110062295 A KR 1020110062295A KR 20110062295 A KR20110062295 A KR 20110062295A KR 20130006921 A KR20130006921 A KR 20130006921A
Authority
KR
South Korea
Prior art keywords
forming
contact plug
ion implantation
metal
implantation region
Prior art date
Application number
KR1020110062295A
Other languages
English (en)
Inventor
이정호
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020110062295A priority Critical patent/KR20130006921A/ko
Publication of KR20130006921A publication Critical patent/KR20130006921A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76859—After-treatment introducing at least one additional element into the layer by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

본 발명의 반도체 소자의 퓨즈는 활성영역 및 소자분리막을 포함하는 반도체 기판과, 서로 이웃하는 상기 활성영역 내 구비된 제 1 이온주입영역 및 제 2 이온주입영역과, 상기 제 1 이온주입영역의 타측 및 상기 제 2 이온주입영역의 일측 상부에 구비되는 저장전극 콘택플러그와, 상기 제 1 이온주입영역의 일측 및 상기 제 2 이온주입영역의 타측 상부에 구비되는 제 1 금속 콘택플러그와, 서로 이웃하는 상기 저장전극 콘택플러그 상부에 구비되는 캐패시터와, 상기 캐패시터의 중앙부와 연결되는 제 2 금속 콘택플러그와, 상기 제 2 금속 콘택플러그 상부에 구비되는 제 2 금속배선을 포함하여, 블로잉시 캐패시터를 기화시킴으로써 주변 퓨즈에 손상을 유발하지 않는 효과를 제공한다.

Description

반도체 소자의 퓨즈 및 그 형성 방법{Fuse of semiconductor device and method for forming the same}
본 발명은 반도체 소자의 퓨즈 및 그 형성 방법에 관한 것으로, 보다 자세하게는 캐패시터를 포함하는 반도체 소자의 퓨즈 및 그 형성 방법에 관한 것이다.
메모리 장치 및 메모리 병합 로직(Memory Merged Logic, MML)과 같은 반도체 장치에는 데이터를 저장하기 위한 수많은 메모리 셀들이 포함된다. 그런데 이중 하나의 메모리 셀이라도 불량이면, 그 반도체 장치는 불량이 되므로 수율(yield)이 떨어진다. 그러나 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(Yield) 측면에서 비효율적인 처리 방법이다. 따라서 메모리 장치나 메모리를 포함하는 반도체 장치에서는 높은 수율(yield)을 확보하기 위해 리페어(repair) 기능이 요구된다. 반도체 장치에서의 리페어 방식은 주로 리던던시(redundancy) 메모리 셀을 이용하여 불량 메모리 셀을 대체하는 방식이다. 이 때 불량 메모리 셀을 리던던시 메모리 셀로 대체하기 위해 절단 가능한 퓨즈(fuse)가 사용된다. 그러므로 반도체 장치에는 다수의 퓨즈들이 포함되며, 이 퓨즈들은 통상 레이저로 절단 가능한 퓨즈들이다. 그리고 퓨즈들은 반도체 장치의 테스트 후에 테스트 결과에 따라 선별적으로 절단된다.
예비 셀을 이용한 리페어 방법은 통상 일정 셀 어레이마다 노멀 워드라인을 치환하기 위해 구비된 예비 워드라인과 노멀 비트라인을 치환하기 위해 구비된 예비 비트라인을 미리 설치하고, 특정 셀에 결함이 발생 시 셀을 포함하는 노멀 워드라인 또는 노멀 비트라인을 예비 워드라인 또는 예비 비트라인으로 치환해 주는 방식이다. 이를 위해 메모리 장치에는 웨이퍼 가공 완료 후 테스트를 통해 결함 셀을 골라내면 결함 셀에 해당하는 어드레스를 예비 셀의 어드레스로 바꾸어 주기 위한 회로가 구비되어 있다. 따라서, 실제 사용시에 결함 셀에 해당하는 어드레스 신호가 입력되면 결함 셀에 대응하여 대체된 예비 셀의 데이터가 액세스 되는 것이다.
전술한 리페어 방법으로 가장 널리 사용되는 방법이 레이저 빔으로 퓨즈를 태워 블로잉(blowing) 시킴으로써, 어드레스의 경로를 치환하는 것이다. 따라서, 통상적인 메모리 장치는 레이저를 퓨즈에 조사하여 블로윙 시킴으로써 어드레스 경로를 치환시킬 수 있는 퓨즈부를 구비하고 있다. 여기서, 레이저의 조사에 의해 끊어지는 배선을 퓨즈라 하고, 퓨즈와 그 주위를 둘러싸는 영역을 퓨즈 박스라 한다.
이때, 어드레스 경로를 치환하기 위해 퓨즈를 블로잉시키는 과정에서 퓨즈가 정확하게 끊기지 않고 퓨즈 레지드(residue)가 발생하는 경우 퓨즈가 끊기지 않고 연결된 것으로 인식되어 불량을 야기시키는 문제가 발생한다. 또한, 레이저로 퓨즈를 블로잉하는 경우에는 레이저의 스폿 사이즈가 크고 에너지가 높기 때문에 주변 퓨즈에 손상을 주어 의도하지 않은 퓨즈까지 끊어져버리는 불량이 발생하게 되어 반도체 소자의 수율을 감소시키는 문제가 있다.
본 발명은 블로잉 과정에서 퓨즈가 정확하게 끊기지 않거나, 높은 블로잉 에너지에 의해 주변 퓨즈에 손상을 주어 의도하지 않은 퓨즈까지 끊어지는 문제를 해결하고자 한다.
본 발명의 반도체 소자의 퓨즈는 활성영역 및 소자분리막을 포함하는 반도체 기판과, 서로 이웃하는 상기 활성영역 내 구비된 제 1 이온주입영역 및 제 2 이온주입영역과, 상기 제 1 이온주입영역의 타측 및 상기 제 2 이온주입영역의 일측 상부에 구비되는 저장전극 콘택플러그와, 상기 제 1 이온주입영역의 일측 및 상기 제 2 이온주입영역의 타측 상부에 구비되는 제 1 금속 콘택플러그와, 상기 저장전극 콘택플러그 상부에 구비되는 캐패시터와, 상기 캐패시터와 연결되는 제 2 금속 콘택플러그 및 상기 제 2 금속 콘택플러그 상부에 구비되는 제 1 금속배선을 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 이온주입영역의 타측 및 상기 제 2 이온주입영역의 일측은 서로 이웃하는 것을 특징으로 한다.
그리고, 상기 제 1 금속 콘택플러그 상부에 구비되는 제 2 금속배선을 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 2 금속배선은 상기 캐패시터와 이격되며 구비되는 것을 특징으로 한다.
그리고, 상기 제 1 금속배선 상부에 구비되며 층간절연막이 식각된 형태로 상기 제 1 금속배선이 노출되도록 구비되는 퓨즈 오픈영역을 더 포함하는 것을 특징으로 한다.
본 발명의 반도체 소자의 활성영역 및 소자분리막을 포함하는 반도체 기판에서, 서로 이웃하는 상기 활성영역에 제 1 이온주입영역 및 제 2 이온주입영역을 형성하는 단계와, 상기 제 1 이온주입영역의 타측 및 상기 제 2 이온주입영역의 일측 상부에 저장전극 콘택플러그를 형성하는 단계와, 상기 제 1 이온주입영역의 일측 및 상기 제 2 이온주입영역의 타측 상부에 제 1 금속 콘택플러그를 형성하는 단계와, 상기 저장전극 콘택플러그 상부에 캐패시터를 형성하는 단계와, 상기 캐패시터의 상부에 연결되는 제 2 금속 콘택플러그를 형성하는 단계와, 상기 제 2 금속 콘택플러그 상부에 제 1 금속배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 저장전극 콘택플러그를 형성하는 단계는 상기 반도체 기판 상에 제 1 층간절연막을 형성하는 단계와, 상기 제 1 이온주입영역의 타측 및 상기 제 2 이온주입영역의 일측이 노출되도록 상기 제 1 층간절연막을 식각하여 저장전극 콘택홀을 형성하는 단계와, 상기 저장전극 콘택홀에 도전층을 매립하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 금속 콘택플러그를 형성하는 단계는 상기 제 1 이온주입영역의 일측 및 상기 제 2 이온주입영역의 타측이 노출되도록 상기 제 1 층간절연막을 식각하여 제 1 금속콘택홀을 형성하는 단계와, 상기 제 1 금속콘택홀에 도전층을 매립하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 금속 콘택플러그를 형성하는 단계 이후, 상기 제 1 금속 콘택플러그 상부에 제 2 금속배선을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 캐패시터를 형성하는 단계는 상기 저장전극 콘택플러그 상부에 하부전극을 형성하는 단계와, 상기 하부전극 상부에 유전체막을 형성하는 단계와, 상기 유전체막 상부에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 캐패시터는 상기 제 2 금속배선과 이격되도록 형성되는 것을 특징으로 한다.
그리고, 상기 제 2 금속 콘택플러그를 형성하는 단계는 상기 상부전극 상부에 제 2 층간절연막을 형성하는 단계와, 상기 상부전극의 중앙부가 노출되도록 상기 제 2 층간절연막을 식각하여 제 2 금속콘택홀을 형성하는 단계와, 상기 제 2 금속콘택홀에 도전층을 매립하여 제 2 금속 콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 제 2 금속배선을 형성하는 단계는 상기 제 2 층간절연막 상부에 질화막 및 산화막을 형성하는 단계와, 상기 제 2 금속 콘택플러그가 노출되도록 상기 산화막 및 질화막을 식각하여 제 2 금속배선 영역을 형성하는 단계와, 상기 제 2 금속배선 영역에 도전층을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 금속배선을 형성하는 단계 이후 상기 제 1 금속배선 상부에 제 3 층간절연막을 형성하는 단계와, 상기 제 1 금속배선이 노출되도록 상기 제 3 층간절연막을 식각하여 퓨즈 오픈영역을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 퓨즈 오픈영역을 형성하는 단계 이후, 상기 제 2 금속배선에 레이져를 인가하여 상기 제 2 금속 콘택플러그에 상기 레이져가 전달되도록 하여 상기 캐패시터에 크랙을 발생시키는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 본 발명의 또 다른 실시예에 따른 반도체 소자의 퓨즈 형성 방법은 활성영역 및 소자분리막을 포함하는 반도체 기판에서, 서로 이웃하는 상기 활성영역에 제 1 이온주입영역 및 제 2 이온주입영역을 형성하는 단계와, 상기 제 1 이온주입영역의 타측 및 상기 제 2 이온주입영역의 일측 상부에 저장전극 콘택플러그를 형성하는 단계와, 상기 제 1 이온주입영역의 일측 및 상기 제 2 이온주입영역의 타측 상부에 제 1 금속 콘택플러그를 형성하는 단계와, 상기 저장전극 콘택플러그 상부에 캐패시터를 형성하는 단계와, 상기 캐패시터의 상부에 연결되는 제 2 금속 콘택플러그를 형성하는 단계와, 상기 제 2 금속 콘택플러그 상부에 제 1 금속배선을 형성하는 단계와, 상기 제 1 금속배선 상부에 층간절연막을 형성하는 단계와, 상기 제 1 금속배선이 노출되도록 상기 층간절연막을 식각하여 퓨즈 오픈영역을 형성하는 단계와, 상기 제 2 금속배선에 레이져를 인가하여 상기 제 2 금속 콘택플러그에 상기 레이져가 전달되도록 하여 상기 캐패시터에 크랙을 발생시키는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 저장전극 콘택플러그를 형성하는 단계는 상기 반도체 기판 상에 제 1 층간절연막을 형성하는 단계와, 상기 제 1 이온주입영역의 타측 및 상기 제 2 이온주입영역의 일측이 노출되도록 상기 제 1 층간절연막을 식각하여 저장전극 콘택홀을 형성하는 단계와, 상기 저장전극 콘택홀에 도전층을 매립하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 금속 콘택플러그를 형성하는 단계는 상기 제 1 이온주입영역의 일측 및 상기 제 2 이온주입영역의 타측이 노출되도록 상기 제 1 층간절연막을 식각하여 제 1 금속콘택홀을 형성하는 단계와, 상기 제 1 금속콘택홀에 도전층을 매립하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 캐패시터를 형성하는 단계는 상기 저장전극 콘택플러그 상부에 하부전극을 형성하는 단계와, 상기 하부전극 상부에 유전체막을 형성하는 단계와, 상기 유전체막 상부에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 제 2 금속 콘택플러그를 형성하는 단계는 상기 상부전극 상부에 제 2 층간절연막을 형성하는 단계와, 상기 상부전극의 중앙부가 노출되도록 상기 제 2 층간절연막을 식각하여 제 2 금속콘택홀을 형성하는 단계와, 상기 제 2 금속콘택홀에 도전층을 매립하여 제 2 금속 콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명은 금속콘택과 연결되는 캐패시터를 포함하는 퓨즈를 형성함으로써 블로잉시 캐패시터에 크랙을 발생시켜 주변 퓨즈에 손상을 유발하지 않는 효과를 제공한다.
도 1은 본 발명에 따른 반도체 소자의 퓨즈를 나타낸 것으로, (ⅰ)은 퓨즈 영역의 평면도를 나타낸 것이고, (ⅱ)는 (ⅰ)의 y-y'를 자른 단면도.
이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명에 따른 반도체 소자의 퓨즈를 나타낸 것으로, (ⅰ)은 퓨즈 영역의 평면도를 나타낸 것이고, (ⅱ)는 (ⅰ)의 y-y'를 자른 단면도이다. 먼저, 도 1의 (ⅰ)에 도시된 바와 같이, 본 발명의 반도체 소자의 퓨즈는 소자분리막(102) 및 활성영역(104a, 104b)을 포함하는 반도체 기판(100)과, 서로 이웃하는 활성영역(104a, 104b) 내 구비되는 제 1 이온주입영역(106a) 및 제 2 이온주입영역(106b)과, 제 1 이온주입영역(106a)의 일측(도 1의 (ⅰ)에서 상측) 및 제 2 이온주입영역(106b)의 타측(도 1의 (ⅰ)에서 하측)과 연결되는 제 1 금속 콘택플러그(116) 및 제 1 이온주입영역(106a)의 타측 및 제 2 이온주입영역(106b)의 일측과 연결되는 저장전극 콘택플러그(112)과, 제 1 금속 콘택플러그(116)와 연결되는 제 1 금속배선(118)과, 서로 이웃하는 저장전극 콘택플러그(112)와 연결되는 캐패시터(125)와, 캐패시터(125)의 중앙부와 연결되는 제 2 금속 콘택플러그(130)를 포함한다.
본 발명은 블로잉 시 제 2 금속 콘택플러그(130)에 레이져를 인가하여 캐패시터(125)를 기화시킴으로써 전류의 흐름이 차단되도록 한다. 보다 구체적인 설명은 도 1의 (ⅰ)을 y-y'로 자른 단면도를 참조한다.
도 1의 (ⅱ)에 도시된 바와 같이, 본 발명의 반도체 소자의 퓨즈는 소자분리막(102) 및 활성영역(104a, 104b)을 포함하는 반도체 기판(100)과, 반도체 기판(100) 상부에 형성된 제 1 층간절연막(108)을 관통하며 서로 이웃하는 활성영역(104a, 104b) 내 구비된 제 1 이온주입영역(106a)의 타측(도 1의 (ⅱ)에서 우측) 및 제 2 이온주입영역(106b)의 일측(도 1의 (ⅱ)에서 좌측)과 연결되는 저장전극 콘택플러그(112)와, 저장전극 콘택플러그(112)와 이격되고 제 1 층간절연막(108)을 관통하며 제 1 이온주입영역(106a)의 일측(도 1의 (ⅱ)에서 좌측) 및 제 2 이온주입영역(106b)의 타측(도 1의 (ⅱ)에서 우측)과 연결되는 제 1 금속 콘택플러그(116)와, 제 1 금속 콘택플러그(116)와 연결되는 제 1 금속배선(118)과, 서로 이웃하는 저장전극 콘택플러그(112) 상부와 연결되며 제 1 금속배선(118)과 이격되는 캐패시터(125)와, 캐패시터(125)의 중앙부와 연결되며 제 1 금속배선(118) 상부에 형성된 제 2 층간절연막(126)을 관통하는 제 2 금속 콘택플러그(130)와, 제 2 금속 콘택플러그(130) 상부에 연결되는 제 2 금속배선(138)을 포함한다. 여기서, 캐패시터는 저장전극(120), 유전체막(122) 및 상부전극(124)을 포함하는 것이 바람직하다. 또한, 제 1 금속배선(118)은 텅스텐을 포함하는 것이 바람직하고, 제 2 금속배선(138)은 구리를 포함하는 것이 바람직하다. 제 2 금속배선(138)은 질화막(132) 및 산화막(134)이 식각되어 형성된 제 2 금속배선영역(136)에 형성되는 것이 바람직하다.
그리고, 제 2 금속배선(138)과 이격되어 형성되는 제 3 금속배선(142)을 포함하고, 제 3 금속배선(142)을 덮는 제 3 층간절연막(144)이 식각되어 형성된 퓨즈 오픈영역(146)을 포함한다. 여기서, 제 3 금속배선(142)은 알루미늄을 포함하는 것이 바람직하고, 퓨즈 오픈영역(146)은 제 2 금속배선(138)이 노출되도록 형성되는 것이 바람직하다. 산화막(134)과 제 3 층간절연막(144) 사이에는 질화막(140)이 더 구비될 수 있다.
퓨즈를 블로잉 시키는 경우 퓨즈 오픈영역(146)을 통하여 인가된 레이저는 제 2 금속배선(138)을 통하여 제 2 금속 콘택플러그(130)에 전달되며 제 2 금속 콘택플러그(130)와 연결된 캐패시터(125)에 전달되어 크랙을 유발한다. 캐패시터(125)에 크랙이 유발되면서 전류의 흐름이 차단되기 때문에 퓨즈가 컷팅되는 효과를 가져온다.
반대로, 퓨즈를 블로잉 시키지 않는 경우에는 캐패시터(125)가 서로 이웃하는 저장전극 콘택플러그(112)와 연결되고, 저장전극 콘택플러그(112)는 이온주입영역(106)에 의해 제 1 금속 콘택플러그(116)와 연결되며 제 1 금속 콘택플러그(116)는 제 1 금속배선(118)과 연결되어 전기적으로 모두 연결된 상태가 된다.
상술한 바와 같이, 본 발명은 블로잉 시 저장전극 콘택플러그와 연결되는 캐패시터를 기화시켜 전류의 흐름을 차단함으로써, 블로잉 시 인가되는 레이져의 에너지를 크게 증가시킬 필요없어 주변 퓨즈로 손상을 유발하는 문제를 발생시키지 않는다.
상술한 본 발명의 반도체 소자의 퓨즈는 다음의 방법으로 형성되는 것이 바람직하다.
셀 영역(미도시) 및 퓨즈영역을 포함하는 반도체 기판(100)에 소자분리막(102)과 활성영역(104a, 104b)을 형성한다. 여기서, 퓨즈영역은 도 1의 (ⅱ)의 단면도를 참조하여 후술한다. 도시되지는 않았지만, 셀 영역(미도시)의 소자분리막 및 활성영역 내에 매립된 게이트 전극을 형성하는 것이 바람직하다.
그 다음, 퓨즈영역의 서로 이웃하는 활성영역(104a, 104b)에 이온주입을 수행하여 제 1 이온주입영역(106a) 및 제 2 이온주입영역(106b)을 형성한 후, 반도체 기판(100) 상부에 제 1 층간절연막(108)을 형성한다. 여기서, 제 1 층간절연막(108)은 산화막 또는 질화막을 포함하며, 질화막으로 형성되는 것이 더 바람직하다. 그리고 제 1 이온주입영역(106a)의 타측(도 1의 (ⅱ)에서 우측) 및 제 2 이온주입영역(106b)의 일측(도 1의 (ⅱ)에서 좌측)이 노출되도록 제 1 층간절연막(108)을 식각하여 저장전극 콘택홀(110)을 형성한 후, 저장전극 콘택홀(110)이 매립되도록 도전층을 형성하여 저장전극 콘택플러그(112)를 형성한다. 이어서, 저장전극 콘택플러그(112)와 이격되는 제 1 이온주입영역(106a)의 일측 및 제 2 이온주입영역(106b)의 타측이 노출되도록 제 1 층간절연막(108)을 식각하여 제 1 금속콘택홀(114)을 형성한 후 제 1 금속콘택홀(114)이 매립되도록 도전층을 형성하여 제 1 금속 콘택플러그(116)를 형성한다. 이어서, 제 1 층간절연막(108) 상부에 제 1 금속 콘택플러그(116)와 연결되는 제 1 금속배선(118)을 형성한다. 이때, 제 1 금속배선(118)은 텅스텐을 포함하는 것이 바람직하다.
그 다음, 서로 이웃하는 활성영역(104a, 104b) 상부에 형성된 서로 이웃하는 저장전극 콘택플러그(112) 상부와 연결되는 저장전극(120)을 형성하고, 저장전극(120) 상부에 유전체막(122)을 형성한 후 유전체막(122) 상부에 상부전극(124)을 형성한다. 이때, 상부전극(124)은 제 1 금속배선(118)과 이격되어 형성되는 것이 바람직하다. 편의상 저장전극(120), 유전체막(122) 및 상부전극(124)은 통합하여 캐패시터(125)라 한다.
그 다음, 제 1 금속배선(118) 및 캐패시터(125) 상부에 제 2 층간절연막(126)을 형성한 후, 캐패시터(125)이 노출되도록 제 2 층간절연막(126)을 식각하여 제 2 금속콘택홀(128)을 형성한 후, 제 2 금속콘택홀(128)에 도전층을 매립하여 제 2 금속 콘택플러그(130)를 형성한다.
그 다음, 제 2 층간절연막(126) 상부에 질화막(132) 및 산화막(134)을 형성한 후, 제 2 금속 콘택플러그(130)가 노출되도록 산화막(134) 및 질화막(132)을 식각하여 제 2 금속배선 영역(136)을 형성하고, 제 2 금속배선 영역(136)에 도전층을 매립하여 제 2 금속배선(138)을 형성한다. 여기서, 제 2 금속배선(138)은 구리를 포함하는 것이 바람직하다. 이어서, 산화막(134) 상부에 질화막(140)을 형성한 후, 제 2 금속배선(138)과 이격되는 제 3 금속배선(142)을 형성하고, 제 3 금속배선(142)을 덮는 제 3 층간절연막(144)을 형성한다. 이때, 제 3 금속배선(142)은 알루미늄을 포함하는 것이 바람직하다.
그 다음, 제 2 금속배선(138)이 노출되도록 제 3 층간절연막(144) 및 질화막(140)을 식각하여 퓨즈 오픈영역(146)을 형성한 후, 퓨즈 오픈영역(146)에 의해 노출된 제 2 금속배선(138)에 레이져(148)를 인가하여 블로잉시킨다. 이때, 블로잉은 제 2 금속배선(138)에 전달된 레이져(148) 에너지가 제 2 금속 콘택플러그(130)로 전달되도록 하여 제 2 금속 콘택플러그(130)와 연결되어 있는 캐패시터(125)에 크랙을 유발시킴으로써 전류의 흐름을 차단시킨다.
레이져가 인가되지 않아 블로잉되지 않는 경우에는 저장전극(120)은 서로 이웃하는 저장전극 콘택플러그(112)와 연결되고, 이 저장전극 콘택플러그(112)는 서로 이웃하는 활성영역(104a, 104b) 내 제 1 이온주입영역(106a)의 타측(도 1의 (ⅱ)에서 우측) 및 제 2 이온주입영역(106b)의 일측(도 1의 (ⅱ)에서 좌측)과 연결되며, 제 1 이온주입영역(106a)의 일측(도 1의 (ⅱ)에서 좌측) 및 제 2 이온주입영역(106b)의 타측(도 1의 (ⅱ)에서 우측)은 제 1 금속 콘택플러그(116) 및 제 1 금속배선(118)과 연결되므로 서로 이웃하는 제 1 금속배선(118)는 전기적으로 연결된 상태가 된다.
상술한 바와 같이, 본 발명은 블로잉 시 저장전극에 크랙이 유발되도록 하여 전류의 흐름을 차단시킴으로써 기존에 퓨즈금속을 컷팅시키는데 많은 에너지가 요구되지 않아 이웃하는 주변 퓨즈에 손상을 유발하지 않을 뿐만 아니라, 셀 영역의 저장전극과 동일하게 형성되어 미세한 패턴으로 구현가능하기 때문에 퓨즈 사이의 피치(pitch)를 감소시켜 넷 다이를 증가시킬 수 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.

Claims (20)

  1. 활성영역 및 소자분리막을 포함하는 반도체 기판;
    서로 이웃하는 상기 활성영역 내 구비된 제 1 이온주입영역 및 제 2 이온주입영역;
    상기 제 1 이온주입영역의 타측 및 상기 제 2 이온주입영역의 일측 상부에 구비되는 저장전극 콘택플러그;
    상기 제 1 이온주입영역의 일측 및 상기 제 2 이온주입영역의 타측 상부에 구비되는 제 1 금속 콘택플러그;
    상기 저장전극 콘택플러그 상부에 구비되는 캐패시터;
    상기 캐패시터와 연결되는 제 2 금속 콘택플러그; 및
    상기 제 2 금속 콘택플러그 상부에 구비되는 제 1 금속배선을 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈.
  2. 청구항 1에 있어서,
    상기 제 1 이온주입영역의 타측 및 상기 제 2 이온주입영역의 일측은 서로 이웃하는 것을 특징으로 하는 반도체 소자의 퓨즈.
  3. 청구항 1에 있어서,
    상기 제 1 금속 콘택플러그 상부에 구비되는 제 2 금속배선을 더 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈.
  4. 청구항 3에 있어서,
    상기 제 2 금속배선은 상기 캐패시터와 이격되며 구비되는 것을 특징으로 하는 반도체 소자의 퓨즈.
  5. 청구항 1에 있어서,
    상기 제 1 금속배선 상부에 구비되며 층간절연막이 식각된 형태로 상기 제 1 금속배선이 노출되도록 구비되는 퓨즈 오픈영역을 더 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈.
  6. 활성영역 및 소자분리막을 포함하는 반도체 기판에서, 서로 이웃하는 상기 활성영역에 제 1 이온주입영역 및 제 2 이온주입영역을 형성하는 단계;
    상기 제 1 이온주입영역의 타측 및 상기 제 2 이온주입영역의 일측 상부에 저장전극 콘택플러그를 형성하는 단계;
    상기 제 1 이온주입영역의 일측 및 상기 제 2 이온주입영역의 타측 상부에 제 1 금속 콘택플러그를 형성하는 단계;
    상기 저장전극 콘택플러그 상부에 캐패시터를 형성하는 단계;
    상기 캐패시터의 상부에 연결되는 제 2 금속 콘택플러그를 형성하는 단계; 및
    상기 제 2 금속 콘택플러그 상부에 제 1 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  7. 청구항 6에 있어서,
    상기 저장전극 콘택플러그를 형성하는 단계는
    상기 반도체 기판 상에 제 1 층간절연막을 형성하는 단계;
    상기 제 1 이온주입영역의 타측 및 상기 제 2 이온주입영역의 일측이 노출되도록 상기 제 1 층간절연막을 식각하여 저장전극 콘택홀을 형성하는 단계; 및
    상기 저장전극 콘택홀에 도전층을 매립하는 단계를 포함하는 것을 특징으로 하는 반도체 소의 퓨즈 형성 방법.
  8. 청구항 7에 있어서,
    상기 제 1 금속 콘택플러그를 형성하는 단계는
    상기 제 1 이온주입영역의 일측 및 상기 제 2 이온주입영역의 타측이 노출되도록 상기 제 1 층간절연막을 식각하여 제 1 금속콘택홀을 형성하는 단계; 및
    상기 제 1 금속콘택홀에 도전층을 매립하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  9. 청구항 6에 있어서,
    상기 제 1 금속 콘택플러그를 형성하는 단계 이후,
    상기 제 1 금속 콘택플러그 상부에 제 2 금속배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  10. 청구항 6에 있어서,
    상기 캐패시터를 형성하는 단계는
    상기 저장전극 콘택플러그 상부에 하부전극을 형성하는 단계;
    상기 하부전극 상부에 유전체막을 형성하는 단계; 및
    상기 유전체막 상부에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  11. 청구항 9에 있어서,
    상기 캐패시터는 상기 제 2 금속배선과 이격되도록 형성되는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  12. 청구항 10에 있어서,
    상기 제 2 금속 콘택플러그를 형성하는 단계는
    상기 상부전극 상부에 제 2 층간절연막을 형성하는 단계;
    상기 상부전극의 중앙부가 노출되도록 상기 제 2 층간절연막을 식각하여 제 2 금속콘택홀을 형성하는 단계; 및
    상기 제 2 금속콘택홀에 도전층을 매립하여 제 2 금속 콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  13. 청구항 6에 있어서,
    상기 제 2 금속배선을 형성하는 단계는
    상기 제 2 층간절연막 상부에 질화막 및 산화막을 형성하는 단계;
    상기 제 2 금속 콘택플러그가 노출되도록 상기 산화막 및 질화막을 식각하여 제 2 금속배선 영역을 형성하는 단계; 및
    상기 제 2 금속배선 영역에 도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  14. 청구항 6에 있어서,
    상기 제 1 금속배선을 형성하는 단계 이후
    상기 제 1 금속배선 상부에 제 3 층간절연막을 형성하는 단계; 및
    상기 제 1 금속배선이 노출되도록 상기 제 3 층간절연막을 식각하여 퓨즈 오픈영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  15. 청구항 14에 있어서,
    상기 퓨즈 오픈영역을 형성하는 단계 이후,
    상기 제 2 금속배선에 레이져를 인가하여 상기 제 2 금속 콘택플러그에 상기 레이져가 전달되도록 하여 상기 캐패시터에 크랙을 발생시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  16. 활성영역 및 소자분리막을 포함하는 반도체 기판에서, 서로 이웃하는 상기 활성영역에 제 1 이온주입영역 및 제 2 이온주입영역을 형성하는 단계;
    상기 제 1 이온주입영역의 타측 및 상기 제 2 이온주입영역의 일측 상부에 저장전극 콘택플러그를 형성하는 단계;
    상기 제 1 이온주입영역의 일측 및 상기 제 2 이온주입영역의 타측 상부에 제 1 금속 콘택플러그를 형성하는 단계;
    상기 저장전극 콘택플러그 상부에 캐패시터를 형성하는 단계;
    상기 캐패시터의 상부에 연결되는 제 2 금속 콘택플러그를 형성하는 단계; 및
    상기 제 2 금속 콘택플러그 상부에 제 1 금속배선을 형성하는 단계;
    상기 제 1 금속배선 상부에 층간절연막을 형성하는 단계;
    상기 제 1 금속배선이 노출되도록 상기 층간절연막을 식각하여 퓨즈 오픈영역을 형성하는 단계; 및
    상기 제 2 금속배선에 레이져를 인가하여 상기 제 2 금속 콘택플러그에 상기 레이져가 전달되도록 하여 상기 캐패시터에 크랙을 발생시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  17. 청구항 16에 있어서,
    상기 저장전극 콘택플러그를 형성하는 단계는
    상기 반도체 기판 상에 제 1 층간절연막을 형성하는 단계;
    상기 제 1 이온주입영역의 타측 및 상기 제 2 이온주입영역의 일측이 노출되도록 상기 제 1 층간절연막을 식각하여 저장전극 콘택홀을 형성하는 단계; 및
    상기 저장전극 콘택홀에 도전층을 매립하는 단계를 포함하는 것을 특징으로 하는 반도체 소의 퓨즈 형성 방법.
  18. 청구항 16에 있어서,
    상기 제 1 금속 콘택플러그를 형성하는 단계는
    상기 제 1 이온주입영역의 일측 및 상기 제 2 이온주입영역의 타측이 노출되도록 상기 제 1 층간절연막을 식각하여 제 1 금속콘택홀을 형성하는 단계; 및
    상기 제 1 금속콘택홀에 도전층을 매립하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  19. 청구항 16에 있어서,
    상기 캐패시터를 형성하는 단계는
    상기 저장전극 콘택플러그 상부에 하부전극을 형성하는 단계;
    상기 하부전극 상부에 유전체막을 형성하는 단계; 및
    상기 유전체막 상부에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  20. 청구항 19에 있어서,
    상기 제 2 금속 콘택플러그를 형성하는 단계는
    상기 상부전극 상부에 제 2 층간절연막을 형성하는 단계;
    상기 상부전극의 중앙부가 노출되도록 상기 제 2 층간절연막을 식각하여 제 2 금속콘택홀을 형성하는 단계; 및
    상기 제 2 금속콘택홀에 도전층을 매립하여 제 2 금속 콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
KR1020110062295A 2011-06-27 2011-06-27 반도체 소자의 퓨즈 및 그 형성 방법 KR20130006921A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020110062295A KR20130006921A (ko) 2011-06-27 2011-06-27 반도체 소자의 퓨즈 및 그 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110062295A KR20130006921A (ko) 2011-06-27 2011-06-27 반도체 소자의 퓨즈 및 그 형성 방법

Publications (1)

Publication Number Publication Date
KR20130006921A true KR20130006921A (ko) 2013-01-18

Family

ID=47837611

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110062295A KR20130006921A (ko) 2011-06-27 2011-06-27 반도체 소자의 퓨즈 및 그 형성 방법

Country Status (1)

Country Link
KR (1) KR20130006921A (ko)

Similar Documents

Publication Publication Date Title
KR100972917B1 (ko) 반도체 소자 및 그 형성방법
KR20130006921A (ko) 반도체 소자의 퓨즈 및 그 형성 방법
KR100578224B1 (ko) 반도체 메모리 장치의 제조방법
KR20140007191A (ko) 반도체 소자의 퓨즈 및 그 형성 방법
KR100853460B1 (ko) 반도체 장치 제조방법
KR100605608B1 (ko) 반도체 메모리 장치 및 그 제조방법
KR20100002673A (ko) 반도체 소자의 퓨즈 및 그 형성 방법
US8242577B2 (en) Fuse of semiconductor device and method for forming the same
KR100878496B1 (ko) 반도체 장치 및 그 제조방법
KR20110047884A (ko) 반도체 메모리 장치
KR100967047B1 (ko) 반도체 소자의 제조방법
KR20070079804A (ko) 반도체 소자의 제조방법
KR100799130B1 (ko) 이중 퓨즈 구조를 가진 반도체 소자 제조방법
KR20100039038A (ko) 반도체 소자의 퓨즈 및 그 형성 방법
KR100587634B1 (ko) 반도체 메모리 장치
KR101060714B1 (ko) 반도체 소자의 퓨즈 및 그 형성 방법
KR101095826B1 (ko) 반도체 소자의 퓨즈 및 그의 형성 방법
KR101033987B1 (ko) 반도체 소자의 리페어 방법
KR100689557B1 (ko) 반도체 소자의 제조방법
KR20120121690A (ko) 반도체 메모리 장치
KR101087799B1 (ko) 반도체 소자의 퓨즈 및 그 형성 방법
KR20120003237A (ko) 반도체 소자의 퓨즈
KR20090088678A (ko) 퓨즈 및 그 제조 방법
KR20080017638A (ko) 반도체 소자의 퓨즈 및 이를 이용한 반도체 소자의 리페어방법
KR20060011475A (ko) 반도체 메모리 장치 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right