KR20110047884A - 반도체 메모리 장치 - Google Patents

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KR20110047884A
KR20110047884A KR1020090104680A KR20090104680A KR20110047884A KR 20110047884 A KR20110047884 A KR 20110047884A KR 1020090104680 A KR1020090104680 A KR 1020090104680A KR 20090104680 A KR20090104680 A KR 20090104680A KR 20110047884 A KR20110047884 A KR 20110047884A
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Abstract

본 발명은 신호의 누설을 방지할 수 있는 퓨즈영역의 가드링을 구비한 반도체 메모리 장치에 관한 것이다. 본 발명은 워드라인용 도전막; 상기 워드라인용 도전막의 일측영역에 연결된 제1 비트라인용 콘택 패턴; 상기 제1 콘택 패턴에 연결된 제1 비트라인용 도전막 패턴; 상기 제1 비트라인용 도전막 패턴상에 연결된 제1 금속 배선용 콘택 패턴;상기 제1 금속 배선용 콘택 패턴에 일측이 연결된 퓨즈; 상기 워드라인용 도전막의 타측영역에 연결된 제2 비트라인용 콘택 패턴; 상기 제2 비트라인용 콘택 패턴에 연결된 제2 비트라인용 도전막 패턴; 상기 제1 및 제2 금속 배선용 콘택 패턴의 사이 영역에 상기 제1 및 제2 금속 배선용 콘택 패턴과 같은 층에 배치되며, 상기 퓨즈를 둘러싸도록 하나의 막으로 배치된 제1 가드링용 금속막; 및 상기 제2 비트라인용 도전막 패턴상에 연결된 제2 금속 배선용 콘택 패턴을 포함하는 반도체 메모리 장치를 제공한다.
반도체, 메모리, 퓨즈, 가드링, 메탈

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 자세하게는 반도체 메모리 장치의 퓨즈 및 퓨즈의 가드링에 관한 것이다.
반도체 장치, 특히 메모리장치 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행 하지 못하므로 불량품으로 처리된다. 그러나 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(yield)측면에서 비효율적인 처리방법이다.
따라서, 현재는 메모리장치 내에 미리 설치해둔 예비셀을 이용하여 결함이 발생한 결함셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다. 예비셀을 이용한 리페어 작업은 통상 노멀 워드라인을 치환하기 위한 구비된 예비워드라인과 노멀비트라인을 치환하기 위한 구비된 예비비트라인을 미리 설치해 두어 결함이 발생된 결함셀을 포함하는 노멀워드라인 또는 노멀비트라인을 예비워드라인 또는 예비비트라인으로 치환해 주는 방식으로 진행된다. 이를 자세히 살펴보면, 웨이퍼 가공 완료후 테스트를 통해 결함셀을 골라내면 결함셀에 해당하는 어드레스(Address)를 예비셀의 어드레스로 바꾸어 주는 프로그램을 내부회로에 행하게 된다. 따라서 실제 사용시에는 결함셀에 해당하는 어드레스 신호가 입력되면 결함셀에 대응하여 치환된 예비셀의 데이터가 억세스 되는 것이다.
술한 프로그램 방식으로 가장 널리 사용되는 방식이 레이저 빔으로 퓨즈를 태워 블로잉(Blowing)시킴으로서, 어드레스의 경로를 치환하는 것이다. 따라서 통상적인 메모리 장치는 레이저를 퓨즈에 조사하여 블로잉시킴으로서 어드레스경로를 치환시킬 수 있는 퓨즈부를 구비하고 있다. 퓨즈부는 다수의 퓨즈세트를 구비하는데 하나의 퓨즈세트로 하나의 어드레스 경로를 치환할 수 있다. 퓨즈부에 구비 되는 퓨즈세트의 수는 메모리 장치의 여유면적에 따라서 구비되는 예비워드라인 또는 예비비트라인의 수에 따라 정해진다. 하나의 퓨즈세트는 다수의 어드레스용 퓨즈를 구비하고, 구비된 다수의 어드레스용 퓨즈를 선택적으로 블로잉시킴으로서 어드레스 경로를 치환하게 되는 것이다.
퓨즈부에는 다수의 퓨즈와 퓨즈영역을 통해 침투되는 불순물로부터 내부회로를 보호하기 위한 퓨즈 가드링이 있다. 퓨즈 가드링은 일반적으로 금속막으로 형성하는데, 이 금속막을 통해 누설 신호가 전달되는 문제가 발생하고 있다.
따라서 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 신호의 누설을 방지할 수 있는 퓨즈영역의 가드링을 구비한 반도체 메모리 장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 메모리 장치는, 워드라인용 도전막; 상기 워드라인용 도전막의 일측영역에 연결된 제1 비트라인용 콘택 패턴; 상기 제1 콘택 패턴에 연결된 제1 비트라인용 도전막 패턴; 상기 제1 비트라인용 도전막 패턴상에 연결된 제1 금속 배선용 콘택 패턴;상기 제1 금속 배선용 콘택 패턴에 일측이 연결된 퓨즈; 상기 워드라인용 도전막의 타측영역에 연결된 제2 비트라인용 콘택 패턴; 상기 제2 비트라인용 콘택 패턴에 연결된 제2 비트라인용 도전막 패턴; 상기 제1 및 제2 금속 배선용 콘택 패턴의 사이 영역에 상기 제1 및 제2 금속 배선용 콘택 패턴과 같은 층에 배치되며, 상기 퓨즈를 둘러싸도록 하나의 막으로 배치된 제1 가드링용 금속막; 및 상기 제2 비트라인용 도전막 패턴상에 연결된 제2 금속 배선용 콘택 패턴을 포함한다.
또한, 상기 제1 가드링용 금속막은 플로팅 상태를 유지하는 것을 특징으로 한다. 또한, 상기 제2 금속 배선용 콘택 패턴 상부에 연결되며, 상기 퓨즈와 같은 층의 도전막으로 배치된 제1 금속패턴을 더 포함하는 것을 특징으로 한다.
또한, 상기 제1 및 제2 비트라인용 도전막 패턴과 같은 층을 이루며, 상기 제1 가드링용 금속막의 하단에 접속된 제3 비트라인 도전막 패턴을 더 포함하는 것을 특징으로 한다.
또한, 상기 제1 가드링용 금속막의 상단에 접속되며, 상기 퓨즈와 같은 층의 도전막으로 배치된 가드링용 제2 금속막을 더 포함하는 것을 특징으로 한다.
또한, 상기 가드링용 제2 금속막의 상단면에 연결된 제3 금속 배선용 콘택 패턴; 및 상기 제3 금속 배선용 콘택 패턴의 상단면에 연결된 제2 금속패턴을 더 포함하는 것을 특징으로 한다.
본 발명에 의해서 퓨즈영역에 레이저 조사에 의해 블로잉된 퓨즈와 이웃한 가드링 사이에 신호가 전달문제를 해결할 수 있다. 또한 퓨즈 주변에 가드링을 하나의 막으로 퓨즈를 완전히 감싸는 형태로 배치하기 때문에, 다수의 조각으로 형성된 퓨즈 가드링에 의해 신호가 전달되는 문제를 제거하였다.
이하 첨부한 도면을 참조하여 본 발명에 따른 반도체 메모리장치의 내부전압 발생회로의 실시예에 대하여 자세하게 살펴보기로 한다.
도 1은 반도체 메모리 장치를 나타내는 단면도로서, 좌측영역은 셀영역의 단면을 나타내고 우측영역은 퓨즈영역을 나타낸다.
도 1의 도시된 바와 같이, 반도체 메모리 장치의 셀영역은 기판(10) 상부에 소자분리막(11), 활성영역(13), 게이트 패턴(14), 제1 및 제2 스토리지 노드 콘택플러그(15,18), 비트라인 콘택플러그(15b), 비트라인(16), 층간절연막(12,17,22,25)과 캐패시터를 형성하는 스토리지 노드 콘택플러그(19), 유전체박막(20), 플레이트전극(23,24)을 구비한다. 플레이트 전극(23,24)는 폴리실리콘막(23)과, TiN막(24)으로 구성되어 있다.
한편 반도체 장치의 퓨즈영역은 기판상에 층간절연막(11',17',22')과, 폴리실리콘막(23')과 TiN막(24')으로 구성된 퓨즈와, 퓨즈상부에 형성된 층간절연막(25')과 수분침투를 방지하기 위한 가드링(27)을 구비한다. 또한, 도면부호 26은
리페어 공정시 퓨즈 블로잉을 위해 퓨즈상부의 층간절연막(21)을 일정두 께만큼 제거하여 형성된 퓨즈박스를 나타낸다. 여기서 층간절연막(11',17',22')과 퓨즈(23',24')는 따로 제조되는 것이 아니고 셀영역에서의 층간절연막(11,17,22)과 캐패시터의 플레이트전극(23,24)이 형성될 때 각각 같이 형성되는 막들이다.
퓨즈는 전술한 바와 같이 반도체 소자의 결함(Fail)이 발생한 경우에 결함이 발생한 부분을 리페어하기 위한 것으로, 통상 추가적인 공정으로 따로 형성하는 것은 아니고 셀영역의 비트 라인(Bit Line) 또는 워드 라인(Word line)을 이루는 도전층(예컨대 폴리실리콘)을 이용하여 형성한다.
그러나, 반도체 장치의 집적도가 높아지면서 반도체 장치의 구조물의 높이도 높아지게 되었고, 이로 인하여 비교적 하부구조인 워드라인이나 비트라인을 이용해서 퓨즈를 형성하게 되면 이후 퓨즈박스를 형성하기 위해서 많은 층간절연막을 제 거해야하는 어려움이 생기게 되었다. 따라서 최근에는 반도체 장치의 높은 위치에서 형성되는 도전층을 퓨즈라인으로 이용하고 있는데, 금속배선이나 캐패시터의 플레이트전극용 도전막을 퓨즈라인으로 이용하고 있는 것이다. 도 1에 도시된 퓨즈(23',24')도 셀영역에 형성된 캐패시터의 플레이트 전극(23,24)을 형성하는 도전막으로 형성한 것이다. 최근에는 반도체 메모리 장치의 제조시 기판부터 최상단막까지 높이가 너무 높아져서, 퓨즈를 금속배선층을 이용하여 제조하고 있다.
도 2는 도 1에 도시된 퓨즈를 보여주는 평면도이다.
도 2에 도시된 바와 같이 퓨즈 영역에는 퓨즈영역을 가로지르는 퓨즈(F)가 배치된다. 퓨즈영역에 배치되는 도전막은 별로의 공정으로 형성할 수도 있지만, 셀어레이가 있는 곳에 도전막이 형성될 때에 퓨즈영역에도 퓨즈를 포함한 다른 도전막들이 형성된다. 퓨즈(F)의 주변에는 가드링이 퓨즈(F)를 감싸듯이 배치되어 있는데, 퓨즈영역은 레이저 조사로 퓨즈를 블로잉시키기 위해서 메모리 장치의 다른 영역에 비해 식각이 많이 되어 공간이 형성된다. 이 공간을 통해 메모리 장치의 다른 영역으로 불순물이 침투하는 것을 방지하기 위해 가드링을 형성한다. 퓨즈는 도 2에 도시된 바와 같이 가드링을 완전히 관통하여 배치되는 것이 일반적이다. 워드라인용 도전막(WL)과 비트라인용 도전막(BL)이 도 2의 경우와 같이 배치된다. 퓨즈(F)는 워드라인용 도전막(WL)과 콘택(M1C)을 통해 연결된다.
도 2에서 가드링은 비트라인용 도전막(BL)과 제1 메탈(M1)을 이용하여 형성하고, 퓨즈는 제2 메탈을 이용하여 형성하고 있다. 가드링은 비트라인용 도전 막(BL)을 도 2에서와 같이 다수의 패턴으로 배치시키고 있다.
반도체 메모리 장치는 임의의 셀에 에러가 발생하면, 퓨즈를 사용하여 어드레스 경로를 대체함으로서, 예비셀이 대신 억세스될 수 있도록 함으로서 정상동작하도록 하고 있다. 전술한 바와 같이, 퓨즈가 있는 부분은 퓨즈 주변의 회로에 영향을 주지 않도록 퓨즈를 감싸는 형태로 가드링을 형성한다. 가드링은 도 2에 도시된 바와 같이, 금속배선용 막과 콘택용 패턴을 한뜸씩 형성하고 있다. 가드링에는 바이어스가 인가된다.
일반적으로 레이저를 조사하기 위한 퓨즈 영역은 좁고, 퓨즈위로 형성되는 다른 패턴막의 높이는 매우 높기 때문에, 다수의 패턴을 이용하여 퓨즈 가드링을 만들게 된다. 그러나, 퓨즈 가드링으로 형성된 콘택용 패턴과 금속배선용 막의 사이 영역에 이물질이 삽입이 되기 쉽고, 그로 인해 누설 전류가 생길 수 있다. 퓨즈를 레이저 조사하여 블로잉시키고 나면, 블로잉된 퓨즈를 통해서는 신호전달이 없어야 하는데, 누설전류가 발생하여 블로잉된 퓨즈를 통해 신호가 전달되는 경우가 있는 것이다. 이 경우 반도체 메모리 장치는 리페어 된 셀의 주소를 정확하게 알 수 없어 데이터 억세스시 오류를 일으킬 수 있다.
본 발명은 전술한 문제점을 해결하기 위하여 게이트 패턴과 같은 층의 패턴을 통하여 퓨즈로 신호를 전달하게 하고, 비트 라인용 금속막과 콘택용 금속 패턴을 통으로 가드링을 형성하고, 이 가드링에 바이어스를 인가하지 않음으로써 즉, 플로팅(floating)되게 한 메모리 장치를 제안한다. 즉, 본 발명은 금속 퓨즈를 사 용하고, 그 주변에 형성되는 가드링을 형성하는데 가드링을 통으로 형성한 것을 특징으로 하는 메모리 장치를 제공한다.
도 3은 본 발명의 바람직한 실시예에 따른 퓨즈의 평면도이다.
도 3에 도시된 바와 같이, 본 실시예에 따른 반도체 메모리 장치의 퓨즈부는 금속배선용 도전막으로 형성된 퓨즈(F)와, 워드라인용 도전막(WL)과, 비트라인 콘택용 패턴(M1BC)과, 비트라인용 도전막(BL)과, 콘택용 패턴(M1C)을 포함한다. 이때 워드라인용 도전막(WL)의 양쪽 끝에 형성한 비트라인용 도전막(BL)이 퓨즈(F)의 주변을 감싸고 있으며, 이 감싸고 있는 비트라인용 도전막(BL)을 버퍼막으로 하여 콘택(M1C)를 형성시킨다.
도 4는 본 발명의 바람직한 실시예에 따른 퓨즈부의 단면도이다. 도 4에 도시된 도면의 부호는 각각의 패턴에 하나의 도면부호가 있으며, 같은 층에 형성된 패턴은 우측에 도시된 도면부호에 의해 표시되며, 이 표시가 도 3에 표시된 도면부호이다.
도 4를 참조하여 본 실시예에 따른 반도체 메모리 장치의 퓨즈부는 워드라인용 도전막(10)의 상부에 비트라인 콘택 패턴(11,9)을 형성하고, 그 상부에 비트라인용 도전막(12,13,14)을 형성하고, 그 상부에 콘택 패턴(15,16,17)을 형성하고, 그 상부에 금속배선용 도전막(18,19,20)과, 그 상부에 콘택 패턴(21)을 형성하고, 그 상부에 금속배선용 도전막(22,23)을 형성한다. 여기서 퓨즈(F)는 금속배선용 도 전막(18)으로 형성되어 있으며, 도전막(10)은 워드라인용 도전막(WL)을 나타내는 막이고, 비트라인 콘택 패턴(11,9)은 비트라인 콘택(M1BC)을 나타내는 막이고, 도전막(12,13,14)은 비트라인용 도전막을 나타내는 막이다. 콘택(15,16,17)은 제1 금속배선과 비트라인을 연결하기 위한 콘택(M1C)를 이용한 패턴이다. 도전막(18,19,20)은 제1 금속배선(M2)을 이용한 것이며, 도전막(22,23)은 제2 금속배선(M2)과 같은 층의 배선을 이용한 것이다. 콘택 패턴(21)도 제1 금속배선과 제2 금속배선(M1,M2)의 사이를 연결하는 콘택과 같은 층의 패턴을 이용한 것이다. 또한 도전막(18)이 퓨즈로 구현된다.
이를 자세히 살펴보면, 본 실시예에 따른 반도체 메모리 장치의 퓨즈부는 워드라인용 도전막(10)과, 워드라인용 도전막(10)의 일측영역에 연결된 제1 비트라인용 콘택 패턴(11)과, 제1 비트라인용 콘택 패턴(11)에 연결된 제1 비트라인용 도전막 패턴(12)과, 제1 비트라인용 도전막 패턴(12)상에 연결된 제1 금속 배선용 콘택 패턴(15)과, 제1 금속 배선용 콘택 패턴(15)에 일측이 연결된 퓨즈(F)와, 워드라인용 도전막(10)의 타측영역에 연결된 제2 비트라인용 콘택 패턴(9)과 제2 비트라인용 콘택 패턴(9)에 연결된 제2 비트라인용 도전막 패턴(14)과, 제1 및 제2 금속 배선용 콘택 패턴(15,17)의 사이 영역에 제1 및 제2 금속 배선용 콘택 패턴(15,17)과 같은 층에 배치되며, 퓨즈(F)를 둘러싸도록 하나의 막으로 배치된 제1 가드링용 금속막(16)과, 제2 비트라인용 도전막 패턴(14)에 연결된 제2 금속 배선용 콘택 패턴(17)을 포함하는 반도체 메모리 장치를 제공한다.
또한, 본 실시예에 따른 반도체 메모리 장치의 퓨즈부는 제1 가드링용 금속 막(16)은 플로팅 상태를 유지하는 것을 특징으로 한다. 또한, 본 실시예에 따른 반도체 메모리 장치의 퓨즈부는 제2 금속 배선용 콘택 패턴(17) 상부에 연결되며, 퓨즈(F)와 같은 층의 도전막으로 배치된 제1 금속패턴(20)을 더 포함하는 것을 특징으로 한다.
또한, 본 실시예에 따른 반도체 메모리 장치의 퓨즈부는 제1 및 제2 비트라인용 도전막 패턴(12,14)과 같은 층을 이루며, 제1 가드링용 금속막의 하단에 접속된 제3 비트라인 도전막 패턴(13)을 더 포함하는 것을 특징으로 한다.
또한, 본 실시예에 따른 반도체 메모리 장치의 퓨즈부는 제1 가드링용 금속막(16)의 상단에 접속되며, 퓨즈(F)와 같은 층의 도전막으로 배치된 가드링용 제2 금속막(19)을 더 포함하는 것을 특징으로 한다.
또한, 본 실시예에 따른 반도체 메모리 장치의 퓨즈부는 가드링용 제2 금속막(19)의 상단면에 연결된 제3 금속 배선용 콘택 패턴(21)과, 제3 금속 배선용 콘택 패턴(21)의 상단면에 연결된 제2 금속패턴(22)을 더 포함하는 것을 특징으로 한다.
여기에서 도시된 것과 같이, 퓨즈(F)는 콘택(15)에 연결되며, 콘택(15)을 통해 비트라인 도전막(12)와 콘택(11) 및 워드라인용 도전막(10)에 연결된다. 워드라인용 도전막(10)은 가드링으로 되어 있는 콘택(M1C)중 하나(16)와는 연결되어 있지 않다. 또한, 워드라인용 도전막(10)은 비트라인 콘택(9)과 연결된다. 여기서 비트라인용 도전막(12,13,14)은 가드링을 이루는 콘택(15,16,17)를 형성할 때에 버퍼막 역할을 하게 된다.
본 실시예에 따른 반도체 메모리 장치의 퓨즈부는 게이트용 도전막을 통하여 퓨즈의 신호를 전달하게 하고, 비트라인용 도전막 위에 금속 라인과 콘택을 형성하여 통으로 가드링을 형성하고, 이 가드링에 바이어스를 인가하지 않음으로서 플로팅되게 하여 누설전류의 가능성을 줄이도록 레이아웃을 한 것이 특징이다.
또한, 본 실시예에 따른 메모리 장츠이 퓨즈부에 형성하는 비트라인용 콘택의 형태는 사각형 또는 원형의 단면을 가지도록 형성한다. 또한 여기서는 퓨즈를 제1 금속배선용 도전막으로 형성하였지만, 제2 금속배선용 도전막으로 형성하는 것도 가능하다.
이상 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으로, 본 발명은 당업자라면 이하 첨부된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서 또 다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다.
도 1은 반도체 메모리 장치의 퓨즈부를 나타내는 단면도.
도 2는 도 1에 도시된 퓨즈부를 보여주는 평면도.
도 3은 본 발명의 바람직한 실시예에 따른 퓨즈부의 평면도.
도 4는 본 발명의 바람직한 실시예에 따른 퓨즈부의 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
M1,M2: 메탈 BL: 비트라인용 도전막
WL: 워드라인용 도전막 M1BC, M1C,M2C: 콘택
F: 퓨즈

Claims (7)

  1. 워드라인용 도전막;
    상기 워드라인용 도전막의 일측영역에 연결된 제1 비트라인용 콘택 패턴;
    상기 제1 비트라인용 콘택 패턴에 연결된 제1 비트라인용 도전막 패턴;
    상기 제1 비트라인용 도전막 패턴상에 연결된 제1 금속 배선용 콘택 패턴;
    상기 제1 금속 배선용 콘택 패턴에 일측이 연결된 퓨즈
    상기 워드라인용 도전막의 타측영역에 연결된 제2 비트라인용 콘택 패턴;
    상기 제2 비트라인용 콘택 패턴에 연결된 제2 비트라인용 도전막 패턴;
    상기 제2 비트라인용 도전막 패턴상에 연결된 제2 금속 배선용 콘택 패턴; 및
    상기 제1 및 제2 금속 배선용 콘택 패턴의 사이 영역에 상기 제1 및 제2 금속 배선용 콘택 패턴과 같은 층에 배치되며, 상기 퓨즈를 둘러싸도록 하나의 막으로 배치된 제1 가드링용 금속막
    을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제1 가드링용 금속막은 플로팅 상태를 유지하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제2 금속 배선용 콘택 패턴 상부에 연결되며, 상기 퓨즈와 같은 층의 도전막으로 배치된 제1 금속패턴을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제1 및 제2 비트라인용 도전막 패턴과 같은 층을 이루며, 상기 제1 가드링용 금속막의 하단에 접속된 제3 비트라인 도전막 패턴을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 잇어서,
    상기 제1 가드링용 금속막의 상단에 접속되며, 상기 퓨즈와 같은 층의 도전막으로 배치된 가드링용 제2 금속막을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 가드링용 제2 금속막의 상단면에 연결된 제3 금속 배선용 콘택 패턴; 및
    상기 제3 금속 배선용 콘택 패턴의 상단면에 연결된 제2 금속패턴을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제1 및 제2 비트라인용 콘택은 사각형 또는 원형의 단면을 가지는 것을 특징으로 하는 반도체 메모리 장치.
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