KR100492902B1 - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

Info

Publication number
KR100492902B1
KR100492902B1 KR10-2002-0086509A KR20020086509A KR100492902B1 KR 100492902 B1 KR100492902 B1 KR 100492902B1 KR 20020086509 A KR20020086509 A KR 20020086509A KR 100492902 B1 KR100492902 B1 KR 100492902B1
Authority
KR
South Korea
Prior art keywords
fuse
normal
cell
repair
error
Prior art date
Application number
KR10-2002-0086509A
Other languages
English (en)
Other versions
KR20040060000A (ko
Inventor
장헌용
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2002-0086509A priority Critical patent/KR100492902B1/ko
Publication of KR20040060000A publication Critical patent/KR20040060000A/ko
Application granted granted Critical
Publication of KR100492902B1 publication Critical patent/KR100492902B1/ko

Links

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70Masking faults in memories by using spares or by reconfiguring
    • G11C29/78Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G11C29/787Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using a fuse hierarchy

Landscapes

  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

본 발명은 리페어 공정을 실시하였음으로 불고하고 다시 에러가 발생하는 경우에도 다시 리페어를 추가적으로 실시할 수 있는 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 다수의 노멀셀; 상기 노멀셀 중에서 에러가 발생한 노멀셀을 대체하기 위한 다수의 예비셀;다수의 퓨즈를 각각 구비하여, 상기 에러가 발생한 노멀셀에 대한 억세스시 상기 예비셀이 대체하여 억세스될 수 있도록 어드레스 경로를 대체하기 위한 다수의 노멀 퓨즈세트; 및 상기 다수의 노멀 퓨즈세트중 에러가 발생한 노멀 퓨즈세트를 비활성화시키고, 상기 예비셀을 억세스하거나 또는 새로운 예비셀을 억세스하기 위해 구비되는 다수의 퓨즈를 각각 구비한 다수의 리페어 퓨즈세트를 구비하며, 상기 리페어 퓨즈세트는 상기 에러가 발생된 노멀퓨즈세트에 의해 대체된 예비셀을 억세스하거나, 새로운 예비셀을 억세스하기 위해 선택적인 레이저 조사에 의해 블로잉될 다수의 어드레스용 퓨즈와, 레이저 조사에 의한 블로잉 여부에 따라 인에이블 여부를 선택하기 위한 인에이블 퓨즈와, 상기 에러가 발생된 노멀퓨즈세트의 동작을 차단하기 위해 선택적인 레이저 조사에 의해 블로잉될 다수의 리페어 퓨즈를 구비하는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.

Description

반도체 메모리 장치{Semiconductor Memory device}
본 발명은 반도체 장치에 관한 것으로, 특히 반도체 장치의 리페어 공정시 사용되는 퓨즈와 퓨즈박스에 관한 것이다.
반도체 장치, 특히 메모리장치 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행 하지 못하므로 불량품으로 처리된다. 그러나 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(yield)측면에서 비효율적인 처리방법이다.
따라서, 현재는 메모리장치 내에 미리 설치해둔 예비 메모리 셀(이하 리던던시(redundancy) 셀이라 함)을 이용하여 불량 셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다.
리던던시 셀을 이용한 리페어 작업은 통상, 일정 셀 어레이(cell array)마다 스페어 로우(spare low)와 스페어 칼럼(sparecolumn)을 미리 설치해 두어 결함이 발생된 불량 메모리 셀을 로우/컬럼 단위로 스페어 메모리 셀로 치환해 주는 방식으로 진행된다.
이를 자세히 살펴보면, 웨이퍼 가공 완료후 테스트를 통해 불량 메모리 셀을 골라내면 그에 해당하는 어드레스(address)를 스페어 셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부회로에 행하게 된다. 따라서, 실제 사용시에는 불량 라인에 해당하는 어드레스 신호가 입력되면 이 대신 예비 라인으로 선택이 바뀌게 되는 것이다.
전술한 프로그램 방식 중에서, 가장 널리 사용되는 방식이 레이저 빔으로 퓨즈를 태워 끊어버리는 방식인데, 레이저의 조사에 의해 끊어지는 배선을 퓨즈라 하고, 그 끊어지는 부위와 이를 둘러싸는 영역을 퓨즈 박스라 한다. 통상적으로 퓨즈라인 상부에는 일정한 두께의 절연막을 남겨, 리페어 공정시 레이저 조사에 의해 퓨즈가 끊어 지는 공정에 완충역할을 하도록 하고 있다.
도1은 종래 기술에 의한 반도체 메모리 장치를 나타내는 단면도로서, 좌측영역은 셀영역의 단면을 나타내고 우측영역은 퓨즈영역을 나타낸다.
도1의 도시된 바와 같이, 반도체 메모리 장치의 셀영역은 기판(10) 상부에 소자분리막(11), 활성영역(13), 게이트 패턴(14), 제1 및 제2 스토리지 노드 콘택플러그(15a,18), 비트라인 콘택플러그(15b), 비트라인(16), 층간절연막(12,17,22)과 캐패시터를 형성하는 스토리지 노드 콘택플러그(19), 유전체박막(20), 플레이트전극(23,24)을 구비한다. 플레이트 전극(23,24)는 폴리실리콘막(23)과, TiN막(24)으로 구성되어 있다.
한편 반도체 장치의 퓨즈영역은 기판상에 층간절연막(11',17',22')과, 폴리실리콘막(23')과 TiN막(24')으로 구성된 퓨즈와, 퓨즈상부에 형성된 층간절연막(26)과 수분침투를 방지하기 위한 가드링(27)을 구비한다. 또한, 도면부호 26은 리페어 공정시 퓨즈블로잉을 위해 퓨즈상부의 층간절연막(21)을 일정두께만큼 제거하여 형성된 퓨즈박스를 나타낸다. 여기서 층간절연막(11',17',22')은 따로 형성되는 것이 아니고, 셀영역에서의 층간절연막(11,17,22)이 형성될 때 각각 같이 형성되는 막이다.
퓨즈는 전술한 바와 같이 반도체 소자의 결함(Fail)이 발생한 경우에 결함이 발생한 부분을 리페어하기 위한 것으로, 통상 추가적인 공정으로 따로 형성하는 것은 아니고 셀영역의 비트 라인(Bit Line) 또는 워드 라인(Word line)을 이루는 도전층(예컨대 폴리실리콘)을 이용하여 형성한다.
특히 최근에 반도체 장치의 집적도가 높아지면서 반도체 장치의 구조물의 높이도 높아지게 되었다, 이로 인하여 비교적 하부구조인 워드라인이나 비트라인을 이용해서 퓨즈를 형성하게 되면 이후 퓨즈박스를 형성하기 위해서 많은 층간절연막을 제거해야하는 어려움이 생기게 되었다. 따라서 최근에는 반도체 장치의 높은 위치에서 형성되는 도전층을 퓨즈라인으로 이용하고 있는데, 금속배선이나 캐패시터의 전극용 도전막을 퓨즈라인으로 이용하고 있다.
도1에 도시된 퓨즈(23',24')는 셀영역에 형성된 캐패시터의 플레이트 전극(23,24)을 형성하는 도전막으로 형성한 것이다.
도2는 통상적인 반도체 메모리 장치의 셀어레이를 나타내는 평면도이다.
도2를 참조하여 살펴보면, 반도체 메모리 장치는 다수의 메모리셀을 구비하고 있는 셀어레이(셀어레이0 ~ 셀어레이7)를 구비한다. 하나의 셀어레이(예컨대 셀어레이3)는 결함이 발견된 노멀셀을 구비된 예비셀로 어드레스 패스를 치환하기 위한 다수의 퓨즈를 구비하고 있는 퓨즈부(100)를 구비한다.
하나의 셀어레이(예컨대 셀어레이3)는 기본적으로 배치된 노멀셀과, 추가적으로 예비셀를 구비한다. 예비셀은 노멀셀에 에러가 났을 때 치환하기 위해 추가로 구비된 셀이다. 그러나 예비셀은 면적의 제한 때문에 무조건 많이 만들수 없으므로 노멀셀을 만들고 면적을 고려하여 그 수를 적정하게 정한다. 여기서 구비된 노멀셀의 수에 따라 퓨즈부에서 구비되는 퓨즈세트가 정해진다.
도3은 도2에 도시된 퓨즈부를 나타내는 평면도이다.
도3을 참조하여 살펴보면, 퓨즈부(100)는 16개의 어드레스를 치환하기 위해 16개의 노멀 퓨즈세트가 구비되어 있다. 하나의 셀어레이에 구비되는 예비 셀의 수에 따라 치환할 수 있는 로우어드레스의 수와 컬럼어드레스의 수가 정해지고, 여기서 정해지는 어드레스의 수에 따라 퓨즈부(100)에 구비되는 퓨즈세트의 수가 정해진다. 예컨대 도3에 도시된 노멀 퓨즈세트가 로우어드레스만을 치환한다면, 하나의 셀어레이에서 총 16개의 워드라인을 예비워드라인으로 치환할 수 있는 것이다.
도4는 도3에 도시된 16개의 노멀퓨즈세트중 하나를 나타내는 퓨즈세트이다.
도4를 참조하여 살펴보면, 하나의 노멀 퓨즈세트(예컨대 210)는 어드레스에 대응하기 위한 다수의 어드레스 퓨즈(A0 ~ AA)와, 노멀 퓨즈세트(210)를 인에이블시키기 위한 인에이블 퓨즈(enable)를 구비한다. 여기서 30은 퓨즈가드링을 도시한 것이고, 도시된 4개의 더미퓨즈는 반도체 제조공정 특성상 퓨즈가드링에 가까이 형성되는 퓨즈는 제대로 신뢰성있게 제조되기 힘들기 때문에 실제 리페어시에는 사용되지 않도록 정한 것이다.
반도체 메모리 장치가 완성되고 나서 셀어레이에 구비된 노멀셀에 에러가 발견되었을 경우, 노멀 퓨즈세트에 구비된 어드레스 퓨즈(A2 ~ AC)를 에러셀에 해당되는 어드레스에 따라 레이저를 선택적으로 조사하여 블로잉(blowing)한다. 이렇게 함으로서 실제 동작시에는 에러셀에 해당되는 어드레스가 입력되면, 에러가 발생한 에러셀을 억세스하는 것이 아니라 리페어된 노멀퓨즈세트를 통해 정해지는 예비셀을 억세스하게 되는 것이다.
그러나 실제 결함셀을 발견하고 구비된 노멀퓨즈세트를 이용해서 리페어를 한 상태에서 다시 테스트를 하게되면 다시 에러셀이 발생된다. 이는 퓨즈의 블로잉등을 포함하는 퓨즈부에 에러가 발생했을 수도 있고, 추가적으로 구비된 예비셀에 에러가 발생했을 수도 있다. 통상 한번의 리페어를 하고나서 다시 최종 테스트를 할 때 약 10~20%의 반도체 장치가 에러가 수정되지 않고 유지되고 있다.
본 발명은 리페어 공정을 실시하였음으로 불고하고 다시 에러가 발생하는 경우에도 다시 리페어를 추가적으로 실시할 수 있는 반도체 메모리 장치를 제공하는 것을 목적으로 한다.
상기의 목적을 달성하기 위하여, 본 발명은 다수의 노멀셀; 상기 노멀셀 중에서 에러가 발생한 노멀셀을 대체하기 위한 다수의 예비셀;다수의 퓨즈를 각각 구비하여, 상기 에러가 발생한 노멀셀에 대한 억세스시 상기 예비셀이 대체하여 억세스될 수 있도록 어드레스 경로를 대체하기 위한 다수의 노멀 퓨즈세트; 및 상기 다수의 노멀 퓨즈세트중 에러가 발생한 노멀 퓨즈세트를 비활성화시키고, 상기 예비셀을 억세스하거나 또는 새로운 예비셀을 억세스하기 위해 구비되는 다수의 퓨즈를 각각 구비한 다수의 리페어 퓨즈세트를 구비하며, 상기 리페어 퓨즈세트는 상기 에러가 발생된 노멀퓨즈세트에 의해 대체된 예비셀을 억세스하거나, 새로운 예비셀을 억세스하기 위해 선택적인 레이저 조사에 의해 블로잉될 다수의 어드레스용 퓨즈와, 레이저 조사에 의한 블로잉 여부에 따라 인에이블 여부를 선택하기 위한 인에이블 퓨즈와, 상기 에러가 발생된 노멀퓨즈세트의 동작을 차단하기 위해 선택적인 레이저 조사에 의해 블로잉될 다수의 리페어 퓨즈를 구비하는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도5는 본 발명의 바람직한 일실시예에 따른 반도체 장치를 나타내는 블럭구성도이다.
도5를 참조하여 살펴보면, 본 실시예에 따른 반도체 장치는 셀어레이의 결함셀을 구제하기 위한 다수의 노멀 퓨즈세트(200,노멀퓨즈세트0 ~ 노멀퓨즈세트15)와, 노멀퓨즈세트의 결함을 리페어하기 위한 다수의 리페어퓨즈세트(300, 리페어 퓨즈세트0 ~ 리페어퓨즈세트3)를 구비한다.
노멀퓨즈세트는 셀어레이의 노멀셀에 결함이 발견되었을 때에 추가로 구비된 예비셀로 대체하기 위해 어드레스 패스를 치환하기 위해 구비되는 것이고, 리페어퓨즈세트는 노멀퓨즈세트를 이용해서 결함이 발견된 노멀셀을 예비셀로 대체한 후에 리페어에 사용된 노멀 퓨즈세트 또는 예비셀에 에러등의 원인으로 다시 결함셀이 발생하였을 때 사용된 노멀 퓨즈세트를 리페어 하기 위한 것이다.
도6은 도5에 도시된 노멀 퓨즈세트(예컨대 210)를 나타내는 평면도이다.
도6을 참조하여 살펴보면, 노멀 퓨즈세트(210)는 어드레스에 대응하기 위한 다수의 어드레스용 퓨즈(A0 ~ AA)와, 노멀 퓨즈세트(210)를 인에이블시키기 위한 인에이이블 퓨즈(enable)를 구비한다. 여기서 어드레스용 퓨즈(A0 ~ AA)의 수는 10개를 도시하였으나, 그 수는 치환해야할 어드레스에 따라 정해진다. 또한 여기서 31은 퓨즈가드링을 도시한 것이고, 도시된 4개의 더미퓨즈는 반도체 제조공정 특성상 퓨즈가드링에 가까이 형성되는 퓨즈는 제대로 신뢰성있게 제조되기 힘들기 때문에 실제 리페어시에는 사용되지 않도록 정한 것이다.
도7은 도5에 도시된 리페어 퓨즈세트(예컨대 310)를 나타내는 평면도이다.
도7을 참조하여 살펴보면, 리페어 퓨즈세트(310)은 어드레스에 대응하기 위한 다수의 어드레스용 퓨즈(A0 ~ AA)와, 리페어 퓨즈세트(210)를 인에이블시키기 위한 리페어 인에이이블 퓨즈(Repair Enable)와, 노멀퓨즈세트를 차단하기 위한 리페어퓨즈(Repair E0 ~ Repair E3)를 구비한다. 여기서 어드레스용 퓨즈(A0 ~ AA)의 수는 10개를 도시하였으나, 그 수는 노멀 퓨즈세트에 구비되는 어드레스용 퓨즈의 수에 따라 정해진다. 또한 여기서도 35은 퓨즈가드링을 도시한 것이고, 도시된 4개의 더미퓨즈는 반도체 제조공정 특성상 퓨즈가드링에 가까이 형성되는 퓨즈는 제대로 신뢰성있게 제조되기 힘들기 때문에 실제 리페어시에는 사용되지 않도록 정한 것이다.
도5 내지 도7을 참조하여 본 발명의 반도체 메모리 장치에 대해서 설명한다.
반도체 메모리 장치가 완성되고 나서 웨이퍼레벨에서 테스트를 진행하여 단위셀에 에러가 있는지 검사하여 에러가 발견된 노멀셀은 준비된 예비셀로 대체하게된다. 에러가 발견된 노멀셀을 예비셀로 대체하는 과정은 에러셀에 해당되는 어드레스가 입력되면 에러셀을 억세스하는 것이 아니라 예비셀을 억세스할 수 있도록 노멀퓨즈세트중 하나의 어드레스용 퓨즈(A0~AA)를 상기 어드레스에 따라 선택적으로 블로잉하는 것이다. 퓨즈 블로잉은 해당되는 퓨즈에 레이저를 조사하여 블로잉시킨다.
그런데 한번 리페어 공정을 지나고 나서 다시 테스터를 해보면 여전히 에러셀이 발견되는 경우가 있다. 이 경우는 대체된 예비셀에 에러를 가지고 있는 경우와 에러셀을 구제하기 위해 사용된 노멀퓨즈세트가 제대로 퓨즈가 블로잉되지 않는 등의 에러를 가지고 있는 경우가 있을 수 있다.
이 때에 추가로 구비된 리페어 퓨즈세트를 이용하여 다시 한번더 리페어 공정을 수행하는 것이다. 다시 에러가 발견되는 단위셀에 대한 어드레스에 따라 리페어퓨즈세트의 어드레스용 퓨즈(A0~AA)를 선택적으로 블로잉하고, 한편으로는 리페어 퓨즈세트에 구비된 리페어퓨즈(repair E0 ~ repair E3)를 선택적으로 블로잉하여 에러가 생긴 노멀퓨즈세트를 차단하도록 한다. 따라서 리페어 퓨즈세트에 구비된 리페어퓨즈(repair E0 ~ repair E3)의 수는 노멀퓨즈세트의 수에 따라 정해지며 본 실시예에서는 노멀퓨즈세트가 16개 이므로 4개의 리페어퓨즈를 사용하였다.
그리고 리페어퓨즈세트는 리페어 인에이블 퓨즈(Repair Enable)의 블로잉에 의해 인에이블 되고, 리페어퓨즈세트가 인에이블되면 리페어 퓨즈세트가 노멀퓨즈세트보다는 우선하여 어드레스를 입력받도록 선택되도록 한다.
이전에는 리페어 공정을 하고 난 후에 다시 발생되는 에러에 대해서는 여분의 예비셀과 여분의 노멀퓨즈세트가 있다하더라도 구체할 방법이 없었으나, 본 발명은 추가로 구비된 리페어 퓨즈세트에 의해 한번의 리페어 공정에서 완전히 에러가 구제되지 않은 경우 다시 남아 잇는 예비셀과 여분의 노멀퓨즈세트를 이용하여 구제할 수 가 있어 전체적으로 수율을 올리수 있다.
도8는 도5에 도시된 리페어 퓨즈세트의 다른 실시예를 나타내는 평면도이다.
도8은 전체적으로는 도7과 같은 형태를 하고 있으나 리페어 인에이블 퓨즈의 위치를 리페어퓨즈(repair E0~ repair E3) 옆에다 형성하는 것이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의해서 리페어 공정을 하고 난 후에 생기는 결함셀을 다시 리페어할 수 있어 수율이 향상되는 효과를 기대할 수 있다.
도1은 통상적인 반도체 메모리 장치의 퓨즈를 나타내는 단면도.
도2는 통상적인 반도체 메모리 장치의 셀어레이를 나타내는 평면도.
도3은 도2에 도시된 퓨즈부를 나타내는 평면도.
도4는 도3에 도시된 16개의 노멀퓨즈세트중 하나를 나타내는 퓨즈세트.
도5는 본 발명의 바람직한 일실시예에 따른 반도체 장치를 나타내는 블럭구성도.
도6은 도5에 도시된 노멀 퓨즈세트를 나타내는 평면도.
도7은 도5에 도시된 리페어 퓨즈세트를 나타내는 평면도.
도8는 도5에 도시된 리페어 퓨즈세트의 다른 실시예를 나타내는 평면도.
* 도면의 주요 부분에 대한 부호 설명
200 : 노멀 퓨즈세트
300 : 리페어 퓨즈세트

Claims (4)

  1. 다수의 노멀셀;
    상기 노멀셀 중에서 에러가 발생한 노멀셀을 대체하기 위한 다수의 예비셀;
    다수의 퓨즈를 각각 구비하여, 상기 에러가 발생한 노멀셀에 대한 억세스시 상기 예비셀이 대체하여 억세스될 수 있도록 어드레스 경로를 대체하기 위한 다수의 노멀 퓨즈세트; 및
    상기 다수의 노멀 퓨즈세트중 에러가 발생한 노멀 퓨즈세트를 비활성화시키고, 상기 예비셀을 억세스하거나 또는 새로운 예비셀을 억세스하기 위해 구비되는 다수의 퓨즈를 각각 구비한 다수의 리페어 퓨즈세트를 구비하며,
    상기 리페어 퓨즈세트는
    상기 에러가 발생된 노멀퓨즈세트에 의해 대체된 예비셀을 억세스하거나, 새로운 예비셀을 억세스하기 위해 선택적인 레이저 조사에 의해 블로잉될 다수의 어드레스용 퓨즈와, 레이저 조사에 의한 블로잉 여부에 따라 인에이블 여부를 선택하기 위한 인에이블 퓨즈와, 상기 에러가 발생된 노멀퓨즈세트의 동작을 차단하기 위해 선택적인 레이저 조사에 의해 블로잉될 다수의 리페어 퓨즈를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 노멀 퓨즈세트는
    상기 예비셀이 대체하여 억세스될 수 있도록 선택적인 레이저 조사에 의해 블로잉될 다수의 어드레스용 퓨즈; 및
    레이저 조사에 의한 블로잉 여부에 따라 인에이블 여부를 선택하기 위한 인에이블 퓨즈를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 삭제
  4. 제 2 항에 있어서,
    상기 리페어 퓨즈의 수는 상기 노멀 퓨즈세트의 수에 따라 정해지는 것을 특징으로 하는 반도체 메모리 장치.
KR10-2002-0086509A 2002-12-30 2002-12-30 반도체 메모리 장치 KR100492902B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2002-0086509A KR100492902B1 (ko) 2002-12-30 2002-12-30 반도체 메모리 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0086509A KR100492902B1 (ko) 2002-12-30 2002-12-30 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
KR20040060000A KR20040060000A (ko) 2004-07-06
KR100492902B1 true KR100492902B1 (ko) 2005-06-02

Family

ID=37351953

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0086509A KR100492902B1 (ko) 2002-12-30 2002-12-30 반도체 메모리 장치

Country Status (1)

Country Link
KR (1) KR100492902B1 (ko)

Also Published As

Publication number Publication date
KR20040060000A (ko) 2004-07-06

Similar Documents

Publication Publication Date Title
US5444000A (en) Method of fabricating integrated circuit with improved yield rate
KR100492902B1 (ko) 반도체 메모리 장치
KR100904463B1 (ko) 반도체 메모리 장치
KR20060011634A (ko) 효율적으로 결함셀을 리페어할 수 있는 반도체 메모리장치 및 그 제조방법
US20110101494A1 (en) Semiconductor memory device
KR100495911B1 (ko) 캐패시터용 접착층을 안티퓨즈로 이용한 반도체 메모리 장치
KR20040059936A (ko) 반도체 메모리 장치
KR100578224B1 (ko) 반도체 메모리 장치의 제조방법
KR20040095933A (ko) 효율적으로 결함셀을 리페어할 수 있는 반도체 메모리 장치
KR20050002078A (ko) 반도체 메모리 장치
KR100853460B1 (ko) 반도체 장치 제조방법
KR20050067538A (ko) 반도체 메모리 장치
KR100878496B1 (ko) 반도체 장치 및 그 제조방법
KR20050002072A (ko) 반도체 메모리 장치
KR20060011476A (ko) 효율적으로 결함셀을 리페어할 수 있는 반도체 메모리 장치
KR20120121690A (ko) 반도체 메모리 장치
KR20050003005A (ko) 반도체 메모리 장치
KR100587634B1 (ko) 반도체 메모리 장치
KR100492905B1 (ko) 반도체 장치 및 그 제조방법
KR100605608B1 (ko) 반도체 메모리 장치 및 그 제조방법
KR20040095925A (ko) 반도체 메모리 장치
KR100570067B1 (ko) 반도체 메모리 장치 및 그 제조방법
KR20040059821A (ko) 반도체 장치의 제조방법
US20020017662A1 (en) Manufacturing methods for defect removable semiconductor devices
KR20050097203A (ko) 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110429

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee