KR100495911B1 - 캐패시터용 접착층을 안티퓨즈로 이용한 반도체 메모리 장치 - Google Patents

Abstract

본 발명은 메모리 장치를 제조하는 중에 발생되는 결함셀을 구체하기 위해, 결함셀을 대체하게 되는 리페어셀에도 결함이 있을 경우 대체된 레페어셀에 대해서도 재구제가 가능하여 결함을 완전히 제거할 수 있는 반도체 메모리 장치 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 안티퓨즈와 메모리셀이 함께 집적화된 메모리 장치에 있어서, 상기 메모리셀 영역의 비트라인으로 사용되는 막으로 구비된 제1 도전층; 상기 메모리셀 영역의 플러그로 사용되는 막으로 구비되며, 상기 제1 도전층에 콘택된 제2 도전층; 상기 메모리셀 영역의 접착층으로 사용되는 막으로 구비되며, 상기 제2 도전층상에 배치된 절연층; 및 상기 메모리셀 영역의 캐패시터 하부전극용 도전막으로 사용되는 막으로 구비되며, 상기 절연층상에 배치된 제3 도전층을 구비하며, 상기 제2 도전층/절연층/제3 도전층이 안티퓨즈를 구성되는 반도체 메모리 장치를 제공한다.

Description

캐패시터용 접착층을 안티퓨즈로 이용한 반도체 메모리 장치{Semiconductor device using capacitor adhesion layer for anti-fuse}

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 리페어 공정시 사용되는 안티퓨즈와 그 제조방법에 관한 것이다.

반도체 메모리 장치, 특히 메모리장치 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행 하지 못하므로 불량품으로 처리된다. 그러나 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(yield)측면에서 비효율적인 처리방법이다.

따라서, 현재는 메모리장치 내에 미리 설치해둔 예비 메모리 셀(이하 리던던시(redundancy) 셀이라 함)을 이용하여 불량 셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다.

리던던시 셀을 이용한 리페어 작업은 통상, 일정 셀 어레이(cell array)마다 스페어 로우(spare low)와 스페어 칼럼(sparecolumn)을 미리 설치해 두어 결함이 발생된 불량 메모리 셀을 로우/컬럼 단위로 스페어 메모리 셀로 치환해 주는 방식으로 진행된다.

이를 자세히 살펴보면, 웨이퍼 가공 완료후 테스트를 통해 불량 메모리 셀을 골라내면 그에 해당하는 어드레스(address)를 스페어 셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부회로에 행하게 된다. 따라서, 실제 사용시에는 불량 라인에 해당하는 어드레스 신호가 입력되면 이 대신 예비 라인으로 선택이 바뀌게 되는 것이다.

전술한 프로그램 방식 중에서, 가장 널리 사용되는 방식이 레이저 빔으로 퓨즈를 태워 끊어버리는 방식인데, 레이저의 조사에 의해 끊어지는 배선을 퓨즈라 하고, 그 끊어지는 부위와 이를 둘러싸는 영역을 퓨즈 박스라 한다. 통상적으로 퓨즈라인 상부에는 일정한 두께의 절연막을 남겨, 리페어 공정시 레이저 조사에 의해 퓨즈가 끊어 지는 공정에 완충역할을 하도록 하고 있다.

도1은 종래 기술에 의한 반도체 메모리 장치를 나타내는 단면도로서, 좌측영역은 셀영역의 단면을 나타내고 우측영역은 퓨즈영역을 나타낸다.

도1의 도시된 바와 같이, 반도체 메모리 장치의 셀영역은 기판(10) 상부에 소자분리막(11), 활성영역(13), 게이트 패턴(14), 제1 및 제2 스토리지 노드 콘택플러그(15a,18), 비트라인 콘택플러그(15b), 비트라인(16), 층간절연막(12,17,25,26,29)과, 캐패시터를 구성하는 접착층(19)/확산방지막(20)/하부전극(21)/유전체박막(22)/상부전극(23)과, 캐패시터의 상부전극(23)과 연결되는 금속배선(27)을 구비한다.

확산방지막(20)과 접착층은 캐패시터의 유전율 향상을 위해 고유전체를 사용하는 경우 전극막을 금속으로 사용하게 되는데, 금속 하부전극으로 생기는 문제점을 해결하기 위한 것이다. 확산방지막(20)은 고온열공정시 하부전극(21)으로 사용되는 금속물질이 하부구조로 확산되는 것을 방지하기 위한 것이고, 접착층(19)은 금속 하부전극(21)막과 하부 층간절연막(17)간의 접착특성 향상을 위한 것이다.

한편 반도체 메모리 장치의 퓨즈영역은 기판상에 층간절연막(11',17',25',26',29')과, 퓨즈(23')와, 퓨즈상부에 형성된 층간절연막(26',29')과 수분침투를 방지하기 위한 가드링(27)을 구비한다. 또한, 도면부호 30은 리페어 공정시 퓨즈블로잉을 위해 퓨즈상부의 층간절연막(26',29')을 일정두께만큼 제거하여 형성된 퓨즈박스를 나타낸다. 여기서 층간절연막(11',17',25',29')은 따로 형성하는 것이 아니고, 셀영역에서의 층간절연막(11,17,25,29)이 형성될 때 각각 같이 형성되는 막이다.

퓨즈는 전술한 바와 같이 반도체 소자의 결함(Fail)이 발생한 경우에 결함이 발생한 부분을 리페어하기 위한 것으로, 통상 추가적인 공정으로 따로 형성하는 것은 아니고 비트 라인(Bit Line) 또는 워드 라인(Word line)둥 이루는 셀영역의 도전층을 이용하여 형성한다.

특히 최근에 반도체 메모리 장치의 집적도가 높아지면서 반도체 메모리 장치의 구조물의 높이도 높아지게 되었다, 이로 인하여 비교적 하부구조인 워드라인이나 비트라인을 이용해서 퓨즈를 형성하게 되면 이후 퓨즈박스를 형성하기 위해서 많은 층간절연막을 제거해야하는 어려움이 생기게 되었다. 따라서 최근에는 반도체 메모리 장치의 높은 위치에서 형성되는 도전층을 퓨즈라인으로 이용하고 있는데, 금속배선이나 캐패시터의 전극막을 퓨즈라인으로 이용하고 있다.

도1에 도시된 퓨즈(23')는 셀영역에 형성된 캐패시터의 상부전극(23)을 이용하여 형성한 것이다.

도2는 통상적인 반도체 메모리 장치의 셀어레이를 나타내는 평면도이다.

도2를 참조하여 살펴보면, 반도체 메모리 장치는 다수의 메모리셀을 각각 구비하고 있는 셀어레이(셀어레이0 ~ 셀어레이7)를 구비한다. 하나의 셀어레이(예컨대 셀어레이3)는 결함이 발견된 노멀셀을 구비된 리던던시셀로 어드레스 패스를 치환하기 위해 다수의 퓨즈를 구비하고 있는 퓨즈부(100)를 구비한다.

또한, 하나의 셀어레이(예컨대 셀어레이3)는 기본적으로 배치된 노멀셀과, 추가적으로 리던던시셀를 구비한다. 리던던시셀은 노멀셀에 에러가 났을 때 치환하기 위해 추가로 구비된 셀이다. 그러나 리던던시셀은 면적의 제한 때문에 무조건 많이 만들수 없으므로 노멀셀을 만들고 면적을 고려하여 그 수를 적정하게 정한다. 여기서 구비된 노멀셀의 수에 따라 퓨즈부에서 구비되는 퓨즈세트가 정해진다.

도3은 도2에 도시된 퓨즈부를 나타내는 평면도이다.

도3을 참조하여 살펴보면, 퓨즈부(100)는 16개의 어드레스를 치환하기 위해 16개의 노멀 퓨즈세트가 구비되어 있다. 하나의 셀어레이에 구비되는 예비 셀의 수에 따라 치환할 수 있는 로우어드레스의 수와 컬럼어드레스의 수가 정해지고, 여기서 정해지는 어드레스의 수에 따라 퓨즈부(100)에 구비되는 퓨즈세트의 수가 정해진다. 예컨대 도3에 도시된 노멀 퓨즈세트가 로우어드레스만을 치환한다면, 하나의 셀어레이에서 총 16개의 워드라인을 예비워드라인으로 치환할 수 있는 것이다.

반도체 메모리 장치가 완성되고 나서 셀어레이에 구비된 노멀셀에 에러가 발견되었을 경우, 노멀퓨즈세트중 하나에 에러셀에 해당되는 어드레스에 따라 레이저를 선택적으로 조사하여 노멀 퓨즈세트에 구비된 어드레스 퓨즈를 블로잉(blowing)한다. 이렇게 함으로서 실제 동작시에는 에러셀에 해당되는 어드레스가 입력되면, 에러가 발생한 에러셀을 억세스하는 것이 아니라 리페어된 노멀퓨즈세트를 통해 정해지는 리던던시셀을 억세스하게 되는 것이다.

그러나, 한번 레페어 공정후에 대체된 리던던시셀도 결함이 있다면 메모리 장치에 에러를 유지하게 된다. 따라서 이런 경우에는 웨이퍼상에 일정영역을 차지하고 있는 리던던시셀과 리페어회로를 전혀 그 역할을 하지 못하게 되는 것이다.

본 발명은 상기의 문제점을 해결하기 위하여 메모리 장치를 제조하는 중에 발생되는 결함셀을 구체하기 위해, 결함셀을 대체하게 되는 리페어셀에도 결함이 있을 경우 대체된 레페어셀에 대해서도 재구제가 가능하여 결함을 완전히 제거할 수 있는 반도체 메모리 장치 및 그 제조방법을 제공함을 목적으로 한다.

상기의 목적을 해결하기 위해 본 발명은 안티퓨즈와 메모리셀이 함께 집적화된 메모리 장치에 있어서, 상기 메모리셀 영역의 비트라인으로 사용되는 막으로 구비된 제1 도전층; 상기 메모리셀 영역의 플러그로 사용되는 막으로 구비되며, 상기 제1 도전층에 콘택된 제2 도전층; 상기 메모리셀 영역의 접착층으로 사용되는 막으로 구비되며, 상기 제2 도전층상에 배치된 절연층; 및 상기 메모리셀 영역의 캐패시터 하부전극용 도전막으로 사용되는 막으로 구비되며, 상기 절연층상에 배치된 제3 도전층을 구비하며, 상기 제2 도전층/절연층/제3 도전층이 안티퓨즈를 구성되는 반도체 메모리 장치를 제공한다.

또한 본 발명은 캐패시터를 구비하는 노멀셀; 상기 노멀셀이 에러가 발생한 경우, 상기 노멀셀을 대체하기 위한 리던던시셀; 리페어 공정시 레이저 조사에 의해 블로잉됨으로서, 상기 에러가 발생한 노멀셀이 억세스될 때 상기 리던던시셀이 대체되어 억세스될 수 있도록 어드레스 경로를 대체하기 위한 퓨즈를 구비한 퓨즈부; 상기 퓨즈부에 의해 대체된 리던던시셀이 에러가 발생한 경우, 상기 리던던시셀을 대체하기 위한 리페어 리던던시셀; 및 양단에 고전압을 인가하여 단락시킴으로서, 상기 에러가 발생한 리던던시셀이 억세스될 때 상기 리페어 리던던시셀이 대체되어 억세스될 수 있도록 어드레스 경로를 대체하기 위해 구비된 안티퓨즈를 구비하며, 상기 안티퓨즈는 노멀셀에 구비되는 캐패시터의 전극 접착층을 이용한 것을 특징으로 하는 반도체 메모리 장치를 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도4는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 블럭구성도이다.

도4를 참조하여 살펴보면, 본 실시예에 따른 반도체 메모리 장치는 캐패시터를 구비하는 노멀셀(300)과, 노멀셀(300)이 에러가 발생한 경우 노멀셀(300)을 대체하기 위한 리던던시셀(400)과, 리페어 공정시 레이저 조사에 의해 블로잉됨으로서, 에러가 발생한 노멀셀(300)이 억세스될 때 리던던시셀(400)이 대체되어 억세스될 수 있도록 어드레스 경로를 대체하기 위한 퓨즈를 구비하고 있는 퓨즈부(200)와, 퓨즈부(200)에 의해 대체된 리던던시셀이 에러가 발생한 경우, 상기 리던던시셀을 대체하기 위한 리페어 리던던시셀(500)과, 양단에 고전압을 인가하여 단락시킴으로서 에러가 발생한 리던던시셀(500)이 억세스될 때 리페어 리던던시셀(500)이 대체되어 억세스될 수 있도록 어드레스 경로를 대체하기 위해 구비된 안티퓨즈(600)를 구비한다.

또한 안티퓨즈의 양단에 고전압을 인가하기 위한 제1 및 제2 패드와 연결되어 있다.

안티퓨즈(600)는 노멀셀(300) 영역의 비트라인으로 함께 사용되는 제1 도전층과, 노멀셀(300) 영역의 플러그로 함께 사용되며, 상기 제1 도전층에 콘택된 제2 도전층과 노멀셀(300) 영역의 접착층으로 함께 사용되며, 상기 제2 도전층상에 배치된 절연층과, 노멀셀 영역의 캐패시터 하부전극용 전극막으로 사용되며, 상기 절연층상에 배치된 제3 도전층을 구비한다.

도5은 본 발명의 바람직한 제2 실시예에 따라서 제조된 메모리 장치의 안티퓨즈를 나타내는 단면도이이다. 도5의 좌측영역은 셀영역의 단면을 나타내는 것이고, 우측은 본 발명에 의해 제조된 안티퓨즈의 단면을 나타내고 있다.

도5를 참조하여 살펴보면, 본 실시예에 따르는 안티퓨즈는 메모리셀 영역의 비트라인(36)으로 함께 사용되는 제1 도전층(36')와, 메모리셀 영역의 스토리지 노드 콘택플러그(38)로 함께 사용되며, 제1 도전층(36')에 콘택된 제2 도전층(38')과, 메모리셀 영역의 접착층(40)으로 함께 사용되며, 상기 제2 도전층(38')상에 배치된 절연층(40)과, 메모리셀 영역의 캐패시터 하부전극용 도전막(41,42)으로 사용되며, 절연층(40)상에 배치된 제3 도전층을 구비한다. 또한 도면부호 48,47',49,50은 안티퓨즈의 일측과 타측에 각각 연결되는 금속배선을 나타낸다. 금속배선(48,50)의 일측에 도4에 도시된 패드A,패드B가 각각 연결되어 리페어 공정시에 고전압이 인가된다.

또한 본 발명에 의한 반도체 메모라 장치의 셀영역은 기판(30) 상부에 소자분리막(31), 활성영역(33), 게이트 패턴(34), 제1 및 제2 스토리지 노드 콘택플러그(35a,38), 비트라인 콘택플러그(35b), 비트라인(36), 층간절연막(32,37,39,39,46)과, 캐패시터를 구성하는 접착층(40)/확산방지막(41)/하부전극(42)/유전체박막(43)/상부전극(45)과, 캐패시터의 상부전극(45)과 연결되는 금속배선(47)을 구비한다.

확산방지막(41)은 전술한 바와 같이 고온열공정시 하부전극(42)을 사용되는 금속물질이 하부구조로 확산되는 것을 방지하기 위한 것이고, 접착층(40)은 금속 하부전극(41)막과 하부 층간절연막(37)간의 접착특성 향상을 위한 것이다. 여기서 층간절연막(32',37',39',46')은 따로 형성하는 것이 아니고, 셀영역에서의 층간절연막(32,37,39,46)이 형성될 때 각각 같이 형성되는 막이다.

절연층(40)은 캐패시터 하부전극(41)과 확산방지막(42)이 하부 층간절연막(37)에 잘 접착되도록 하는 역할을 것으로서, Al₂O₃,HfO₂,SiO₂,Si₃N₄,Ta₂O ₃,TaON 또는 IrxSiy 중에서 적어도 하나를 이용한다. 또한, 절연층(40)은 10 ~ 1000Å의 두께를 가지도록 한다.

또한, 캐패시터의 유전체박막(43)은 SiO₂,Si₃N₄,Ta₂O₅ ,TaON,Al₂O₃등의 막을 사용하거나 이들의 조합하여 사용하고, 캐패시터의 상,하부전극(41,45)는 TiN, TiAlN,RuTiN,IrTiN,Ir,IrOx,Ru,RuOx,Rh,RhOx 또는 Pt 중에서 적어도 하나를 선택하여 형성한다.

도6은 고전압을 인가하여 도6에 도시된 안티퓨즈를 단락시켰을 때를 나타내는 공정단면도이다.

이하 도4 내지 도6을 참조하여 본 발명의 동작을 살펴본다.

반도체 메모리 장치가 완성되고 나서 셀어레이에 구비된 노멀셀에 에러가 발견되었을 경우, 에러셀에 해당되는 어드레스에 따라 레이저를 퓨즈부에 조사하여 노멀 퓨즈세트에 구비된 퓨즈를 블로잉(blowing)한다. 이렇게 함으로서 실제 동작시에는 에러셀에 해당되는 어드레스가 입력되면, 에러가 발생한 에러셀을 억세스하는 것이 아니라 리페어된 노멀퓨즈세트를 통해 정해지는 리던던시셀을 억세스하게 되는 것이다.

대체된 리던던시셀 역시 에러를 포함하고 있는 경우에 리페어 공정을 다시 실시하여 패드A와 패드B를 통해 고전압을 인가하게 되면, 안티퓨즈를 형성하고 있는 절연층(40')의 절연성이 파괴되어 금속배선(48)과 제2 도전층(38')간에 단락이 일어난다.

이 때부터는 도6에 도시된 바와 같이 경로 'A'를 통해 전류패스가 형성되고, 이를 이용하여 에러가 발생한 예비셀을 리페어 리던던시셀로 대체하게 된다.

또한 본 발명의 안티퓨즈(38',40'41',42')는 노멀셀 영역에서 제2 스토리지 노드 콘택플러그(38), 캐패시터용 접착층(40), 확산방지막(42'), 하부전극(42)이 형성될 때 같이 형성된다. 또한 제1 도전층(36')도 노멀셀 영역에서 비트라인(36)이 형성될 때 같이 형성되는 것이다.

특히, 캐패시터용 접착층(40)은 형성되는 두께가 얇아서 안티퓨즈에 적용할 때에 고전압 인가시 안정적으로 단락현상이 일어나서 리페어공정시 신뢰성 향상을 기대할 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

본 발명에 의해서 퓨즈를 이용하여 한번 리페어공정에 의해 노멀셀을 대체한 리던던시셀에 다시 에러가 발생하였을 때 구비된 리페어 리던던시셀와 안티퓨즈를 이용하여 다시 에러를 구제할 수 있어, 반도체 메모리 장치의 수율향상을 기대할 수 있다.

또한 본 발명에 의해서 노멀셀영역에서의 접착층과 접착층에 이웃한 도전성층을 이용하여 안티퓨즈를 형성함으로서 보다 신뢰성 있는 안티퓨즈를 용이하게 제조할 수 있다.

도1은 통상적인 반도체 메모리 장치의 노멀셀영역과 퓨즈영역을 나타내는 단면도.

도2는 통상적인 반도체 메모리 장치의 셀어레이를 나타내는 평면도.

도3은 도2에 도시된 퓨즈부를 나타내는 평면도.

도4는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 블럭구성도.

도5은 본 발명의 바람직한 제2 실시예에 따라서 제조된 안티퓨즈를 나타내는 단면도이다.

도6은 고전압을 인가하여 도5 도시된 안티퓨즈를 단락시켰을 때를 나타내는 단면도.

*도면의 주요 부분에 대한 부호의 설명

31: 기판 40: 캐패시터 접착층

41: 확산방지막 42: 하부전극

43: 유전체박막 44: 상부전극

40': 안티퓨즈용 유전체 박막 41',42': 안티퓨즈용 전극

Claims (8)

1. 안티퓨즈와 메모리셀이 함께 집적화된 메모리 장치에 있어서,

   상기 메모리셀 영역의 비트라인으로 사용되는 막으로 구비된 제1 도전층;

   상기 메모리셀 영역의 플러그로 사용되는 막으로 구비되며, 상기 제1 도전층에 콘택된 제2 도전층;

   상기 메모리셀 영역의 접착층으로 사용되는 막으로 구비되며, 상기 제2 도전층상에 배치된 절연층; 및

   상기 메모리셀 영역의 캐패시터 하부전극용 도전막으로 사용되는 막으로 구비되며, 상기 절연층상에 배치된 제3 도전층

   을 구비하며, 상기 제2 도전층/절연층/제3 도전층이 안티퓨즈를 구성되는 반도체 메모리 장치.
2. 제 1 항에 있어서,

   상기 절연층은 Al₂O₃,HfO₂,SiO₂,Si₃N₄,Ta ₂O₃,TaON 또는 IrSi 중에서 적어도 하나가 선택된 것을 특징으로 하는 반도체 메모리 장치.
3. 제 1 항에 있어서,

   상기 절연층은 10 ~ 1000Å의 두께를 가지는 것을 특징으로 하는 반도체 메모리 장치.
4. 캐패시터를 구비하는 노멀셀;

   상기 노멀셀이 에러가 발생한 경우, 상기 노멀셀을 대체하기 위한 리던던시셀;

   리페어 공정시 레이저 조사에 의해 블로잉됨으로서, 상기 에러가 발생한 노멀셀이 억세스될 때 상기 리던던시셀이 대체되어 억세스될 수 있도록 어드레스 경로를 대체하기 위한 퓨즈를 구비한 퓨즈부;

   상기 퓨즈부에 의해 대체된 리던던시셀이 에러가 발생한 경우, 상기 리던던시셀을 대체하기 위한 리페어 리던던시셀; 및

   양단에 고전압을 인가하여 단락시킴으로서, 상기 에러가 발생한 리던던시셀이 억세스될 때 상기 리페어 리던던시셀이 대체되어 억세스될 수 있도록 어드레스 경로를 대체하기 위해 구비된 안티퓨즈를 구비하며,

   상기 안티퓨즈는 노멀셀에 구비되는 캐패시터의 전극막의 접착용 절연층을 이용한 것을 특징으로 하는 반도체 메모리 장치.
5. 제 4 항에 있어서,

   상기 안티퓨즈의 양단에 고전압을 인가하기 위한 제1 및 제2 패드를 더 구비하는 것을 특징을 반도체 메모리 장치.
6. 제 4 항에 있어서,

   상기 안티퓨즈는

   상기 노멀셀 영역의 비트라인으로 사용되는 막으로 구비되는 제1 도전층;

   상기 노멀셀 영역의 플러그로 사용되는 막으로 구비되며, 상기 제1 도전층에 콘택된 제2 도전층;

   상기 노멀셀 영역의 접착층으로 사용되는 막으로 구비되며, 상기 제2 도전층상에 배치된 상기 절연층; 및

   상기 노멀셀 영역의 캐패시터 하부전극용 전극막으로 사용되는 막으로 구비되며, 상기 절연층상에 배치된 제3 도전층을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
7. 제 6 항에 있어서,

   상기 절연층은 Al₂O₃,HfO₂,SiO₂,Si₃N₄,Ta ₂O₃,TaON 또는 IrSi 중에서 적어도 하나가 선택된 것을 특징으로 하는 반도체 메모리 장치.
8. 제 6 항에 있어서,

   상기 절연층은 10 ~ 1000Å의 두께를 가지는 것을 특징으로 하는 반도체 메모리 장치.