KR100484254B1 - 반도체 메모리 장치의 리던던시 회로 및 그를 이용한 페일구제방법 - Google Patents

반도체 메모리 장치의 리던던시 회로 및 그를 이용한 페일구제방법 Download PDF

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Abstract

본 발명은 페일 메인 셀로 대체되는 리던던시셀이 페일인 경우, 페일 메인 셀 및 페일 리던던시셀을 모두 리페어할 수 있는 반도체 메모리 장치의 리던던시 회로 및 그를 이용한 페일 구제 방법을 제공하기 위한 것으로, 본 발명의 반도체 메모리 장치의 리던던시 회로는 메모리 셀어레이부와 관련된 로직부를 대체하는 리페어 로직부(100), 페일비트가 발생된 메인 셀을 리던던시 셀로 교체하도록 프로그래밍되어 리던던시 셀어레이부(120)와 리페어 로직부(100)를 연결시키는 제1 프로그래밍부(110), 페일비트가 발생된 리던던시 셀을 리페어 셀로 교체하도록 프로그래밍되어 리페어 리던던시 셀어레이부(140)와 리페어 로직부(100)를 연결시키는 제2 프로그래밍부(130), 제1 프로그래밍부(110)의 프로그래밍 상태에 의하여 페일 셀로 교체되는 복수개의 리던던시 셀을 구비한 리던던시 셀어레이부(120), 제2 프로그래밍부(130)의 프로그래밍 상태에 의하여 페일 리던던시 셀로 교체되는 복수개의 리페어 리던던시 셀을 구비한 리페어 리던던시 셀어레이부(140)로 구성되며, 제1 프로그래밍부(110)는 퓨즈로 이루어지고, 제2 프로그래밍부(130)는 강유전체 캐패시터로 이루어진다.

Description

반도체 메모리 장치의 리던던시 회로 및 그를 이용한 페일 구제 방법{Redundancy circuit in semiconductor memory device and fail repair method using the same}
본 발명은 반도체에 관한 것으로, 특히 반도체 메모리 장치의 리던던시 회로 및 수리 방법에 관한 것이다.
반도체 메모리 장치에 있어서, 고집적화가 진행됨에 따라 하나의 칩에는 점점 더 많은 반도체 메모리 셀들이 집적된다. 이러한 메모리 셀중 어느 하나라도 결함이 있으면, 당해 반도체 메모리 칩은 불량품으로 처리되어 사용할 수 없게 된다.이와 같이, 어느 하나의 셀이라도 불량인 경우에 메모리 칩 전체를 불량품으로 처리하면, 메모리의 집적도가 증가할수록반도체 메모리 칩이 불량품으로 처리될 확률이 높아지며, 실질적으로 경제성 있는 반도체 메모리 칩 생산이 불가능하게된다. 따라서, 이러한 문제를 해결하기 위하여, 리던던시 회로를 채용하는 것은 이 기술 분야에서 잘 알려져 있다.
일반적으로 반도체 장치 제조를 위한 설계시 수율을 증가시키기 위한 목적으로, 결함있는 소자 또는 회로를 대체하기 위하여 리던던시 회로를 메모리 설계시 부가한다. 리던던시 회로는 메모리셀 어레이(Memory cell array)에 인접하여 형성되는 예비의 로 및 칼럼(Row and Column)으로 이루어지며, 불량 메모리셀이 발생하면 불량 회로를 구성하는 로 및 칼럼이 예비의 로 및 칼럼으로 대체된다.
이러한 불량 메모리셀의 대체는 메모리 소자에 형성된 퓨즈(Fuse)를 선택적으로 끊음(blowing)으로써 이루어진다. 대체로 퓨즈는 폴리실리콘막으로 형성되며, 과도한 전류를 흘리거나 레이저 빔(Laser beam)을 조사하여 퓨즈를 끊는다.
도 1은 종래 기술에 따른 페일 구제 방법을 도시한 흐름도로서, 먼저 칩테스트(S1)를 수행하여 페일비트(fail bit)를 분석하여 페일 어드레스(fail address)를 찾아낸다(S2). 페일 어드레스가 결정되면 리던던시 알고리즘에 의해 해당 메모리셀 어드레스가 구제될 수 있도록 해당 퓨즈를 커팅하여 페일 셀을 구제한다(S3∼S4).
구제가 끝나면 재확인 칩테스트(S5)를 수행하여 이상유무를 체크한다.
도 2는 종래기술에 따른 페일 구제를 위한 개념도로서, 메인 셀어레이 영역(Main Cell Array; MCA)과 리던던시 셀어레이영역(Redundancy Cell Array; RCA)으로 크게 구분되고, 페일 셀들[FC(0)∼FC(n)]이 리던던시 셀들에 의해 직접 구제된다.
도 3은 종래기술에 따른 리던던시 회로를 도시한 도면이다.
도 3을 참조하면, 종래 리던던시 회로는 퓨즈 블록(12), 리던던시 셀어레이 블록(13) 및 리던던시 제어부(11)로 구성된다. 리던던시 셀어레이 블록(13) 및 그에 상응하는 퓨즈 블록(12)은 반도체 제조 공정에서 미리 형성되며, 테스트 단계에서 페일(fail)이 발생된 것으로 판정된 메인 셀 대신에 리던던시 셀이 사용되도록 그에 상응하는 퓨즈 블록(12)이 프로그래밍된다. 이와 같은 프로그래밍 동작을 리페어(repair)라고 하며, 일반적으로 레이저 빔을 사용하여 리던던시 제어부(11)와 리던던시 셀어레이 블록(13) 사이에 구비된 퓨즈 블록(12)내 퓨즈를 선택적으로 끊어버림으로써 이루어진다.
도 3과 같은 리던던시 회로를 이용한 메모리 장치의 리페어는 리던던시 셀어레이 블록을 만들어 메모리 장치를 웨이퍼 상태에서 메인 셀어레이 블록의 결함 유무를 테스트하여 메인 셀어레이블록 중 페일비트로 판정된 메인 셀을 리던던시 셀어레이 블록중의 리던던시 셀로 대체하여 리페어한다.
상기와 같이 리페어된 메모리 장치는 페일비트된 메인 셀을 엑세스하는 어드레스가 인가되면 리던던시 회로가 동작하여 대체된 리던던시 셀어레이 블록이 엑세스되므로 메모리 장치는 이상없이 정상 동작하게 된다.
종래에는 페일비트가 발생된 메인 셀의 리페어를 위해 보호막(Passivation)까지 진행된 웨이퍼를 리페어 마스크 및 식각(repair mask and etch)한다.
도 4는 종래기술에 따른 리페어 식각 방법을 도시한 도면이다.
도 4를 참조하면, 반도체 기판(14)상에 폴리실리콘막으로 이루어진 퓨즈(15)를 형성한 후, 퓨즈라인을 포함한 전면에 층간절연막(16)을 형성한다. 그리고, 층간절연막(16)상에 퓨즈(15)와 오버랩되지 않도록 금속패드(17)를 형성한다. 이어서, 금속패드(17)를 포함한 전면에 보호막(17)을 형성한 후, 퓨즈(15) 상부에 층간절연막(16)을 소정 두께만큼 잔류시키기 위한 리페어 식각 및 금속패드(17)를 노출시키기 위한 패드 식각을 진행한다.
도 4에서, 퓨즈(15)에 레이저빔을 조사하여 퓨즈(15)를 끊으므로서 리페어 동작을 수행한다.
도 4와 같은 리페어 식각 방법은 다음과 같은 사항이 요구된다.
첫째, 리페어를 위한 식각 공정시 배선 공정의 용이성을 위해 최상부 금속패드(17)를 노출시켜야 하고, 둘째, 웨이퍼 테스트후에 페일비트가 발생된 메인 셀을 리던던시 셀(redundancy cell)로 대체시키는 레이저 리페어의 용이성을 위해 보호막(17)부터 식각하여 퓨즈(15) 위에 일정 두께의 산화막을 남기는 조건이 요구된다.
이러한 조건은 메인 셀어레이블록에 페일 셀이 존재하고 리던던시 셀에 페일 비트(fail bit)가 없는 경우에만 리페어가 가능한 조건이다.
그러나, 페일 셀을 대체한 리던던시셀도 페일이 발생될 수 있다. 이러한 경우, 메모리 장치는 페일 리던던시셀에 의해 리페어되지 않으므로 페일 상태를 유지하게 되어 정상 동작을 할 수 없다.
따라서, 수율을 향상시키기 위해서는 페일 리던던시셀을 다른 리던던시셀로 리페어할 수 있는 방법이 요구된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로, 페일 메인 셀로 대체되는 리던던시셀이 페일인 경우, 페일 메인 셀 및 페일 리던던시셀을 모두 리페어할 수 있는 반도체 메모리 장치의 리던던시 회로 및 그를 이용한 페일 구제 방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 리던던시 회로는 복수개의 메인 셀들로 구성되는 메모리 셀어레이부 내 상기 메인 셀들 중 페일비트가 발생된 메인 셀들을 구제하기 위하여 리던던시셀들로 대체하는 리던던시 회로를 갖는 반도체 메모리 장치에 있어서, 상기 리던던시 회로는, 상기 페일비트가 발생된 메인 셀로 교체되는 복수개의 리던던시셀을 구비한 리던던시 셀어레이부, 및 상기 페일비트가 발생된 메인 셀로 교체되는 리던던시 셀에 페일비트가 발생된 경우, 상기 페일비트가 발생된 리던던시 셀로 교체되는 복수개의 리페어 리던던시 셀을 구비한 리페어 리던던시 셀어레이부를 포함함을 특징으로 하고, 상기 리던던시 회로는, 상기 메모리 셀어레이부와 관련된 로직부를 대체하는 리페어 로직부, 상기 페일비트가 발생된 메인 셀을 리던던시 셀로 교체하도록 프로그래밍되어 상기 리던던시 셀어레이부와 상기 리페어 로직부를 연결시키는 제1 프로그래밍부, 및 상기 페일비트가 발생된 리던던시 셀을 리페어 리던던시 셀로 교체하도록 프로그래밍되어 상기 리페어 리던던시 셀어레이부와 상기 리페어 로직부를 연결시키는 제2 프로그래밍부를 더 포함함을 특징으로 한다.
그리고, 본 발명의 반도체 메모리 장치의 페일 구제 방법은 복수개의 메인 셀들로 구성되는 메인 셀어레이부 내 상기 메인 들 중 페일비트가 발생된 메인 셀들을 구제하기 위하여 리던던시셀들로 대체하는 반도체 메모리 장치의 페일 구제 방법에 있어서, 퓨즈커팅에 의해 페일비트가 발생된 메인 셀을 리던던시 셀로 구제하는 단계, 및 상기 메인 셀을 구제하는 리던던시셀에 페일비트가 발생되는 경우, 강유전체 캐패시터의 두 전극간 단락에 의해 상기 페일비트가 발생된 리던던시셀을 리페어 리던던시셀로 구제하는 단계를 포함함을 특징으로 하고, 상기 강유전체 캐패시터의 두전극간 단락은, 상기 강유전체 캐패시터의 강유전체막의 파괴가 일어나는 조건의 전기적 포싱 전압을 인가하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명은 페일비트가 발생된 메인 셀로 대체되는 리던던시셀에 페일이 있는 경우 페일 메인셀은 물론 페일 리던던시셀까지 리페어할 수 있는 반도체 메모리 장치의 리던던시 회로를 제안한다.
도 5는 본 발명에서 사용하는 강유전체 캐패시터의 특성을 나타내는 도면으로서, 강유전체 캐패시터는 히스테리시스 특성을 가지며, 외부에서 인가되는 전압이 "0"인 경우에도 '가' 또는 '나'중 어느 하나의 상태를 유지하게 된다. 강유전체 캐패시터(FC)의 이러한 불휘발성 특징을 이용하여 리던던시 회로를 구성하고자 한다.
도 6은 본 발명의 실시예에 따른 페일 구제 방법을 도시한 흐름도이다.
도 6을 도시된 바와 같이, 먼저 칩테스트(S11)를 수행하여 페일비트를 분석하여 페일 어드레스를 찾아낸다(S12). 페일 어드레스가 결정되면 리던던시 알고리즘에 의해 해당 메모리셀 어드레스가 구제될 수 있도록 해당 퓨즈를 커팅하여 페일 셀을 구제한다(S13∼S14).
구제가 끝나면 재확인 칩테스트(S15)를 수행하여 이상유무를 체크하여, 페일 셀을 구제하는 리던던시 셀의 페일 여부를 분석한다(S16).
다음에, 리던던시 셀이 페일된 것으로 판정되면 퓨즈를 커팅하여 페일 리던던셀을 사용하지 않게 하고, 강유전체캐패시터를 단락시킨다(S17).
이와 같이, 강유전체 캐패시터를 단락시키므로서 페일 셀 및 리던던시 셀을 리페어 리던던시 셀로 구제하도록 한다(S18).
도 7은 본 발명의 실시예에 따른 페일 구제를 위한 개념도로서, 메인 셀어레이부(MCA), 페일 셀을 리페어하는 리던던시 셀어레이부(RCA), 페일 리던던시 셀을 대신하여 페일 셀을 리페어하는 리페어 리던던시 셀어레이부(Repair RCA; RRCA)로 크게 구분되고, 페일 셀들[FC(0)∼FC(n)]이 리던던시 셀들[RC(n)]에 의해 직접 구제되고, 페일 리던던시 셀들[FRC(0)∼FRC(n)]이 리페어 리던던시 셀들[RRC(n)]에 의해 직접 구제된다.
도 8은 본 발명의 실시예에 따른 반도체 메모리 장치의 리던던시 회로를 도시한 구성도이다.
도 8에 도시된 바와 같이, 본 발명의 리던던시 회로는, 메모리 셀어레이부와 관련된 로직부를 대체하는 리페어 로직부(100), 페일비트가 발생된 메인 셀을 리던던시 셀로 교체하도록 프로그래밍되어 리던던시 셀어레이부(120)와 리페어 로직부(100)를 연결시키는 제1 프로그래밍부(110), 페일비트가 발생된 리던던시 셀을 리페어 셀로 교체하도록 프로그래밍되어 리페어 리던던시 셀어레이부(140)와 리페어 로직부(100)를 연결시키는 제2 프로그래밍부(130), 제1 프로그래밍부(110)의 프로그래밍 상태에 의하여 페일 셀로 교체되는 복수개의 리던던시 셀을 구비한 리던던시 셀어레이부(120), 제2 프로그래밍부(130)의 프로그래밍 상태에 의하여 페일 리던던시 셀로 교체되는 복수개의 리페어 리던던시 셀을 구비한 리페어 리던던시 셀어레이부(140)로 구성된다.
자세히 살펴보면, 먼저 리페어 로직부(100)는 로/컬럼에 대응하는 복수개의 리페어 셀활성화부[RCE(1)∼RCE(n)]로 구성되며, 이러한 리페어 셀활성화부들은 메인 셀에 관련된 로직부, 예를 들면 감지증폭기, 데이터버스등과 동일한 형태를 가져 메인 셀로 대체되는 리던던시 셀 또는 리페어 리던던시 셀을 메인 셀과 동일하게 제어하기 위한 로직회로들이다.
그리고, 제1 프로그래밍부(110)는 리던던시 셀어레이부(120)의 각각의 로/컬럼들과 연결되는 복수개의 퓨즈[F(1)∼F(n)]로 구성되고, 각 퓨즈는 복수개의 리페어 셀활성화부[RCE(1)∼RCE(n)]의 각각의 리페어 셀활성화부에 연결된다.
그리고, 제2 프로그래밍부(130)는 리페어 리던던시 셀 어레이부(140)의 각각의 로/컬럼들과 연결되는 복수개의 강유전체 캐패시터[FeC(1)∼FeC(n)]로 구성되고, 각 강유전체 캐패시터는 복수개의 리페어 셀활성화부[RCE(1)∼RCE(n)]의 각각의 리페어 셀활성화부에 연결된다.
다시 말하면, 리페어 리던던시 셀어레이부의 로/컬럼은 복수개의 강유전체 캐패시터[FeC(1)∼FeC(n)]의 일단에 연결되고, 강유전체 캐패시터[FeC(1)∼FeC(n)]의 타단은 복수개의 리페어 셀활성화부[RCE(1)∼RCE(n)]에 연결되고 있다.
도 8과 같이, 본 발명의 리던던시 회로는 리던던시 셀을 리페어하기 위한 리페어 리던던시 셀을 더 구비하므로 듀얼 리던던시 회로(Dual redundancy circiut)라고 할 수 있다.
도 8의 리던던시 회로의 동작을 살펴보면, n번째 메인셀에서 페일이 발생하면, 리던던시 셀어레이부(120)의 n번째 로/컬럼에 연결된 퓨즈[F(n)]를 레이저로 커팅하여 페일 셀을 구제한다.
만약, 칩테스트를 수행한 결과, 페일 셀을 구제하기 위한 n번째 리던던시 셀에서 페일이 발생하면, 리던던시 셀어레이부(120)의 n번째 로/컬럼에 연결된 퓨즈[F(n)]를 레이저로 커팅하여 오픈시키고, 리페어 리던던시 셀어레이부(140)의 n번째 강유전체 캐패시터[FeC(n)]를 단락시켜 n번째의 리던던시 셀활성화부[RCE(n)]가 리페어 리던던시 셀어레이부(140)에 연결되도록 한다.
도 9는 강유전체 캐패시터를 단락시키기 위한 상세 회로도이다.
도 9에 도시된 바와 같이, 메인 셀과 관련된 로직부를 대체하는 리페어 로직부(100), 페일비트가 발생된 메인 셀을 리던던시 셀로 교체하도록 프로그래밍되어 리던던시 셀어레이부(120)와 리페어 로직부(100)를 연결시키는 제1 프로그래밍부(110), 페일비트가 발생된 리던던시 셀을 리페어 셀로 교체하도록 프로그래밍되어 리페어 리던던시 셀어레이부(140)와 리페어 로직부(100)를 연결시키는 제2 프로그래밍부(130), 제1 프로그래밍부(110)의 프로그래밍 상태에 의하여 페일 셀로 교체되는 복수개의 리던던시 셀을 구비한 리던던시 셀어레이부(120), 제2 프로그래밍부(130)의 프로그래밍 상태에 의하여 페일 리던던시 셀로 교체되는 복수개의 리페어 리던던시 셀을 구비한 리페어 리던던시 셀어레이부(140), 제2 프로그래밍부(130)의 강유전체 캐패시터를 단락시키기 위한 강유전체캐패시터 단락조정부(150)로 구성된다.
자세히 살펴보면, 먼저 리페어 로직부(100)는 로/컬럼에 대응하는 복수개의 리페어 셀활성화부[RCE(1)∼RCE(n)]로 구성되며, 이러한 리페어 셀활성화부들은 메인 셀에 관련된 로직부, 예를 들면 감지증폭기, 데이터버스등과 동일한 형태를 가져 메인 셀로 대체되는 리던던시 셀 또는 리페어 리던던시 셀을 메인 셀과 동일하게 제어하기 위한 로직회로들이다.
그리고, 제1 프로그래밍부(110)는 리던던시 셀어레이부(120)의 각각의 로/컬럼들과 연결되는 복수개의 퓨즈[F(1)∼F(n)]로 구성되고, 각 퓨즈는 복수개의 리페어 셀활성화부[RCE(1)∼RCE(n)]의 각각의 리페어 셀활성화부에 연결된다.
그리고, 제2 프로그래밍부(130)는 리페어 리던던시 셀 어레이부(140)의 각각의 로/컬럼들과 연결되는 복수개의 강유전체 캐패시터[FeC(1)∼FeC(n)]로 구성되고, 각 강유전체 캐패시터는 복수개의 리페어 셀활성화부[RCE(1)∼RCE(n)]의 각각의 리페어 셀활성화부에 연결된다.
그리고, 강유전체캐패시터 단락조정부(150)와 각각의 강유전체 캐패시터[FeC(1)∼FeC(n)]는 스위치(SW1∼SWn)에 의해 각각 연결되고 리페어 리던던시 셀어레이부(140)의 로/컬럼은 활성화스위치(S_E)에 의해 강유전체캐패시터 단락조정부(150)의 또다른 조정단자에 연결된다.
도 9를 참조하여 강유전체 캐패시터를 단락시키는 동작을 살펴보면, n번째의 강유전체 캐패시터[FeC(n)]를 단락시키는 경우, 활성화스위치(S_E)와 n번째 스위치(SWn)를 동시에 스위치온시켜 강유전체캐패시터 단락조정부(150)와 n번째 강유전체 캐패시터[FeC(n)], 강유전체캐패시터 단락조정부(150)와 리페어 리던던시 셀어레이부(140)의 로/컬럼을 연결시키고, 다음에 임계 이상의 고전압전원을 인가하여 n번째 강유전체 캐패시터[FeC(n)]의 강유전체막의 절연을 파괴시켜 강유전체 캐패시터의 두 전극이 단락되도록 한다.
따라서, n개의 강유전체 캐패시터중에서 한 개만 단락되고 나머지 강유전체 캐패시터들은 오픈상태에 있도록 하여 리던던시 셀이 리페어 리던던시 셀에 의해 구제되도록 한다.
도 10은 도 9의 제2 프로그래밍부의 상세 회로도이다.
도 10을 참조하면, 제2 프로그래밍부(130)는 제1 및 제2 프로그램 노드들(PN11∼PNn1, PN12∼PNn2)로 전기적 포싱(electric forcing)을 인가하기 위한 제1 및 제2 프로그램 패드들(PAD11∼PADn1, PAD12∼PADn2)과, 제1 및 제2 프로그램 노드들(PN11∼PNn1, PN12∼PNn2) 사이에 그 양전극이 결합되어 임계 이상의 고전압전원이 인가됨에 따라 두 전극이 단락되는 강유전체 캐패시터[FeC(1)∼FeC(n)]로 구성된다.
여기서, 리던던시셀을 리페어 리던던시셀로 교체하기 위한 강유전체 캐패시터(FeC)의 프로그래밍은, 강유전체 캐패시터의 양단에 연결된 제1,2 프로그램 패드들(PADn1, PADn2)에 강유전체막의 파괴가 일어나는 조건으로 전기적 포싱을 인가하여 강유전체 캐패시터의 두 전극을 단락시켜 전류경로를 형성시키므로써 가능하다.
도 11은 전기적 포싱을 인가한 상태의 강유전체 캐패시터를 도시한 도면이다.
도 11에 도시된 바와 같이, 반도체 기판(31) 상부에 제1 층간절연막(32)이 형성되고, 제1 층간절연막(32)의 소정 표면상에 제1 전극(33), 강유전체막(34), 제2 전극(35)의 순서로 적층된 강유전체 캐패시터(FeC)가 형성된다.
그리고, 강유전체 캐패시터 상부를 제2 층간절연막(36)이 덮고 있고, 제2 층간절연막(36)의 일측을 관통하는 제1 프로그램노드(37)가 제1 전극과 연결되고, 제2 층간절연막(36)의 타측을 관통하는 제2 프로그램노드(38)가 제2 전극(35)과 연결된다.
그리고, 제1,2 프로그램노드(37, 38)상에 제3 층간절연막(39)이 형성되고, 제3 층간절연막(39)을 관통하여 각각 제1,2 프로그램노드(37, 38)에 제1,2 프로그램패드(40, 41)가 연결된다.
그리고, 제1,2 프로그램패드(40, 41)를 보호막(42)이 덮고 있으며, 제1,2 프로그램패드(40, 41)에 전기적 포싱을 가하기 위해 제1,2 프로그램패드(40, 41)상의 보호막(42)은 오픈되어 있다.
도 11에서, 강유전체 캐패시터(FeC) 하부에는 통상적으로 트랜지스터 및 콘택플러그와 같은 관려소자들이 형성되므로 제1 층간절연막(32)은 다층 층간절연막이고, 제1,2 프로그램노드들(37, 38)은 통상적인 제1 금속배선(M1)이다. 특히, 제2 프로그램노드(38)는 강유전체 캐패시터의 제2 전극(35)과 연결되는 플레이트라인(Plate line)으로서, 강유전체막(34)의 열화를 방지하기 위해 배리어메탈(barrier metal)이 삽입되기도 한다.
도 11에서, 강유전체 캐패시터는 MFM(Metal Ferroelectric Metal) 캐패시터로서, 강유전체막(34)은 페로브스카이트구조의 물질 또는 비스무스 레이어드 페로브스카이트 물질이고, 10Å∼5000Å의 두께의 박막화가 요구되며, 박막화에 따른 동일한 동작 전압하에서 캐패시터에 걸리는 전계는 증가한다.
예컨대, 인위적으로 소자 동작 전압보다 높은 전압을 MFM에 인가하면 고전계에서 파괴(break down)가 일어나고, 한번 파괴가 발생하면 더 이상 캐패시터의 역할을 하지 못하여 각 전극 사이에 전류 경로가 형성된다.
즉, 소자 동작 전압보다 높은 전압을 제1,2 프로그램패드들(40, 41)에 인가하면, 즉 전기적 포싱을 가하면, 강유전체막(34)이 파괴되어 제1 전극(33)과 제2 전극(35) 사이에 전류경로(current path)가 형성됨에 따라 리던던시셀을 리페어 리던던시셀로 교체할 수 있다.
위와 같은 방법으로 리페어를 수행하면 메인 셀에 존재하는 페일비트의 리페어뿐만 아니라 리페어가 불가능한 리던던시 셀또한 리페어할 수 있어 웨이퍼 수율을 증가시킨다.
도 11에서 강유전체 캐패시터는 COB(Capacitor Over Bitline) 또는 CUB(Capacitor Under Bitline) 구조의 캐패시터일 수 있고, 아울러 강유전체 캐패시터는 MFM(Metal-Ferroelectric Metal)외에 MIM(Metal-Insulator-Metal) 또는 MIS(Metal-Insulator-Silicon) 구조일 수 있다.
그리고, MIM 또는 MIS 구조일 경우, 유전막은 SiO2, Si3N4, Ta2O 5, TaON 또는 이들의 조합이 이용되며, 제1,2 전극으로는 TiN, RuTiN, IrTiN, Ir, IrO2, Ru, RuO2, Rh, RhO2, Pt, 또는 이들의 조합을 이용한다.
전술한 실시예에서는 페일 비트가 발생된 메인 셀의 페일 구제에 관한 것이나, 이러한 페일 구제회로는 리던던시 셀의 구제외에도 공정 또는 설계상 취약한 부분의 회로를 대체할 수 있는 방법으로도 적용 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 메인 셀에 존재하는 페일비트의 리페어뿐만 아니라 리페어가 불가능한 리던던시 셀또한 리페어할 수 있으므로 불량분석의 시간을 단축시킴과 동시에 웨이퍼 수율을 향상시킬 수 있는 효과가 있다.
도 1은 종래 기술에 따른 페일 구제 방법을 도시한 흐름도,
도 2는 종래기술에 따른 페일 구제를 위한 개념도,
도 3은 종래기술에 따른 리던던시 회로를 도시한 구성도,
도 4는 종래기술에 따른 리페어 식각 방법을 도시한 도면,
도 5는 본 발명에서 사용하는 강유전체 캐패시터의 특성을 나타내는 도면,
도 6은 본 발명의 실시예에 따른 페일 구제 방법을 도시한 흐름도,
도 7은 본 발명의 실시예에 따른 페일 구제를 위한 개념도,
도 8은 본 발명의 실시예에 따른 반도체 메모리 장치의 리던던시 회로를 도시한 구성도,
도 9는 강유전체 캐패시터를 단락시키기 위한 상세 회로도,
도 10은 도 9의 제2 프로그래밍부의 상세 회로도,
도 11은 전기적 포싱을 인가한 상태의 강유전체 캐패시터를 도시한 도면,
*도면의 주요 부분에 대한 부호의 설명
100 : 리페어 로직부 110 : 제1 프로그래밍부
120 : 리던던시 셀어레이부 130 : 제2 프로그래밍부
140 : 리페어 리던던시 셀어레이부
F(1)∼F(n) : 퓨즈
FeC(1)∼FeC(n) : 강유전체 캐패시터

Claims (7)

  1. 삭제
  2. 복수개의 메인 셀들로 구성되는 메모리 셀어레이부 내 상기 메인 셀들 중 페일비트가 발생된 메인 셀들을 구제하기 위하여 리던던시셀들로 대체하는 리던던시 회로를 갖는 반도체 메모리 장치에 있어서,
    상기 리던던시 회로는,
    상기 페일비트가 발생된 메인 셀로 교체되는 복수개의 리던던시셀을 구비한 리던던시 셀어레이부; 및
    상기 페일비트가 발생된 메인 셀로 교체되는 리던던시 셀에 페일비트가 발생된 경우, 상기 페일비트가 발생된 리던던시 셀로 교체되는 복수개의 리페어 리던던시 셀을 구비한 리페어 리던던시 셀어레이부;
    상기 메모리 셀어레이부와 관련된 로직부를 대체하는 리페어 로직부;
    상기 페일비트가 발생된 메인 셀을 리던던시 셀로 교체하도록 프로그래밍되어 상기 리던던시 셀어레이부와 상기 리페어 로직부를 연결시키는 제1 프로그래밍부; 및
    상기 페일비트가 발생된 리던던시 셀을 리페어 리던던시 셀로 교체하도록 프로그래밍되어 상기 리페어 리던던시 셀어레이부와 상기 리페어 로직부를 연결시키는 제2 프로그래밍부
    를 포함함을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  3. 제2 항에 있어서,
    제1 프로그래밍부는,
    상기 리던던시 셀어레이부의 각각의 로/컬럼들과 연결되는 복수개의 퓨즈를 구비함을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  4. 제2 항에 있어서,
    상기 제2 프로그래밍부는,
    상기 리페어 리던던시 셀 어레이부의 각각의 로/컬럼들과 연결되는 복수개의 강유전체 캐패시터를 구비하며, 상기 강유전체 캐패시터의 강유전체막의 파괴를 유발하는 전기적 포싱에 의해 두 전극이 단락되어 상기 리페어 리던던시 셀 어레이부와 상기 리페어 로직부를 연결시키는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  5. 제4 항에 있어서,
    상기 제2 프로그래밍부의 복수개의 강유전체 캐패시터를 단락시키기 위한 강유전체캐패시터 단락조정부;
    상기 강유전체캐패시터 단락조정부와 상기 복수개의 강유전체 캐패시터를 연결하는 복수개의 스위치; 및
    상기 리페어 리던던시 셀어레이부의 로/컬럼들과 상기 강유전체캐패시터 단락조정부를 연결하는 활성화스위치
    를 더 포함함을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  6. 삭제
  7. 복수개의 메인 셀들로 구성되는 메인 셀어레이부 내 상기 메인 들 중 페일비트가 발생된 메인 셀들을 구제하기 위하여 리던던시셀들로 대체하는 반도체 메모리 장치의 페일 구제 방법에 있어서,
    퓨즈커팅에 의해 페일비트가 발생된 메인 셀을 리던던시 셀로 구제하는 단계; 및
    상기 메인 셀을 구제하는 리던던시셀에 페일비트가 발생되는 경우, 강유전체 캐패시터의 두 전극간 단락에 의해 상기 페일비트가 발생된 리던던시셀을 리페어 리던던시셀로 구제하는 단계를 포함하며,
    상기 강유전체 캐패시터의 두전극간 단락은,
    상기 강유전체 캐패시터의 강유전체막의 파괴가 일어나는 조건의 전기적 포싱 전압을 인가하여 이루어짐을 특징으로 하는 반도체 메모리 장치의 페일 구제 방법.
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