KR20060011575A - 반도체 메모리 장치 및 그 제조방법 - Google Patents

반도체 메모리 장치 및 그 제조방법 Download PDF

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Abstract

본 발명은 금속배선을 퓨즈로 사용하더라도 부식을 방지할 수 있는 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 기판상에 제1 층간절연막을 형성하는 단계; 상기 제1 층간절연막 상부에 퓨즈를 형성하는 단계; 상기 퓨즈 상부에 제2 층간절연막을 형성하는 단계; 상기 퓨즈 양 끝단에 각각 제1 콘택플러그를 형성하는 단계: 상기 제1 콘택플러그의 앞영역에 상기 퓨즈를 관통하는 부식방지용 더미 콘택플러그를 각각 형성하는 단계; 및 상기 퓨즈의 상부에 상기 제2 층간절연막이 일정부분 남도록, 상기 더미 콘택플러그 사이의 상기 제2 층간절연막을 선택적으로 식각하여 퓨즈박스를 형성하는 단계를 포함하는 반도체 메모리 장치 제조방법을 제공한다.
반도체, 메모리, 리페어, 퓨즈, 부식, 콘택.

Description

반도체 메모리 장치 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
도1은 통상적인 반도체 메모리 장치의 단면도.
도2는 종래기술에 의한 반도체 메모리 장치의 단면도.
도3은 도2에 도시된 반도체 메모리 장치의 평면도.
도4는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 단면도.
도5는 도4에 도시된 반도체 메모리 장치의 평면도.
도6은 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 단면도.
도7은 본 발명의 제3 실시예에 따른 반도체 메모리 장치의 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
59 : 퓨즈
60 : 부식방지를 위한 퓨즈용 콘택
62 : 콘택
63 : 금속배선
66 : 퓨즈박스
52, 57, 58, 61, 64 : 층간절연막
65 : 페시베이션막
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 리페어 공정시에 레이저가 조사되어 블로잉되는 반도체 메모리 장치의 퓨즈에 관한 것이다.
반도체 장치, 특히 메모리장치 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행 하지 못하므로 불량품으로 처리된다. 그러나 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(yield)측면에서 비효율적인 처리방법이다.
따라서, 현재는 메모리장치 내에 미리 설치해둔 예비셀( 리던던시(redundancy) 셀이라고도 함)을 이용하여 불량 셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다.
리던던시 셀을 이용한 리페어 작업은 통상, 일정 셀 어레이(cell array)마다 스페어 로우(spare low) 어레이와 스페어 칼럼(sparecolumn) 어레이를 미리 설치해 두어 결함이 발생된 불량 메모리 셀을 로우/컬럼 단위로 스페어 메모리 셀로 치완해 주는 방식으로 진행된다.
이를 자세히 살펴보면, 웨이퍼 상태로 완료된 후에 테스트를 통해 불량 메모 리 셀을 골라내면 그에 해당하는 어드레스(address)를 예비셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부회로에 행하게 된다. 따라서, 실제 사용시에는 불량 라인에 해당하는 어드레스 신호가 입력되면 불량셀 대신에 예비셀로 선택이 바뀌게 되는 것이다.
전술한 프로그램 방식 중에서, 가장 널리 사용되는 방식이 레이저 빔으로 퓨즈를 태워 끊어버리는 방식인데, 레이저의 조사에 의해 끊어지는 배선을 퓨즈라 하고, 그 끊어지는 부위와 이를 둘러싸는 영역을 퓨즈 박스라 한다.
도1은 통상적인 반도체 메모리 장치를 나타내는 단면도로서, 좌측은 셀영역의 단면을 나타내고 우측은 퓨즈영역을 나타낸다.
도1에 도시된 바와 같이, 반도체 메모리 장치의 셀영역은 기판(10) 상부에 소자분리막(11), 활성영역(13), 게이트 패턴(14), 제1 및 제2 스토리지 노드 콘택플러그(15a,17), 비트라인 콘택플러그(15b), 비트라인(16), 층간절연막(12,17,22)과 캐패시터를 형성하는 스토리지 노드 콘택플러그(19), 유전체박막(20), 플레이트전극(23,24)을 구비한다. 플레이트 전극(23,24)는 폴리실리콘막(23)과, TiN막(24)으로 구성된다. 여기서 티타늄막(24)는 다른 금속으로 형성될 수도 있다.
한편 반도체 메모리 장치의 퓨즈영역은 기판상에 층간절연막(11',17',22')과, 폴리실리콘막(23')과 TiN막(24')으로 구성된 퓨즈와, 퓨즈상부에 형성된 층간절연막(26)을 구비한다. 또한, 도면부호 26은 리페어 공정시 레이저 조사에 의한 퓨즈절단을 위해 퓨즈상부의 층간절연막(21)을 일정두께만큼 제거하여 형성하는 퓨즈박스를 나타낸다. 여기서 층간절연막(11',17',22')은 따로 형성되는 것이 아니 고, 셀영역에서의 층간절연막(11,17,22)이 형성될 때 각각 같이 형성되는 막이다.
퓨즈는 전술한 바와 같이 반도체 메모리 장치의 결함(Fail)이 발생한 경우에 결함이 발생한 부분을 리페어하기 위한 것으로, 통상 퓨즈는 추가적인 공정으로 따로 형성하는 것은 아니고 셀영역의 비트 라인(Bit Line) 또는 워드 라인(Word line)등의 도전층을 이용하여 형성한다.
특히 최근에 반도체 메모리 장치의 집적도가 높아지면서 반도체 메모리 장치의 구조물의 높이도 높아지게 되었다, 이로 인하여 비교적 하부구조인 워드라인이나 비트라인을 이용해서 퓨즈를 형성하게 되면 이후 퓨즈박스를 형성하기 위해서 많은 층간절연막을 제거해야하는 어려움이 생기게 되었다. 따라서 최근에는 반도체 메모리 장치의 높은 위치에서 형성되는 도전층을 퓨즈라인으로 이용하고 있는데, 금속배선이나 캐패시터의 전극용 도전막을 퓨즈라인으로 이용하고 있다.
도1에 도시된 퓨즈(23',24')는 셀영역에 형성된 캐패시터의 플레이트 전극(23,24)을 형성하는 도전막을 이용하여 형성한 것이다.
도2는 종래기술에 의한 반도체 메모리 장치의 단면도로서 도1에서의 퓨즈가 형성된 영역을 보다 자세히 나타낸 도면이다. 참고적으로 같은 층은 같은 도면부호를 사용하였다.
도2를 참조하여 살펴보면, 종래기술에 의한 반도체 메모리 장치는 소자분리막(11)이 형성된 기판(10)상에 게이트 패턴(14)가 형성되어 있으며, 그 상부에 층간절연막(12')이 형성되어 있다.
이어서 그 상부에는 비트라인용 패턴으로 형성된 금속완충막(16')과 콘택 (32)가 형성되어 있으며, 그 상부에 퓨즈(30)가 형성되어 있다.
이어서 퓨즈의 상부에 다수의 층간절연막(31,34,37)과 금속배선(36,33) 및 콘택(35,32)이 적층되어 형성되어 있다. 최종적으로 페시베이션막(38)이 형성되어 있다.
퓨즈의 상단에는 리페어 공정시에 레이저를 조사할 퓨즈박스(26)가 형성되는데, 퓨즈박스(26)는 퓨즈의 상단에 일정한 두께의 절연막만을 남기고 나머지 절연막을 제거한 영역을 말한다.
도3은 도2에 도시된 반도체 메모리 장치의 평면도이다.
도3을 참조하여 살펴보면, 퓨즈박스(26)를 관통하여 퓨즈(24',23')가 지나가고 있다.
전술한 바와 같이, 퓨즈로 비트라인 또는 워드라인으로 사용하던 것을 캐패시터의 전극막을 이용하여 형성하고 있다.
캐패시터 전극막은 비트라인이나 워드라인보다 상대적으로 높은 곳에 형성이 되나, 반도체 메모리 장치가 고집적화 되면서 다수의 금속배선을 사용하게 되고, 그로 인해 캐패시터의 전극막위로 많은 층들이 형성이 된다.
따라서 캐패시터의 전극막을 퓨즈로 사용하더라도, 퓨즈박스를 형성하기 위해서는 많은 층간절연막을 제거해내야 하는 어려움이 있다.
퓨즈박스를 형성할 때에 퓨즈의 상단에 일정한 두께의 절연막을 남기는 것(도2의 X 참조)은 신뢰성있는 리페어 공정을 위해서 매우 중요하다.
그러나, 캐패시터의 전극막을 퓨즈로 사용하더라도, 퓨즈박스를 형성하기 위 해서는 선택적으로 제거해야 할 절연막의 두께가 너무 두꺼워서 일정한 두께의 절연막을 퓨즈의 상단에 남기는 것이 매우 어렵다.(도2의 Y 참조)
이를 해결하기 위해, 캐패시터의 전극막보다는 높은 위치에 형성되는 금속배선을 퓨즈로 사용하기도 한다. 그러나, 금속배선은 통상적으로 부식이 잘되는 티타늄, 알루미늄등으로 형성되기 때문에, 퓨즈박스를 통해 침투한 수분으로 퓨즈부분이 부식이 되는 문제가 발생한다.
퓨즈가 부식이 되면, 퓨즈와 연결된 금속배선까지 부식이 계속 진행되어 불량을 일으키킬 수 있어, 금속배선을 퓨즈로 이용하기에는 어려움이 있다.
본 발명은 상기의 문제점을 해결하기 위해 제안된 것으로, 금속배선을 퓨즈로 사용하더라도 부식을 방지할 수 있는 반도체 메모리 장치 및 그 제조방법을 제공함을 목적으로 한다.
본 발명은 기판상에 제1 층간절연막을 형성하는 단계; 상기 제1 층간절연막 상부에 퓨즈를 형성하는 단계; 상기 퓨즈 상부에 제2 층간절연막을 형성하는 단계; 상기 퓨즈 양 끝단에 각각 제1 콘택플러그를 형성하는 단계: 상기 제1 콘택플러그의 앞영역에 상기 퓨즈를 관통하는 부식방지용 더미 콘택플러그를 각각 형성하는 단계; 및 상기 퓨즈의 상부에 상기 제2 층간절연막이 일정부분 남도록, 상기 더미 콘택플러그 사이의 상기 제2 층간절연막을 선택적으로 식각하여 퓨즈박스를 형성하는 단계를 포함하는 반도체 메모리 장치 제조방법을 제공한다.
또한 본 발명은 퓨즈; 상기 퓨즈 양단부에 각각 배치되어 금속배선과 상기 퓨즈를 연결하기 위한 콘택플러그; 및 리페어 공정시 블로잉될 퓨즈 영역과 상기 콘택플러그 사이에 각각 제공된 부식방지용 더미 콘택플러그를 구비하는 반도체 메모리 장치를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도4는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 단면도이다.
도4를 참조하여 살펴보면, 본 실시예에 따른 반도체 메모리 장치 제조방법은 소자분리막(51)이 형성된 기판(50)에 게이트 패턴(54)를 형성한다.
이어서 그상부에 층간절연막(52)를 형성하고 그 상부에 다시 층간절연막(57)을 형성한다.
이어서 층간절연막(58)을 형성하고, 그 상부에 퓨즈(59)를 형성한다.
층간절연막(52,57,58)은 USG(Undoped-Silicate Glass)막, PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)을 이용한다.
퓨즈(59)는 알루미늄막, 티타늄낙, 또는 티타늄질화막등의 셀영역에서 금속배선으로 사용되는 도전막을 이용하여 형성한다. 또는 캐패시터의 상,하부전극막 또는 비트라인 또는 워드라인용 도전막을 이용하여 형성할 수 있다.
퓨즈(59)는 하나의 막으로 퓨즈가 형성될 영역에 형성한 다음 부식방지용 콘택플러그(60)가 형성될 영역의 퓨즈(59)를 선택적으로 제거한다.
이어서 층간절연막(61)을 형성하고, 콘택(62)이 형성될 영역의 층간절연막(61)과 더미 콘택플러그(60)가 형성될 영역의 층간절연막(61)을 선택적으로 제거한다.
이 때 더미 콘택플러그(60)이 형성될 영역에서는 퓨즈가 제거된 곳을 통해 층간절연막(58)도 선택적으로 제거가 되도록 한다.
이어서 텅스텐 또는 구리를 이용하여 부식방지용 콘택플러그(60)와 콘택(62)를 형성한다. 따라서 퓨즈가 끊어진 부분은 부식방지용 콘택플러그(60)를 통해 전기적으로 연결이 되는 것이다.
이어서 퓨즈의 양측면과 연결된 콘택(62)과 각각 연결된 금속배선(63)을 형성한다.
이어서 층간절연막(64)을 형성하고, 그 상부에 페시베이션막(65)을 형성한다.
이어서 리페어 공정시 퓨즈가 조사될 퓨즈박스(66)를 형성하기 위해 더미 콘 택플러그(60) 사이의 있는 퓨즈 상단에 형성된 절연막을 선택적으로 제거한다.
퓨즈박스(66)는 반도체 메모리 장치의 다른 부분보다 노출이 상대적으로 많이 되어 수분등의 이 물질이 침투하기 쉽다.
이 때 퓨즈(66)를 금속배선등으로 형성하게 되면, 통상 부식이 잘되는데 퓨즈박스를 통해 침투된 수분으로 인해 퓨즈박스 하단의 퓨즈가 부식이 된 다음 퓨즈를 타고 부식이 진행되더라도, 본 실시예에 따른 반도체 메모리 장치는 퓨즈의 양 측면에 부식방지용 더미 콘택플러그(60)가 구비되어 있기 때문에 더이상 부식이 진행되지 않는다.
부식방지용 더미 콘택플러그(60)는 텅스텐이나 구리등 부식에 매우 강한 물질로 형성되어 있기 때문이다.
도5는 도4에 도시된 반도체 메모리 장치의 평면도이다.
도5에서와 같이, 본 실시예에 따른 반도체 메모리 장치는 단면상으로 세개의 패턴으로 분리되어 있으며, 분리된 조각을 부식방지용 더미 콘택플러그(60)가 연결하고 있다.
도5에서 A는 분리된 것을 나타내며, B와 C는 콘택플러그가 형성된 것을 나타낸다.
도6은 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 단면도이다.
도6을 참조하여 살펴보면, 제2 실시예에 따른 반도체 메모리 장치는 더미 콘택플러그(60)를 형성하기 전에 완충막을 그 하단에 형성하고, 더미 콘택플러그(60)는 완충막(56)에 접속되도록 형성하는 것이다. 이렇게 함으로서 더미 콘택플러그 (60)을 보다 안정적으로 형성시킬 수 있다.(D참조)
완충막(56)은 퓨즈보다 하단에 형성되는 도전막을 이용하면 되는데, 본 실시예에서는 비트라인용 도전막을 이용하여 형성하였다.
도7은 본 발명의 제3 실시예에 따른 반도체 메모리 장치의 단면도이다.
도7을 참조하여 살펴보면, 제3 실시예에 따른 반도체 메모리 장치는 더미 콘택플러그(60) 상단에 더미 금속배선 패턴(67)을 더 형성하는 것이다.(E참조)
더미 콘택플러그(60)의 상단에 형성된 더미 금속배선 패턴(67)은 더미 콘택플러그(60)의 보호막 역할을 하여 후속공정(예를 들어 층간절연막(64)를 형성하기 전 금속배선(63)을 패터닝하는 공정등)에서 더미 콘택플러그의 상단이 데미지를 받는 것을 막아준다.
또한, 도시하지는 않았지만, 제2 실시예와 제3 실시예에 제시한 기술을 모두 적용할 수 있다. 즉, 완충막을 더미 콘택플러그의 하단에 형성하고, 그 상부에는 더미 금속배선 패턴을 형성할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 의한 반도체 메모리 장치는 금속배선등을 퓨즈로 사용하더라도 부 식으로 인한 불량을 방지할 수 있다.
따라서 상대적으로 높은 곳에 위치한 금속배선등을 퓨즈로 사용하게 되면, 퓨즈박스를 형성하기 위해 제거해야 할 절연막이 상대적으로 작아서 보다 안정적으로 퓨즈박스를 형성할 수 있고, 그로 인해 신뢰성있는 리페어 공정이 가능하다.

Claims (14)

  1. 기판상에 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막 상부에 퓨즈를 형성하는 단계;
    상기 퓨즈 상부에 제2 층간절연막을 형성하는 단계;
    상기 퓨즈 양 끝단에 각각 제1 콘택플러그를 형성하는 단계:
    상기 제1 콘택플러그의 앞영역에 상기 퓨즈를 관통하는 부식방지용 더미 콘택플러그를 각각 형성하는 단계; 및
    상기 퓨즈의 상부에 상기 제2 층간절연막이 일정부분 남도록, 상기 더미 콘택플러그 사이의 상기 제2 층간절연막을 선택적으로 식각하여 퓨즈박스를 형성하는 단계
    를 포함하는 반도체 메모리 장치 제조방법.
  2. 제 1 항에 있어서,
    상기 퓨즈는
    알루미늄, 티타늄 또는 티타늄질화막중 적어도 하나를 선택하여 형성하는 것을 특징으로 하는 반도체 메모리 장치 제조방법.
  3. 제 2 항에 있어서,
    상기 더미 콘택플러그는 텅스텐 또는 구리로 형성된 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  4. 제 1 항에 있어서,
    상기 더미 콘택플러그의 하단부와 접속되는 완충막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  5. 제 4 항에 있어서,
    상기 완충막은 비트라인용 도전막으로 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  6. 제 1 항 또는 제 4 항에 있어서,
    상기 더미 콘택플러그상에 금속배선용 도전막 패턴을 더 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  7. 퓨즈;
    상기 퓨즈 양단부에 각각 배치되어 금속배선과 상기 퓨즈를 연결하기 위한 콘택플러그; 및
    리페어 공정시 블로잉될 퓨즈 영역과 상기 콘택플러그 사이에 각각 제공된 부식방지용 더미 콘택플러그
    를 구비하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 퓨즈는 티타늄, 티타늄질화막 또는 알루미늄 중 적어도 하나를 이용하여 형성된 것임을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 더미 콘택플러그는 텅스텐 또는 구리로 형성된 것임을 특징으로 하는 반도체 메모리 장치.
  10. 제 7 항에 있어서,
    상기 퓨즈는,
    층간절연막 사이에 배치된 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 7 항에 있어서,
    상기 더미 콘택플러그는 상기 퓨즈 및 상기 층간절연막을 관통하여 배치된 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 7 항에 있어서,
    상기 더미 콘택플러그는 완충막 상부에 배치된 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 완충막은 비트라인용 도전막 패턴으로 형성된 것임을 특징으로 하는 반도체 메모리 장치.
  14. 제 7 항 또는 제 12 항에 있어서,
    상기 더미 콘택플러그상에 각각 구비된 금속배선용 도전막 패턴을 더 구비하 는 것을 특징으로 하는 반도체 메모리 장치.
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US8274135B2 (en) 2009-06-30 2012-09-25 Hynix Semiconductor Inc. Fuse of semiconductor device
WO2021146014A1 (en) * 2020-01-15 2021-07-22 Micron Technology, Inc. Microelectronic devices including corrosion containment features, and related electronic systems and methods

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