JP2003224187A - 半導体素子のヒューズ及びその形成法 - Google Patents

半導体素子のヒューズ及びその形成法

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Abstract

(57)【要約】 【課題】 選択されたヒューズを断線するためにレーザ
を照射する時に隣接ヒューズの損傷がないだけではな
く、さらに稠密なピッチのヒューズを得るためのヒュー
ズ及びその形成法を提供する。 【解決手段】 ヒューズとして利用される下部配線に接
続される上部配線をパターニングすると同時に、ヒュー
ズ断線時に下部配線でレーザターゲットスポットになる
部位にグルーブを形成する。これにより、断線容積、す
なわちレーザが照射される部分を顕著に小さくさせるの
で、断線を容易にして短時間に少量のエネルギーでレー
ザを照射しても断線成功率を高められる。従って、断線
されるヒューズに隣接したヒューズに過度なストレスが
加えられるということが防止されるので隣接ヒューズの
損傷がないだけではなく、ヒューズを所定ピッチ以下に
パッキングできるので、ヒューズ密度（単位面積当たり
のヒューズ数）を高められる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子のヒュー
ズ及びその形成法に係り、特に選択されたヒューズを断
線するためにレーザを照射する時に隣接ヒューズの損傷
がないだけではなく、より高い断線成功率及び稠密なピ
ッチのヒューズ構造を得るためのヒューズ及びその形成
法に関する。
【０００２】
【従来の技術】半導体メモリ素子のメモリ容量は継続的
に増加することが要求されているのであるが、メモリ容
量の増加は個別的な構成要素を小さくすることにより達
成されうる。ところで、構成要素が小さくなって単位面
積当たりの構成要素密度が高くなるにつれ、欠陥ある構
成要素比率も高くなるという弊害がある。欠陥ある構成
要素を含むチップは不良品として処理されて収率を低下
させる。
【０００３】かかる問題を解決するために、スペア回路
または余分の回路がチップ内に形成され、スペア構成要
素が欠陥ある構成要素に替わる。このように欠陥で動作
しない回路を余分の回路に替える工程をリペア工程とい
う。そして、一部回路の特性を応用に合うように変更す
るトリミング工程が行われもする。
【０００４】かかるリペアやトリミング工程は所定の配
線の一部にレーザを照射して断線させることにより行わ
れる。このようにレーザの照射により断線される配線を
ヒューズという。そして、かかるヒューズが密集した地
域をここではヒューズ部という。断線されたヒューズは
電流を遮断するので、高い電導性状態から低い電導性
（例えば、非電導性）状態に転換される。
【０００５】図１は複数のヒューズ２，４，６，８を有
するヒューズ部１０を図示する。複数のヒューズ２，
４，６，８は本来の非断線状態、すなわち電導性状態に
ある。
【０００６】図２を参照すれば、ヒューズ４を介して流
れる電流を遮断するためにレーザを照射してヒューズ４
を断線する。断線されるヒューズ４とこれに隣接するヒ
ューズ２，６とは与えられたレーザ波長とスポット径と
により非常に近接した位置になる。これにより、ヒュー
ズ断線工程中に隣接したヒューズは不用意に断線あるい
は切断されて半導体素子に欠陥が生じたり、隣接領域と
のリンクなどが生じたり、少なくとも隣接するヒューズ
に深刻な物理的損傷を引き起こす可能性がある。また、
レーザエネルギーによるストレスによる亀裂１１がヒュ
ーズ４から発展して隣接するヒューズに損傷を引き起こ
しうる。
【０００７】これにより、ヒューズ断線時に隣接するヒ
ューズに影響を及ぼさないようにヒューズを保護するた
めの多数の方法が発展してきた。初期には断線時に発生
する行き過ぎた亀裂及び隣接回路素子または他のヒュー
ズに対する損傷を防止するために、ヒューズ間の距離を
十分に保持することによりかかる問題を解決した。しか
し、半導体素子がだんだんと高集積化されるにつれて配
線間の稠密なピッチが要求され、ピッチの距離を狭める
ためにヒューズ間に亀裂遮断構造物を添加したり、ある
いはヒューズパターンを多様に形成して一層高い信頼性
を有するヒューズ部を形成しようとした。例えば、特開
平10-189740は層間膜や配線の膜厚が厚くなっても,プロ
セスが簡単で安定したヒューズブローを得る方法を提供
する。
【０００８】図３は複数のヒューズ１２，１４，１６よ
り構成されたヒューズ部２０を示す。ヒューズ部２０内
のヒューズ間には付加構造物２３，２５が配される。付
加構造物２３，２５は典型的にタングステンやモリブデ
ンのようなバリア材料より構成され、ヒューズ１４がレ
ーザにより断線される時に亀裂停止部として作用する。
従って、亀裂２１はヒューズ１４から発展して付加構造
物２３，２５で阻止される。
【０００９】しかし、かかる方法はピッチの間隔をある
程度狭めはするが、基本的に亀裂遮断構造物の添加によ
るピッチ間隔の広がりでかえってチップ面積を広める問
題点を有している。そして、ヒューズ間に導入された亀
裂遮断構造物は稠密なピッチでは作用しない。その理由
は、亀裂遮断構造物自体がレーザにより熔融されて隣接
したヒューズまたはその次の回路素子に損傷を起こすた
めである。
【００１０】ＤＲＡＭの場合、総じてビットラインまた
はワードラインがヒューズとして使われ、メモリ素子で
はない他の半導体素子では他の配線がヒューズとして使
われもする。近来にはＤＲＡＭにて金属配線をヒューズ
として使いもする。このように金属配線をヒューズに使
用する場合、金属配線の厚さと幅とがビットラインまた
はワードラインの場合より相対的により一層広くなるの
で、前述の問題が一層深刻である。
【００１１】
【発明が解決しようとする課題】本発明がなそうとする
技術的課題は、選択されたヒューズを断線するためにレ
ーザを照射する時に隣接ヒューズの損傷がないだけでは
なく、さらに稠密なピッチのヒューズを得るための半導
体素子のヒューズ及びその形成法を提供することであ
る。
【００１２】
【課題を解決するための手段】前記技術的課題を達成す
るために、本発明による半導体素子のヒューズ形成法は
次の通りなされる。まず、基板上にヒューズとして利用
される下部配線を形成した後、前記下部配線を含む基板
上に絶縁膜を形成する。前記絶縁膜をエッチングし、前
記下部配線でヒューズ断線時にレーザターゲットスポッ
トになる部分を一部露出させるホール、及び前記下部配
線と前記絶縁膜上に形成される上部配線との電気的接続
のためのビアホールを形成する。前記ホール及びビアホ
ールが形成された絶縁膜上に上部配線をなす導電物質層
を蒸着すると同時に、前記ホールとビアホールとを前記
導電物質層で充填する。前記導電物質層をパターニング
して前記ビアホールを充填する導電物質層により前記下
部配線と接続される上部配線を前記レーザターゲットス
ポット以外の部分に形成する。これと同時に、前記ホー
ルを充填する導電物質層及びその下部の下部配線もエッ
チングし、前記レーザターゲットスポットになる部分に
グルーブを形成する。グルーブが形成されればヒューズ
断線時に下部配線の断線容積、すなわちレーザが照射さ
れる部分が顕著に減るので、ヒューズ断線時に短時間に
少量のエネルギーでレーザを照射しても下部配線が成功
的に断線され、断線される下部配線周辺部に加えられる
損傷を最小化できる。
【００１３】従って、本発明によれば断線成功率を高め
られる。断線されるヒューズに隣接したヒューズに過度
なストレスが加えられることが防止されるので隣接ヒュ
ーズの損傷がないだけではなく、ヒューズを所定ピッチ
以下にパッキングできるようになるので、ヒューズ密度
（単位面積当たりのヒューズ数）を高められる。
【００１４】
【発明の実施の形態】以下、添付した図面を参照して本
発明の望ましい実施例を詳細に説明する。しかし、本発
明の実施例はさまざまな他の形態に変形でき、本発明の
範囲が後述する実施例に限定されると解釈されてはなら
ない。以下、ある膜が他の膜の上部に存在すると説明さ
れる時、それは他の膜上にすぐに存在することもあり、
その間に第３の膜が介在されることもある。
【００１５】図４Ａ、図５Ａ、図６Ａ及び図７Ａは本発
明の第１実施例により半導体素子のヒューズを形成する
過程を示した平面図であり、図４Ｂ、図５Ｂ、図６Ｂ及
び図７Ｂはそれぞれ図４Ａ、図５Ａ、図６Ａ及び図７Ａ
にてｂ−ｂ’に沿って切り取った断面図である。
【００１６】図４Ａと図４Ｂとを参照すれば、基板１０
０上に層間絶縁膜１１０を形成し、基板１００とその上
部に形成される構造物を絶縁させる。層間絶縁膜１１０
として、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｏｕ
ｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＰＳＧ（Ｐｈｏｓ
ｐｈｏｒｏｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＳＯ
Ｇ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）、ＴＥＯＳ（Ｔｅｔｒ
ａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）、ＵＳ
Ｇ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜
及びそれらの組合わせよりなる一群から選択されたいず
れか一つを形成できる。もちろんシリコン窒化物のよう
な絶縁物を蒸着して形成することもできる。
【００１７】層間絶縁膜１１０上にヒューズとして利用
される下部配線１１２，１１４，１１６を形成する。例
えば、層間絶縁膜１１０全面に金属、例えばタングステ
ン、アルミニウムまたは銅を蒸着する。この時、金属の
蒸着は化学的気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）や物理的気相蒸着（Ｐ
ｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：Ｐ
ＶＤ）によりなされうる。次に、蒸着された金属を写真
エッチング法によりパターニングし、図４Ａに示された
ようにラインタイプの下部配線１１２，１１４，１１６
を形成する。かように金属を利用する場合には、金属層
下部に障壁金属層を含むこともできる。もちろん、ヒュ
ーズとして利用される下部配線１１２，１１４，１１６
は設計意図により、ラインタイプではない多様な形態の
パターンで具現されうる。
【００１８】図５Ａと図５Ｂとを参照すれば、下部配線
１１２，１１４，１１６を含む基板１００上に絶縁膜１
２０を形成する。絶縁膜１２０も層間絶縁膜１１０と同
様に、ＢＰＳＧ、ＰＳＧ、ＳＯＧ、ＴＥＯＳ、ＵＳＧ膜
及びそれらの組合わせよりなる一群から選択されたいず
れか一つを利用して形成できる。もちろん、シリコン窒
化物のような絶縁物を蒸着して形成することもできる。
必要ならば、かかる膜質を形成した後で平坦化段階を行
うこともできる。例えば、ＣＶＤを行うこともできる。
図面にて、層間絶縁膜及び絶縁膜１１０，１２０は便宜
上それぞれ一つの膜として示されたが、実際にはさまざ
まな層の絶縁膜質が積層された膜よりなりうる。かかる
事項は後述される本発明の他の実施例にもそのまま適用
される。
【００１９】次に、絶縁膜１２０をエッチングし、下部
配線１１２，１１４，１１６にてヒューズの断線工程中
にレーザがヒューズを衝撃するターゲットスポットのポ
イントを中心にホール１２２，１２４，１２６を形成す
る。そして、絶縁膜１２０上に後続して形成される上部
配線と下部配線１１２，１１４，１１６との電気的接続
のためのビアホール１２８も形成する。ホール１２２，
１２４，１２６及びビアホール１２８の形と数及びレイ
アウトは下部配線１１２，１１４，１１６のピッチと構
造及びレイアウトを考慮して決定する。本実施例ではホ
ール１２２，１２４，１２６及びビアホール１２８が円
柱形の場合を例に取る。
【００２０】次に、図６Ａと図６Ｂとを参照すれば、ホ
ール１２２，１２４，１２６及びビアホール１２８が形
成された絶縁膜１２０上に上部配線をなす導電物質層１
３０を蒸着する。これと同時に、ホール１２２，１２
４，１２６及びビアホール１２８も導電物質層１３０で
充填する。導電物質層１３０の蒸着はブランケット蒸着
によりなされうる。
【００２１】導電物質層１３０として絶縁膜１２０全面
に金属、例えばタングステン、アルミニウムまたは銅を
蒸着する。この時、金属の蒸着はＣＶＤやＰＶＤにより
なされうる。特に、アルミニウムを蒸着する場合にはリ
フロー工程をさらに行い、アルミニウムがホール１２
２，１２４，１２６及びビアホール１２８を完全に充填
することができる。本実施例にて下部配線１１２，１１
４，１１６及び導電物質層１３０として使用できるアル
ミニウムは初期から現在まで配線材料として多用されて
きた。また、電導度にすぐれる銅を使用する方法も開発
されている。
【００２２】図７Ａと図７Ｂとを参照すれば、導電物質
層１３０をパターニングしてビアホール１２８を充填す
る導電物質層１３０により下部配線１１６と接続される
上部配線１３０ａを前記レーザターゲットスポット以外
の部分に形成する。図面に示された通り、他の上部配線
１３０ｂも形成され、この上部配線１３０ｂは任意の下
部配線と任意の位置で接続されうる。設計意図により、
上部配線１３０ａ，１３０ｂはラインタイプではない多
様な形態のパターンで具現されうる。ラインタイプでは
ない形態のパターンを、後述する第２実施例で説明す
る。
【００２３】かかる上部配線１３０ａ，１３０ｂを形成
すると共に、ホール１２２，１２４，１２６を充填する
導電物質層１３０及びその下部の下部配線１１２，１１
４，１１６もエッチングしてレーザターゲットスポット
になる部分にグルーブＧを形成する。グルーブＧはすで
に形成されているホール１２２，１２４，１２６の形通
りにエッチングされる。図７ＢにはグルーブＧがヒュー
ズ１１２ａ内部に形成されると示されたが、グルーブＧ
の深さは必要により調節して形成できる。場合により、
グルーブはその下部の下部配線を貫通するように形成さ
れもする。グルーブＧが形成されてもグルーブＧ周囲に
導電物質が残っているので、下部配線１１２，１１４，
１１６の電導性状態は保持される。
【００２４】上部配線１３０ａ，１３０ｂ及びグルーブ
Ｇを形成する過程を敷延して説明すれば、上部配線１３
０ａ，１３０ｂ形成のためのフォトレジストパターン
（図示せず）を導電物質層１３０上に形成する。従っ
て、上部配線１３０ａ，１３０ｂが形成される領域以外
にはフォトレジストが覆われていない。このフォトレジ
ストパターンをエッチングマスクとして導電物質層１３
０をエッチングすれば、フォトレジストが覆われていな
い部分の導電物質層１３０がエッチングされつつ、その
下部のホール１２２，１２４，１２６、すなわち上部に
配線のないホール１２２，１２４，１２６に充填された
導電物質層１３０もエッチングされる。エッチング時間
をもう少し延長すれば、その下部の下部配線１１２，１
１４，１１６もエッチングされてグルーブＧが形成され
る。導電物質層１３０をエッチングするためには湿式エ
ッチングを利用することもできるが、高集積化された半
導体素子を形成する場合、エッチング程度を一層微細に
コントロールできる異方性ドライエッチングを利用す
る。エッチングガスは塩素、フッ素などを含むガスに酸
素、アルゴンなどをエッチング目的により適正割合で混
合したものが主に使われ、活性を高めるためにプラズマ
を形成して使用することもできる。
【００２５】かかる過程により、レーザターゲットスポ
ット部位にグルーブＧを有するヒューズ１１２ａ，１１
４ａ，１１６ａが最終的に形成される。グルーブＧが形
成されれば断線容積が減少するので、ヒューズ断線時に
短時間に少量のエネルギーでレーザを照射してもヒュー
ズ１１２ａ，１１４ａ，１１６ａが確実に断線され、断
線されるヒューズ１１２ａ，１１４ａ，１１６ａ周辺部
に加えられる損傷を最小化できる。
【００２６】図面に示されていないが、後続して上部配
線１３０ａ，１３０ｂを含んだ基板１００全面にパッシ
ベーション膜を形成する段階をさらに備えられる。パッ
シベーション膜を形成する段階はチップ製造の最終工程
であり、チップを引っかいたり湿気侵入から防止するた
めに誘電性及び緩衝性コーティングを利用する。パッシ
ベーション膜は耐湿性が良いシリコン窒化膜、シリコン
酸化膜またはそれらの複合膜よりなることが望ましい。
かかる膜質は後続する組立てまたはパッケージ工程など
で下部構造に伝えられる機械的、電気的または化学的な
衝撃を吸収して内部の半導体素子を保護する役割を果た
す。
【００２７】本実施例によれば、下部配線にグルーブを
形成してヒューズ断線時の断線容積、すなわちレーザが
照射される部分が顕著に小さくなったヒューズを形成す
るので、断線を容易にして短時間に少量のエネルギーで
レーザを照射しても断線成功率を高められる。選択され
たヒューズを断線するためにレーザを照射する時、断線
されるヒューズに隣接したヒューズの損傷を防止でき
る。従って、ヒューズを所定ピッチ以下にパッキングで
き、ヒューズ密度を高められる。
【００２８】図８は本発明の第２実施例により半導体素
子のヒューズを形成する方法を説明する図面である。図
７Ａと図７Ｂとを参照してすでに言及した如く、設計意
図によっては上部配線はラインタイプではない多様な形
態のパターンで具現できる。図８では、上部配線２３０
ａがレーザターゲットスポットを除いては絶縁膜２２０
全面に形成されたものを例に取る。この時にも上部配線
２３０ａをパターニングすると共に、ホール２２２，２
２４，２２６を充填する導電物質層もエッチングしてグ
ルーブが形成されたヒューズ２１２ａ，２１４ａ，２１
６ａを形成する。
【００２９】図９は本発明の第３実施例により半導体素
子のヒューズを形成する方法を説明する図面であり、多
層金属配線構造を採択したＤＲＡＭ素子を例に取って示
したものである。図９の左側はセルアレイ領域を示した
ものであり、右側はヒューズ部を示したものである。本
実施例のヒューズはセルアレイ領域と同時に形成され
る。
【００３０】まず、基板３１０上に素子分離膜３１２を
形成し、トランジスターのゲート電極３１４、ソース／
ドレーン領域３１８／３１６を形成した後、第１層間絶
縁膜３２０を基板３１０全面に形成する。次に、第１層
間絶縁膜３２０をエッチングしてドレーン領域３１６を
露出するコンタクトホールを形成した後、導電性物質、
例えば不純物がドーピングされた多結晶シリコン、金属
シリサイド、または多結晶シリコンと金属シリサイドの
積層膜とを蒸着してパターニングし、コンタクトプラグ
３２２及びビットライン３２４を形成する。
【００３１】次に、ビットライン３２４を含む基板３１
０全面に第２層間絶縁膜３２６を蒸着する。次に、第２
層間絶縁膜３２６をエッチングしてソース領域３１８を
露出するコンタクトホールを形成する。このコンタクト
ホールに不純物がドーピングされた多結晶シリコンのよ
うな導電性物質を蒸着してコンタクトプラグ３２８を形
成した後、その上部にキャパシタ下部電極３３０を形成
する。図面にて下部電極３３０は単純スタック型に示さ
れているが、シリンダ型、フィン型などの多様な形状よ
りなり、その表面に半球型グレーンが形成されることも
ある。下部電極３３０全面に誘電膜３３２を形成し、そ
の上に不純物がドーピングされた多結晶シリコンのよう
な導電性物質を蒸着して上部電極層を形成する。次に、
上部電極層をパターニングして上部電極３３４を形成す
る。理解を助けるために、ビットライン３２４と下部電
極コンタクト３２８とが断面にて同時に見られるように
示されているが、下部電極コンタクト３２８はビットラ
イン３２４とは異なる平面上に存在するものであって互
いに出合わない。
【００３２】次に、上部電極３３４上に第３層間絶縁膜
３３６を形成し、下部金属配線３３８，３３８’を形成
する。この下部金属配線３３８，３３８’は、例えばタ
ングステン、アルミニウムまたは銅のような金属をＣＶ
ＤやＰＶＤにより第３層間絶縁膜３３６全面に蒸着して
望みの配線パターンにパターニングすることにより形成
される。下部金属配線３３８’はヒューズとして利用さ
れる配線である。
【００３３】下部金属配線３３８，３３８’を含む基板
３１０上に絶縁膜３４０を形成する。層間絶縁膜及び絶
縁膜３２０，３２６，３３６，３４０はＢＰＳＧ、ＰＳ
Ｇ、ＳＯＧ、ＴＥＯＳ、ＵＳＧ膜及びそれらの組合わせ
よりなる一群から選択されたいずれか一つを利用して形
成できる。次に、絶縁膜３４０をエッチングし、下部金
属配線３３８’にてヒューズの断線工程中にレーザがヒ
ューズを衝撃するターゲットスポットのポイントを中心
にホール３４１を形成する。
【００３４】次に、ホール３４１が形成された絶縁膜３
４０上に上部配線をなす導電物質層を蒸着する。これと
同時に、ホール３４１も導電物質層で充填する。導電物
質層としてタングステン、アルミニウムまたは銅を蒸着
できる。次に、導電物質層をパターニングして上部金属
配線３４２，３４２’を形成する。上部金属配線３４
２，３４２’は下部金属配線３３８，３３８’と任意の
ビアホールに充填された導電物質層により接続される。
特に、上部金属配線３４２’はレーザターゲットスポッ
ト以外の部分に形成する。上部金属配線３４２，３４
２’を形成する同時に、ホール３４１を充填する導電物
質層及びその下部の下部金属配線３３８’もエッチング
してレーザターゲットスポットになる部分にグルーブＧ
を形成する。グルーブＧが形成されれば断線容積が減少
するので、ヒューズ断線時に短時間に少量のエネルギー
でレーザを照射しても下部金属配線３３８が確実に断線
され、断線される下部金属配線３３８’周辺部に加えら
れる損傷を最小化できる。
【００３５】次に、上部金属配線３４２，３４２’を含
んだ基板３１０全面にパッシベーション膜３４４を形成
する。パッシベーション膜３４４は耐湿性が良いシリコ
ン窒化膜、シリコン酸化膜またはそれらの複合膜よりな
ることが望ましい。ヒューズとして利用される下部金属
配線３３８’は半導体素子の最上部からそれほど深くな
い。従って、ビットラインまたはワードラインをヒュー
ズに利用する場合にパッシベーション膜及び絶縁膜／層
間絶縁膜をエッチングしてヒューズ開口部を形成する過
程が本実施例では必要でない。
【００３６】図１０は本発明の第１実施例により形成さ
れるヒューズの微細構造を観察するために、実際に製作
したサンプルの平面図である。図１０にグルーブが形成
されたヒューズ４１２ａ，４１４ａ，４１６ａ、その上
部でグルーブを露出させるホール４２２，４２４，４２
６を有する絶縁膜４２０、及び絶縁膜４２０上部に形成
された上部配線４３０ａを示した。ヒューズ４１２ａ，
４１４ａ，４１６ａ、ホール４２２，４２４，４２６及
び上部配線４３０ａのパターン形態を除いては前記の第
１実施例の方法によりサンプルを製作した。
【００３７】図１１は図１０に示したサンプルの断面Ｆ
ＩＢ（Ｆｏｃｕｓｅｄ Ｉｏｎ Ｂｅａｍ）写真の模式図
であり、図１０のＸＩ−ＸＩ‘の断面に該当する。図１
１を参照すれば、層間絶縁膜４１０上に形成されたヒュ
ーズ４１４ａ、その上部に形成された絶縁膜４２０、絶
縁膜４２０上部に形成された上部配線４３０ａ及びそれ
らを被覆するパッシベーション膜４４０が見られる。図
１１にて確認できるように、本発明の実施例によれば、
下部配線にグルーブＧが確実に形成される。
【００３８】
【発明の効果】以上にて説明されたように、本発明によ
ればヒューズ断線時に下部配線の断線容積、すなわちレ
ーザが照射される部分が顕著に減少するので、ヒューズ
断線時に短時間に少量のエネルギーでレーザを照射して
も下部配線が確実に断線される。従って、さらに迅速に
ヒューズを断線できて量産体制での生産性が向上され
る。
【００３９】ヒューズ断線時に短時間に少量のエネルギ
ーでレーザを照射することができるので、断線されるヒ
ューズに隣接したヒューズに過度なストレスが加えられ
るということが防止される。それにより、隣接ヒューズ
の損傷がないだけではなく、ヒューズを所定ピッチ以下
にパッキングでき、与えられた空間にヒューズをさらに
多く配置される向上したヒューズ部が製造される。
【図面の簡単な説明】
【図１】 従来の半導体素子のヒューズ部を示した平面
図である。
【図２】 従来の半導体素子のヒューズ部を示した平面
図である。
【図３】従来の半導体素子のヒューズ部を示した平面図
である。
【図４Ａ】 本発明の第１実施例により半導体素子のヒ
ューズを形成する過程を示した平面図である。
【図４Ｂ】 図４Ａにてｂ−ｂ’に沿って切り取った断
面図である。
【図５Ａ】 本発明の第１実施例により半導体素子のヒ
ューズを形成する過程を示した平面図である。
【図５Ｂ】 図５Ａにてｂ−ｂ’に沿って切り取った断
面図である。
【図６Ａ】 本発明の第１実施例により半導体素子のヒ
ューズを形成する過程を示した平面図である。
【図６Ｂ】 図６Ａにてｂ−ｂ’に沿って切り取った断
面図である。
【図７Ａ】 本発明の第１実施例により半導体素子のヒ
ューズを形成する過程を示した平面図である。
【図７Ｂ】 図７Ａにてｂ−ｂ’に沿って切り取った断
面図である。
【図８】 本発明の第２実施例により半導体素子のヒュ
ーズを形成する方法を説明する図面である。
【図９】 本発明の第３実施例により半導体素子のヒュ
ーズを形成する方法を説明する図面である。
【図１０】 本発明の第１実施例により形成されるヒュ
ーズの微細構造を観察するために、実際に製作したサン
プルの平面図である。
【図１１】 図１０に示されたサンプルの断面ＦＩＢ写
真模式図である。
【符号の説明】
１００ 基板 １１０ 層間絶縁膜 １１２，１１４，１１６ 下部配線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 南 仁浩 大韓民国京畿道烏山市烏山洞（番地なし) 雲岩大東アパート101棟1502号 Ｆターム(参考） 5F064 BB35 EE27 EE32 EE33 EE34 EE35 EE56 FF27 FF32 FF33 FF42

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 基板上にヒューズとして利用される下部
    配線を形成する段階と、 前記下部配線を含む基板上に絶縁膜を形成する段階と、 前記下部配線でヒューズ断線時にレーザターゲットスポ
    ットになる部分を一部露出させるホール、及び前記下部
    配線と前記絶縁膜上に形成される上部配線との電気的接
    続のためのビアホールが形成さるべく前記絶縁膜をエッ
    チングする段階と、 前記ホール及びビアホールが形成された絶縁膜上に上部
    配線をなす導電物質層を蒸着すると同時に、前記ホール
    とビアホールとを前記導電物質層で充填する段階と、 前記導電物質層をパターニングして前記ビアホールを充
    填する導電物質層により前記下部配線と接続される上部
    配線を前記レーザターゲットスポット以外の部分に形成
    すると同時に、断線容積を減らすことによりヒューズ断
    線時に短時間に少量のエネルギーでレーザを照射しても
    前記下部配線が断線され、断線される下部配線周辺部に
    加えられる損傷を最小化できるように、前記ホールを充
    填する導電物質層及びその下部の下部配線もエッチング
    し、前記レーザターゲットスポットになる部分にグルー
    ブを形成する段階とを備えることを特徴とする半導体素
    子のヒューズ形成法。
  2. 【請求項２】 前記下部配線を形成する段階前に、 前記基板上に層間絶縁膜を形成する段階をさらに備える
    ことを特徴とする請求項１に記載の半導体素子のヒュー
    ズ形成法。
  3. 【請求項３】 前記層間絶縁膜として、ＢＰＳＧ、ＰＳ
    Ｇ、ＳＯＧ、ＴＥＯＳ、ＵＳＧ膜及びそれらの組合わせ
    よりなる一群から選択されたいずれか一つを形成するこ
    とを特徴とする請求項２に記載の半導体素子のヒューズ
    形成法。
  4. 【請求項４】 前記絶縁膜として、ＢＰＳＧ、ＰＳＧ、
    ＳＯＧ、ＴＥＯＳ、ＵＳＧ膜及びそれらの組合わせより
    なる一群から選択されたいずれか一つを形成することを
    特徴とする請求項１に記載の半導体素子のヒューズ形成
    法。
  5. 【請求項５】 前記絶縁膜をエッチングする段階は、 前記下部配線のピッチと構造及びレイアウトを考慮し、
    形成されるホール及びビアホールの形と数及びレイアウ
    トを決定した後で行うことを特徴とする請求項１に記載
    の半導体素子のヒューズ形成法。
  6. 【請求項６】 前記下部配線及び導電物質層として金属
    を形成することを特徴とする請求項１に記載の半導体素
    子のヒューズ形成法。
  7. 【請求項７】 前記金属はタングステン、アルミニウム
    または銅であることを特徴とする請求項６に記載の半導
    体素子のヒューズ形成法。
  8. 【請求項８】 前記金属は化学的気相蒸着や物理的気相
    蒸着により形成することを特徴とする請求項６に記載の
    半導体素子のヒューズ形成法。
  9. 【請求項９】 前記グルーブの深さは必要により調節し
    て形成することを特徴とする請求項１に記載の半導体素
    子のヒューズ形成法。
  10. 【請求項１０】 前記グルーブは前記下部配線を貫通す
    るように形成することを特徴とする請求項１に記載の半
    導体素子のヒューズ形成法。
  11. 【請求項１１】 第１項において、前記上部配線を含ん
    だ基板全面にパッシベーション膜を形成する段階をさら
    に備えることを特徴とする半導体素子のヒューズ形成
    法。
  12. 【請求項１２】 前記パッシベーション膜は耐湿性が良
    いシリコン窒化膜、シリコン酸化膜またはそれらの複合
    膜よりなることを特徴とする請求項１１に記載の半導体
    素子のヒューズ形成法。
  13. 【請求項１３】 前記半導体素子は多層金属配線を有す
    るＤＲＡＭ素子であり、前記下部配線及び上部配線は前
    記半導体素子の多層金属配線であることを特徴とする請
    求項１に記載の半導体素子のヒューズ形成法。
  14. 【請求項１４】 基板上に形成されたヒューズと、 前記ヒューズと前記基板上に形成され、前記ヒューズの
    レーザターゲットスポットになる部分を露出させるホー
    ルを有した絶縁膜とを含み、 前記ヒューズは前記ホール下の断面が狭められているこ
    とを特徴とする半導体素子。
  15. 【請求項１５】 前記ヒューズは前記ホール下にグルー
    ブが形成されていて断面が狭まったことを特徴とする請
    求項１４に記載の半導体素子。
  16. 【請求項１６】 前記ヒューズは前記ホール下に穴があ
    いていて断面が狭まったことを特徴とする請求項１４に
    記載の半導体素子。
  17. 【請求項１７】 前記ヒューズは金属よりなることを特
    徴とする請求項１４に記載の半導体素子。
  18. 【請求項１８】 前記金属はタングステン、アルミニウ
    ムまたは銅であることを特徴とする請求項１７に記載の
    半導体素子。
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