JPS59214239A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59214239A JPS59214239A JP58085302A JP8530283A JPS59214239A JP S59214239 A JPS59214239 A JP S59214239A JP 58085302 A JP58085302 A JP 58085302A JP 8530283 A JP8530283 A JP 8530283A JP S59214239 A JPS59214239 A JP S59214239A
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- film
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Links
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Classifications
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
-
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
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-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（、Ｉ）発明の技術分野
本発明はフユーズ部を含むＩＣおよびＬＳＩの製造方法
に関する。
に関する。
（−技術の背景
シリコン（Ｓｌ）単結晶基板上に形成されているＩＣの
内には選択的にプログラムしうる回路を要求されるもの
がある。例えばＰＣＭ通信に用いられている通信用ＩＣ
はこの例であって、基準電源は高精度を必要とするが、
この作り方として複数個のヒーーズを含むトリミング回
路を作り、ヒ一ズを選択切断することにより電圧値を目
標値にまで微細側節して高精度の基準電源をもつＩＣを
作成している。また大容量のｌ、Ｓｌメモリーこ於ては
、冗長ビットと不良メインビットとの切換えのためにヒ
ーーズ溶断方式が用いられる。
内には選択的にプログラムしうる回路を要求されるもの
がある。例えばＰＣＭ通信に用いられている通信用ＩＣ
はこの例であって、基準電源は高精度を必要とするが、
この作り方として複数個のヒーーズを含むトリミング回
路を作り、ヒ一ズを選択切断することにより電圧値を目
標値にまで微細側節して高精度の基準電源をもつＩＣを
作成している。また大容量のｌ、Ｓｌメモリーこ於ては
、冗長ビットと不良メインビットとの切換えのためにヒ
ーーズ溶断方式が用いられる。
ここで多結晶シリコンを使ったヒーーズ回路が通常用い
られてあり、選択的に多結晶シリコンヒーーズを熱融解
させて、回路の切り換えを行なっている。本発明はこの
ように複数個のフユーズを含むＩＣ或はＬＳｌの導体部
および絶縁層の形成法に関するものである。
られてあり、選択的に多結晶シリコンヒーーズを熱融解
させて、回路の切り換えを行なっている。本発明はこの
ように複数個のフユーズを含むＩＣ或はＬＳｌの導体部
および絶縁層の形成法に関するものである。
（ｄ従来技術と問題点
半導体ＩＣ或はｈｓ１完成後に回路に設けである複数個
のフーーズを電流ｌこより切断して回路の微細調整或は
切換えを行う場合、通常ヒーーズ浴断部に溶融シリコン
飛散の開孔が設けられでいる。
のフーーズを電流ｌこより切断して回路の微細調整或は
切換えを行う場合、通常ヒーーズ浴断部に溶融シリコン
飛散の開孔が設けられでいる。
すなわちＩＣ或はＬＳＩにおいて、フーーズ部は通常Ｓ
！基板上に二酸化シリコン（以下５ｉＯＲ）膜を介して
設けられている。然しこの上には窒化シリコン（以下Ｓ
’ａＮ４）膜、燐硅酸ガーラス（以下ＰＳＧ）ｍ＋Ｓｉ
Ｏ２膜などの絶縁膜が設けられることが多く、この絶縁
膜の厚さが数〔μｍ〕ども及ぶためこのままフーーズ部
に電流を通じてボ１Ｊ８ｉを溶断した場合、切断に要す
る電力が大電力のものを要する必要があったりまたヒユ
ーズ周辺部の損傷や、また切断部の結晶が再成長する為
信頼度的に問題がある。それ故にフーーズ溶断部を露出
して形成する方法が用いられている。然しフーズ部を除
く他の回路は絶縁膜により被覆されなければならないの
でこのフーーズ部の窓明けは最終工程として行われてい
た。第１図は従来のフユーズ部への窓明は工程を示すも
ので本実施例について言えばＩＣ或はＬＳＩが形成され
ているＳｉ基板１は８ｉ０２膜２によって絶縁されてい
てその上にフユーズ部３を含む多結晶シリコン（以下ボ
ＩＪＳりからなる導体パターンが形成されている。ｃメ
でフーーズ部３はボＩＪＳＩからなる導体パターンが特
に幅狭く形成されているだけで厚さは導体パターンと変
りはない。力）＼るフーズ部３および導体パターンの上
はｓｈｏ、膜４および場合によっては５１８Ｎ４膜５が
あり更にＰＥＧよりなる第１絶縁膜６と第２絶Ｒ膜７が
設けられている。このように多層の絶縁膜を設けている
理由は導体パターンを多層配線構造にして設けることや
絶縁被覆が必要であることなどによる。こ＼でフーーズ
部３より第２絶縁膜７までの厚さは数〔μｍ〕あるため
１回の選択エツチングでフーーズ部３が露出するまで選
択工、千ングを行うことは無理である。それで第１回内
で示すようにレジスト膜８を塗布しフユーズ部３Ｉコ当
る部分を窓明けした後物理的エッ千ングと化学的エツチ
ングを組み合わせて数段階に分けてエツチングを行い第
１図［Ｂ１に示す状態にまでエツチングしていた。例え
ばＰＳＧの開孔は異方性ドライエツチングでまたＳｉ３
Ｎ、膜の穴明けは異方性ドライエツチングでまた８’Ｏ
ｔ膜は弗酸系水溶液を用いてウニ２）エツチングが行わ
れている。然し乍ら絶縁層の厚さが厚いためフユーズ部
３以外の膜もオーバーエラ千ンクされたりしてフユーズ
部の窓明は工程の制御は難点とされていた。
！基板上に二酸化シリコン（以下５ｉＯＲ）膜を介して
設けられている。然しこの上には窒化シリコン（以下Ｓ
’ａＮ４）膜、燐硅酸ガーラス（以下ＰＳＧ）ｍ＋Ｓｉ
Ｏ２膜などの絶縁膜が設けられることが多く、この絶縁
膜の厚さが数〔μｍ〕ども及ぶためこのままフーーズ部
に電流を通じてボ１Ｊ８ｉを溶断した場合、切断に要す
る電力が大電力のものを要する必要があったりまたヒユ
ーズ周辺部の損傷や、また切断部の結晶が再成長する為
信頼度的に問題がある。それ故にフーーズ溶断部を露出
して形成する方法が用いられている。然しフーズ部を除
く他の回路は絶縁膜により被覆されなければならないの
でこのフーーズ部の窓明けは最終工程として行われてい
た。第１図は従来のフユーズ部への窓明は工程を示すも
ので本実施例について言えばＩＣ或はＬＳＩが形成され
ているＳｉ基板１は８ｉ０２膜２によって絶縁されてい
てその上にフユーズ部３を含む多結晶シリコン（以下ボ
ＩＪＳりからなる導体パターンが形成されている。ｃメ
でフーーズ部３はボＩＪＳＩからなる導体パターンが特
に幅狭く形成されているだけで厚さは導体パターンと変
りはない。力）＼るフーズ部３および導体パターンの上
はｓｈｏ、膜４および場合によっては５１８Ｎ４膜５が
あり更にＰＥＧよりなる第１絶縁膜６と第２絶Ｒ膜７が
設けられている。このように多層の絶縁膜を設けている
理由は導体パターンを多層配線構造にして設けることや
絶縁被覆が必要であることなどによる。こ＼でフーーズ
部３より第２絶縁膜７までの厚さは数〔μｍ〕あるため
１回の選択エツチングでフーーズ部３が露出するまで選
択工、千ングを行うことは無理である。それで第１回内
で示すようにレジスト膜８を塗布しフユーズ部３Ｉコ当
る部分を窓明けした後物理的エッ千ングと化学的エツチ
ングを組み合わせて数段階に分けてエツチングを行い第
１図［Ｂ１に示す状態にまでエツチングしていた。例え
ばＰＳＧの開孔は異方性ドライエツチングでまたＳｉ３
Ｎ、膜の穴明けは異方性ドライエツチングでまた８’Ｏ
ｔ膜は弗酸系水溶液を用いてウニ２）エツチングが行わ
れている。然し乍ら絶縁層の厚さが厚いためフユーズ部
３以外の膜もオーバーエラ千ンクされたりしてフユーズ
部の窓明は工程の制御は難点とされていた。
ｉｄ＋発明の目的
本発明の目的はフーーズ部をもつＩＣ或はＬＳＩについ
て収率の高いフーーズ部の窓明は方法を提供するにある
。
て収率の高いフーーズ部の窓明は方法を提供するにある
。
ｔｅｌ発明の構成
本発明の目的はヒーーズ部を含む第１配線層上ＪＣ第１
絶縁膜を形成する工程、第ト絶縁膜にコンタクトポール
を形成すると共に該フユーズ部上の第１絶縁膜を除去す
る工程、コンタクトホール内の第１配線層のみを露出さ
せて第１絶縁膜６に第２配線層を形成する工程、該第２
配線層上に第２絶縁膜を形成する工程とを含むことを％
徴とする半導体装置の製造方法の使用により達成するこ
とができる。
絶縁膜を形成する工程、第ト絶縁膜にコンタクトポール
を形成すると共に該フユーズ部上の第１絶縁膜を除去す
る工程、コンタクトホール内の第１配線層のみを露出さ
せて第１絶縁膜６に第２配線層を形成する工程、該第２
配線層上に第２絶縁膜を形成する工程とを含むことを％
徴とする半導体装置の製造方法の使用により達成するこ
とができる。
（ｆλ発明の実施例
本発明は従来性われていたようにヒーーズ部の露出工程
を単独に行うのでなく、ヒーズ部の開孔とコンタクトホ
ール部の開孔とを関連させて総合的ζこ付うことｌごよ
りヒ＝−ズ部の複雑な工、千ング工程を１ム１易化する
と共に）＝−ズ部以夕１でのオーバー二ノ；トンクの発
庄を防ぐものである。第２図１ツリー（ｑは不発明に係
るＩＣ或は１，１のヒユーズ部及びコンタクトホールの
形戚工Ａｇ、１．）ｊ（示すもので、絶縁層の構成は従
来と変らない。すなわち８１基似１の上に８”２ＤＡ２
かありて）・−ス部３を含む第１［１己Ｍｌ曽９か設け
られて−３す、これらは５ｉ（Ｊ□膜・↓と；’＞１３
Ｎ４蕨５で仮援ざイ′Ｌ火にＰＳＧよりなる第１絶縁膜
すで覆われている。こ＼て従来と違・）点は第２絶系ｙ
膜７が無いことである。すなわぢ従来（Ｊバーを終エイ
呈に２いてフーース↑ｊＢＪの窓明ｔブを行っていたが
本発明に係る方法１こおいではコンタクトホールの形成
に合わけて窓明はン：］’ＩＴイつイア、ることであ８
．。
を単独に行うのでなく、ヒーズ部の開孔とコンタクトホ
ール部の開孔とを関連させて総合的ζこ付うことｌごよ
りヒ＝−ズ部の複雑な工、千ング工程を１ム１易化する
と共に）＝−ズ部以夕１でのオーバー二ノ；トンクの発
庄を防ぐものである。第２図１ツリー（ｑは不発明に係
るＩＣ或は１，１のヒユーズ部及びコンタクトホールの
形戚工Ａｇ、１．）ｊ（示すもので、絶縁層の構成は従
来と変らない。すなわち８１基似１の上に８”２ＤＡ２
かありて）・−ス部３を含む第１［１己Ｍｌ曽９か設け
られて−３す、これらは５ｉ（Ｊ□膜・↓と；’＞１３
Ｎ４蕨５で仮援ざイ′Ｌ火にＰＳＧよりなる第１絶縁膜
すで覆われている。こ＼て従来と違・）点は第２絶系ｙ
膜７が無いことである。すなわぢ従来（Ｊバーを終エイ
呈に２いてフーース↑ｊＢＪの窓明ｔブを行っていたが
本発明に係る方法１こおいではコンタクトホールの形成
に合わけて窓明はン：］’ＩＴイつイア、ることであ８
．。
ず７ト１′つムンａ↓２図（Ａにおいてレジスｌ−１次
８を全面に＊；ｉｌｉシ、フユーズ部３およびコンタク
トボール形成予定１正置１ｏのレジスト厩を開孔した佐
第］絶縁膜ｂｔこエツチングを行ってＳｉ３Ｎ、１μ５
を露出ぜしめる。欠に再び基板表面にレジストを塗イ１
ゴしコンタクトポール形成位置ｌＯのみのレジスト膜苓
開孔してボ１ｉｓｔよりなる第１配線層９才で従来の方
法ζこよりエツチングする。次にアルミニウムをスパッ
クすると共にパターン形成を行うことによりコンタクト
ポール形成位置ｌＯはＡｔで充填されると共−こホンデ
ィングバット部１１才で第２配線層を形成する。次にこ
の上に例えば化学気相成長法（ｃｖｉ、＋法月こよりＰ
２Ｏよりなる第２絶縁膜７を形成する１、（第２回ｔ３
）。次に全面にレジスト膜を塗布したる後フユーズ部３
さボンディングバンド部１１のレジスト膜をホトエッ千
して除き第２絶Ｈ＞Ｈｌ：（７を開孔する。これにより
ボンデインクパット部１１の製造工程は終る。次に丹び
レジスト４全面に塗布し、フユーズ部３だけ窓明けした
る後従来と同様なエツチングを行ってポリＳ１からなる
フーーズ３を露出せしめレジストを溶解除去するこ乏に
より第２図（Ｇの構造となる。以上のようｌこ〕、−ズ
部３を露出させるエラ士ングを一度に行うのでなく第１
絶縁膜６を開孔するエラキングを切り購して先に行うこ
とにより選択工小限ｔこ留めるこきができる。ずなわち
第１絶縁膜６の厚さは１〜２〔μｍ〕と浮く絶縁層の膜
厚に対する比率が大きいことによる。またフユーズ部３
の選択エツチングをＩＣ或は１，８１の製造工程と組み
合せて除々に行うことによりオーバーエラ千ンクを防ぐ
Ｃとがでさる。なおフーース部３は本実施例のように露
出させるのが理想的であるが、ＳＩ（Ｊ、膜２，４およ
びＳ１３Ｎ４膜５をつりだ状態でもこれらの膜厚が薄い
ためフユーズ作用を竹うＣとが可能であり、このような
フーーズを含んだＩＣ或はＬＳＩの製造の際はホンディ
グハクド部１１を形成する第２絶縁膜７の窓明は工程で
全工程が終ることに、なり製造工程はより１？＋１年と
なる。
８を全面に＊；ｉｌｉシ、フユーズ部３およびコンタク
トボール形成予定１正置１ｏのレジスト厩を開孔した佐
第］絶縁膜ｂｔこエツチングを行ってＳｉ３Ｎ、１μ５
を露出ぜしめる。欠に再び基板表面にレジストを塗イ１
ゴしコンタクトポール形成位置ｌＯのみのレジスト膜苓
開孔してボ１ｉｓｔよりなる第１配線層９才で従来の方
法ζこよりエツチングする。次にアルミニウムをスパッ
クすると共にパターン形成を行うことによりコンタクト
ポール形成位置ｌＯはＡｔで充填されると共−こホンデ
ィングバット部１１才で第２配線層を形成する。次にこ
の上に例えば化学気相成長法（ｃｖｉ、＋法月こよりＰ
２Ｏよりなる第２絶縁膜７を形成する１、（第２回ｔ３
）。次に全面にレジスト膜を塗布したる後フユーズ部３
さボンディングバンド部１１のレジスト膜をホトエッ千
して除き第２絶Ｈ＞Ｈｌ：（７を開孔する。これにより
ボンデインクパット部１１の製造工程は終る。次に丹び
レジスト４全面に塗布し、フユーズ部３だけ窓明けした
る後従来と同様なエツチングを行ってポリＳ１からなる
フーーズ３を露出せしめレジストを溶解除去するこ乏に
より第２図（Ｇの構造となる。以上のようｌこ〕、−ズ
部３を露出させるエラ士ングを一度に行うのでなく第１
絶縁膜６を開孔するエラキングを切り購して先に行うこ
とにより選択工小限ｔこ留めるこきができる。ずなわち
第１絶縁膜６の厚さは１〜２〔μｍ〕と浮く絶縁層の膜
厚に対する比率が大きいことによる。またフユーズ部３
の選択エツチングをＩＣ或は１，８１の製造工程と組み
合せて除々に行うことによりオーバーエラ千ンクを防ぐ
Ｃとがでさる。なおフーース部３は本実施例のように露
出させるのが理想的であるが、ＳＩ（Ｊ、膜２，４およ
びＳ１３Ｎ４膜５をつりだ状態でもこれらの膜厚が薄い
ためフユーズ作用を竹うＣとが可能であり、このような
フーーズを含んだＩＣ或はＬＳＩの製造の際はホンディ
グハクド部１１を形成する第２絶縁膜７の窓明は工程で
全工程が終ることに、なり製造工程はより１？＋１年と
なる。
（ｇｌ発明の効果
本発明の実施によ、り複数個のフーーズ部を備えたＩＣ
或はＬＳＩについてその収率を高めることが可能となっ
た。
或はＬＳＩについてその収率を高めることが可能となっ
た。
第１図［ＡＩ、ｔｊＪはフーース部の窓明は工程を示す
断面構成図、第２図四〜（ｑはフーーズ部を含むＩＣ回
路の窓明は工程を示す断面構成図である。 図において、１はンリコン基板、３はフユーズ部、６は
第１絶縁膜、７は第２絶縁膜、８はレジスト、９は第１
配線層、１１はホンデンクバッド部。 手続補正書（自幻（ ｌ“Ｉｆｌ′ｌの大小 １１７ｊ和〃畳Ｉ”’ｊ１．’＋’＋’Ａ第１．’＋’
＋’Ａ第￥″イ−２発明の名称半導体装置の製造方法 ３１市１１タＪる古 ゛ｊ印。−＝の閂（１，１旨’ｌ’ｉｌ智Ｊ１人１１１
す１神≦・用県用崎山１１す＋１ｉＫ−ｌＩＩ・ＩＩＩ
中１０１５番地（５２２）名（ろ富士通株式会社 ４代岬）（１１１す！神奈川県用崎市中１＋；１＜１）
Ｉ−ｕｌ中１０１５Ｚ地富士通株式会社内 （°“３３）＋（：２ｆｏ”□゛′″１都禿凶孟１゜詳
−滓市課、川崎 ５、＋ｌｌｉＩＩ：Ｋｎ令（１）ＩＩｆ］１）明細書の
特許請求の範囲の欄を下記の通り補正する０ ［ヒーーズ部及び第１配線層上に第１絶縁膜を形成する
工程、該第１絶縁膜に該第１配線層へのコンタクトホー
ルを形成すると共に該ヒーーズ部第１配線層に接続し且
つ該第１絶縁膜上に一章スる第２配線Ｉ＃を形成する工
程、該第２配線層上に第２絶縁膜を形成する工程、及び
該ヒーーズ部上導体装置の製造方法。」
断面構成図、第２図四〜（ｑはフーーズ部を含むＩＣ回
路の窓明は工程を示す断面構成図である。 図において、１はンリコン基板、３はフユーズ部、６は
第１絶縁膜、７は第２絶縁膜、８はレジスト、９は第１
配線層、１１はホンデンクバッド部。 手続補正書（自幻（ ｌ“Ｉｆｌ′ｌの大小 １１７ｊ和〃畳Ｉ”’ｊ１．’＋’＋’Ａ第１．’＋’
＋’Ａ第￥″イ−２発明の名称半導体装置の製造方法 ３１市１１タＪる古 ゛ｊ印。−＝の閂（１，１旨’ｌ’ｉｌ智Ｊ１人１１１
す１神≦・用県用崎山１１す＋１ｉＫ−ｌＩＩ・ＩＩＩ
中１０１５番地（５２２）名（ろ富士通株式会社 ４代岬）（１１１す！神奈川県用崎市中１＋；１＜１）
Ｉ−ｕｌ中１０１５Ｚ地富士通株式会社内 （°“３３）＋（：２ｆｏ”□゛′″１都禿凶孟１゜詳
−滓市課、川崎 ５、＋ｌｌｉＩＩ：Ｋｎ令（１）ＩＩｆ］１）明細書の
特許請求の範囲の欄を下記の通り補正する０ ［ヒーーズ部及び第１配線層上に第１絶縁膜を形成する
工程、該第１絶縁膜に該第１配線層へのコンタクトホー
ルを形成すると共に該ヒーーズ部第１配線層に接続し且
つ該第１絶縁膜上に一章スる第２配線Ｉ＃を形成する工
程、該第２配線層上に第２絶縁膜を形成する工程、及び
該ヒーーズ部上導体装置の製造方法。」
Claims (1)
- ヒユーズ部を含む第１配線層上に第１絶縁膜を形成する
工程、第１絶縁膜にコンタクトホールを形成すると共に
該フーーズ部上の第１絶縁膜を除去する工程、コンタク
トホール内の第１配線層のみを露出させて第１絶縁膜上
に第２配線層を形成する工程、該第２配線層上に第２絶
縁膜を形成する工程とを含むことを％徴とする半導体装
置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58085302A JPS59214239A (ja) | 1983-05-16 | 1983-05-16 | 半導体装置の製造方法 |
| US06/609,441 US4536949A (en) | 1983-05-16 | 1984-05-11 | Method for fabricating an integrated circuit with multi-layer wiring having opening for fuse |
| EP84303298A EP0128675B1 (en) | 1983-05-16 | 1984-05-16 | A method of fabricating an integrated circuit having multi-layer wiring with a fuse and a fuse opening |
| DE8484303298T DE3465152D1 (en) | 1983-05-16 | 1984-05-16 | A method of fabricating an integrated circuit having multi-layer wiring with a fuse and a fuse opening |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58085302A JPS59214239A (ja) | 1983-05-16 | 1983-05-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59214239A true JPS59214239A (ja) | 1984-12-04 |
Family
ID=13854794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58085302A Pending JPS59214239A (ja) | 1983-05-16 | 1983-05-16 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4536949A (ja) |
| EP (1) | EP0128675B1 (ja) |
| JP (1) | JPS59214239A (ja) |
| DE (1) | DE3465152D1 (ja) |
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- 1984-05-16 EP EP84303298A patent/EP0128675B1/en not_active Expired
Also Published As
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