JPS59205735A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS59205735A JPS59205735A JP8035783A JP8035783A JPS59205735A JP S59205735 A JPS59205735 A JP S59205735A JP 8035783 A JP8035783 A JP 8035783A JP 8035783 A JP8035783 A JP 8035783A JP S59205735 A JPS59205735 A JP S59205735A
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- JP
- Japan
- Prior art keywords
- wiring
- grooves
- film
- wiring layer
- insulating film
- Prior art date
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- Pending
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の配線に関し、特に金を用いた配線
にかかわる。
にかかわる。
半導体装置の高性能・高密度化には配線を微細にし、か
つ多層にする必要がある。配線の微細化・多層化の一つ
の困難性は、配線層の膜厚が１ミクロン程度と比較的厚
いことに由来する。即ち、選択蝕刻法を用いると、配線
層の膜厚だけ表面に凹凸が形成さるため、この配線層上
に更に第２の配線層を形成するのは極めて困難になる。
つ多層にする必要がある。配線の微細化・多層化の一つ
の困難性は、配線層の膜厚が１ミクロン程度と比較的厚
いことに由来する。即ち、選択蝕刻法を用いると、配線
層の膜厚だけ表面に凹凸が形成さるため、この配線層上
に更に第２の配線層を形成するのは極めて困難になる。
このため平担な配線層を形成する方法が提案されている
。例えばリフト・オフ法を応用した平坦化配線形成法が
ある（例えば特開昭５６−２７９４４号公報）。この方
法を図を用いて簡単に説明する。
。例えばリフト・オフ法を応用した平坦化配線形成法が
ある（例えば特開昭５６−２７９４４号公報）。この方
法を図を用いて簡単に説明する。
第１図Ｎ：半導体基板１０１上の第１の電気絶縁膜１０
２に開孔を設けた後筒２の電気絶縁膜１０３を被着する
。
２に開孔を設けた後筒２の電気絶縁膜１０３を被着する
。
次に配線層を除く部分にホトレジスト１０４を形成した
後前記第２の電気絶縁膜１０３の配線領域を除去する。
後前記第２の電気絶縁膜１０３の配線領域を除去する。
第１図Ｂ二次に前記ホトレジスト１０４を含む前記半導
体基板１０１上に配線金属１０５を被着した後前記ホト
レジスト１０４を剥離除去し同時に前記ホトレジスト１
０４上に被着した前記配線金属１０５を剥離除去して配
線層１０６を形成する。
体基板１０１上に配線金属１０５を被着した後前記ホト
レジスト１０４を剥離除去し同時に前記ホトレジスト１
０４上に被着した前記配線金属１０５を剥離除去して配
線層１０６を形成する。
本方法では、配線層１０６と第２の電気絶縁膜１０３と
の表面は同一高さとなるが、配線層端では配線層１０６
と第２の電気絶＃Ｊ１ｏ３との間に微小溝１０７が形成
されるため多層配線の障害となる。また配線幅はホトレ
ジストパターンによシ決定した幅よシも狭くなるため配
線幅には限界があムおよそ１．５ミクロンである。
の表面は同一高さとなるが、配線層端では配線層１０６
と第２の電気絶＃Ｊ１ｏ３との間に微小溝１０７が形成
されるため多層配線の障害となる。また配線幅はホトレ
ジストパターンによシ決定した幅よシも狭くなるため配
線幅には限界があムおよそ１．５ミクロンである。
コノ様子ハ、ＩＢＦｉＢ ＪＯＵＲＮＡＬ ＯＦ ８０
ＬＩＤ−８’ｌ’ＡＴＥ ＣＩＲＣＵＩＴＳ、ＶＯＬ
５ｃ−ｉｉ、ＮＯ４゜ＡＵＧＵＳＴ １９７６ ＰＰ４
６６−４７１、及びＩＮＴｉ−ＮＡＴＩＯＮＡ、Ｌ Ｅ
ＬＥＣＴＲＯＮ ＤＥＶＩＣＥ８ＭＥＦｉＴＩＮＧ１９
８１ ｐｐ５７０〜５７３に詳しい。
ＬＩＤ−８’ｌ’ＡＴＥ ＣＩＲＣＵＩＴＳ、ＶＯＬ
５ｃ−ｉｉ、ＮＯ４゜ＡＵＧＵＳＴ １９７６ ＰＰ４
６６−４７１、及びＩＮＴｉ−ＮＡＴＩＯＮＡ、Ｌ Ｅ
ＬＥＣＴＲＯＮ ＤＥＶＩＣＥ８ＭＥＦｉＴＩＮＧ１９
８１ ｐｐ５７０〜５７３に詳しい。
また、半導体装置の高信頼度化には不可欠な金は、その
展性のためリフト・オフが困難であるため、本方法によ
っては形成がむづかしい。
展性のためリフト・オフが困難であるため、本方法によ
っては形成がむづかしい。
本発明は前記従来法の欠点を除き、高信頼度化が計れる
金を用い、微細々配線層が平坦な面を有して形成できも
って多層化が容易に実現できる半導体装置の製造方法で
ある。
金を用い、微細々配線層が平坦な面を有して形成できも
って多層化が容易に実現できる半導体装置の製造方法で
ある。
すなわち、本発明の特徴は、少なくともＰＮ接合を有す
る半導体基板上に電気絶縁膜を被着する工程、該電気絶
縁膜に溝を形成する工程、該溝を含む前記電気絶縁膜上
に少々くとも最上層に鍍金性金属を含む金属膜を被着す
る工程、前記電気絶縁膜に形成した溝部以外の前記金属
膜の少なくとも鍍金性金属を除去する工程、前記金属膜
を含む前記半導体基板に鍍金処理を施す工程、露出せる
前記金属膜を除去する工程とを含む半導体装置の製造方
法にある。
る半導体基板上に電気絶縁膜を被着する工程、該電気絶
縁膜に溝を形成する工程、該溝を含む前記電気絶縁膜上
に少々くとも最上層に鍍金性金属を含む金属膜を被着す
る工程、前記電気絶縁膜に形成した溝部以外の前記金属
膜の少なくとも鍍金性金属を除去する工程、前記金属膜
を含む前記半導体基板に鍍金処理を施す工程、露出せる
前記金属膜を除去する工程とを含む半導体装置の製造方
法にある。
本発明によれば、電気絶縁膜に溝を設けた後この溝内に
のみ設けた鍍金性金属上に配線金属を鍍金法によシ形成
するものであり、従って全く平坦な配線層が形成できる
。
のみ設けた鍍金性金属上に配線金属を鍍金法によシ形成
するものであり、従って全く平坦な配線層が形成できる
。
次に、本発明をよシ良く理解するため実施例を用いて説
明する。説明を簡単にするためシリコン半導体を例に用
いる。
明する。説明を簡単にするためシリコン半導体を例に用
いる。
第２図Ａ：シリコン基板２０１には、所望のＰＮ接合（
図示せず）と第１電気絶縁膜としてシリコン酸化膜２０
２及び該シリコン酸化膜２０２に開孔２０３が設けであ
る。次に第２の電気絶線膜としてシリコン窒化膜２０４
を被着した後、配線領域となるべき領域の前記シリコン
窒化膜２０４を選択的に除去し、溝２０５を形成する。
図示せず）と第１電気絶縁膜としてシリコン酸化膜２０
２及び該シリコン酸化膜２０２に開孔２０３が設けであ
る。次に第２の電気絶線膜としてシリコン窒化膜２０４
を被着した後、配線領域となるべき領域の前記シリコン
窒化膜２０４を選択的に除去し、溝２０５を形成する。
ここまでの製法としては、前述の例の他、溝２．５を形
成した後開孔２０３を形成することもできる。
成した後開孔２０３を形成することもできる。
第２図Ｂ二次にチタン２０６と鍍金性金属として白金２
０７とを被着した後、凹部には厚く、凸部には薄く被着
する方法・材料、例えばホトレジスト２０８を回転塗布
する。
０７とを被着した後、凹部には厚く、凸部には薄く被着
する方法・材料、例えばホトレジスト２０８を回転塗布
する。
第２図Ｃ：前記ホトレジスト２ｏ８を含む前記シリコン
基板２０１に酸素を含むプラズマ処理を施し、凸部の前
記白金２０７を露出させた後該白金２０７をイオンミー
リング法などで蝕刻除去する。
基板２０１に酸素を含むプラズマ処理を施し、凸部の前
記白金２０７を露出させた後該白金２０７をイオンミー
リング法などで蝕刻除去する。
第２図Ｄ＝次に溝２０５内のホトレジストを除去した後
、前記チタン２０６と白金２０７を含む前記シリコン基
板２０１に金を鍍金処理し前記溝２０５内の白金２０７
上にのみ金２０９を被着する。
、前記チタン２０６と白金２０７を含む前記シリコン基
板２０１に金を鍍金処理し前記溝２０５内の白金２０７
上にのみ金２０９を被着する。
第２図Ｅ：次に金２０９以外の領域に残存せる前記チタ
ン２０６を除去してチタン−白金−金からなる配線層が
形成される。
ン２０６を除去してチタン−白金−金からなる配線層が
形成される。
本発明に於ては、鍍金法を用いているためあらかじめ形
成した溝の内部には隙間なく金が被着されシリコン基板
面は配線による凹凸は形成されず、かつ溝幅と全く同一
寸法幅の配線層が形成できる。
成した溝の内部には隙間なく金が被着されシリコン基板
面は配線による凹凸は形成されず、かつ溝幅と全く同一
寸法幅の配線層が形成できる。
従って微細配線が高精度で実現できるとともにこれを第
１の配線層として更にこの上に第２の配線層を形成する
いわゆる多層配線構造も配線層が平坦化されているため
極めて容易に実現できる。
１の配線層として更にこの上に第２の配線層を形成する
いわゆる多層配線構造も配線層が平坦化されているため
極めて容易に実現できる。
前記実施例では、第２図Ｂの説明で凸部の鍍金性金属（
白金）の除去法としてホトレジストを用いたが、シリカ
フィルム（例えば東京応化製α刀）を用いるとともでき
る。
白金）の除去法としてホトレジストを用いたが、シリカ
フィルム（例えば東京応化製α刀）を用いるとともでき
る。
また全く異る方法としてイオンミーリング法を用いるこ
ともできる。この例を算３図に示［７た。
ともできる。この例を算３図に示［７た。
前述の第２図Ｂのチタン２０６と白金２０７を被着する
まで拡開一工程を経た後、スパッタビームをシリコン基
板２０・１に対し傾め方向から照射し前記溝２０５以外
の白金２０７を除去する。この場合、前記溝幅Ｗと第２
電気絶縁膜のシリコン窒化膜２０４の膜厚Ｔ及びビーム
入射角θとの間にはθ≦ｔａｎ−Ｉ（Ｔ／Ｗ ）の関係
を持たせる必要がある。以後前述第２図りの鍍金処理か
ら続けるととができる。
まで拡開一工程を経た後、スパッタビームをシリコン基
板２０・１に対し傾め方向から照射し前記溝２０５以外
の白金２０７を除去する。この場合、前記溝幅Ｗと第２
電気絶縁膜のシリコン窒化膜２０４の膜厚Ｔ及びビーム
入射角θとの間にはθ≦ｔａｎ−Ｉ（Ｔ／Ｗ ）の関係
を持たせる必要がある。以後前述第２図りの鍍金処理か
ら続けるととができる。
以上の例では鍍金性金属として白金を用いたが、パラジ
ウムを用いても良い。
ウムを用いても良い。
以上本発明を実施例を用いて説明したが、本発明の本質
的部分は、電気絶縁膜に設けた溝の内部に自己整合的に
配線金属を隙間なく埋め込み配線形成後も表面が平坦な
面を有していることにあル、本発明の効果は、信頼性に
優れた微細な多層配線が形成できることである。
的部分は、電気絶縁膜に設けた溝の内部に自己整合的に
配線金属を隙間なく埋め込み配線形成後も表面が平坦な
面を有していることにあル、本発明の効果は、信頼性に
優れた微細な多層配線が形成できることである。
第１図Ａ、Ｂは各々従来法による製造工程順の断面図、
第２図Ａ−Ｂは各々本発明による製造工程順の断面図で
ある。第３図は本発明の他の実施例の一工程の説明図で
ある。 なお図において、１０１・−・−・半導体基板、１０２
゜１０３・・・・−・電気絶縁膜、１０４．２０８・・
・・・・ホトレジス１０６・・・・・・配線金属、２０
１・・・・・・・シリコン基板、２０２・・・・・−シ
リコンｉ化膜、２０４・・・・・・シリコン窒化膜、２
０６・・・・・・チタン、２（１７・・・・・・白金、
２０９−・・・・・金、である。 ４−１を転 代理人 弁理士 内 原 ｔ 、 、、、（５
，ｊ＼ 、 ′、 二一二′ 第１ 図 ２θ８ ご 第２２ 図
第２図Ａ−Ｂは各々本発明による製造工程順の断面図で
ある。第３図は本発明の他の実施例の一工程の説明図で
ある。 なお図において、１０１・−・−・半導体基板、１０２
゜１０３・・・・−・電気絶縁膜、１０４．２０８・・
・・・・ホトレジス１０６・・・・・・配線金属、２０
１・・・・・・・シリコン基板、２０２・・・・・−シ
リコンｉ化膜、２０４・・・・・・シリコン窒化膜、２
０６・・・・・・チタン、２（１７・・・・・・白金、
２０９−・・・・・金、である。 ４−１を転 代理人 弁理士 内 原 ｔ 、 、、、（５
，ｊ＼ 、 ′、 二一二′ 第１ 図 ２θ８ ご 第２２ 図
Claims (1)
- 基板上に絶縁膜を設け、該絶縁膜に溝を設け、該絶縁膜
上及び前記溝内に第１の金属層を設け、該第１の金属層
の前記絶縁膜上に形成された部分を除去し、しかる後に
該第１の金属層上に第２の金属層を被着することを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8035783A JPS59205735A (ja) | 1983-05-09 | 1983-05-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8035783A JPS59205735A (ja) | 1983-05-09 | 1983-05-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59205735A true JPS59205735A (ja) | 1984-11-21 |
Family
ID=13715999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8035783A Pending JPS59205735A (ja) | 1983-05-09 | 1983-05-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59205735A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01149436A (ja) * | 1987-12-04 | 1989-06-12 | Nec Yamagata Ltd | 平坦化された配線を有する半導体装置の製造方法 |
| JPH01255246A (ja) * | 1988-04-05 | 1989-10-12 | Nec Corp | 半導体装置の製造方法 |
| US5084413A (en) * | 1986-04-15 | 1992-01-28 | Matsushita Electric Industrial Co., Ltd. | Method for filling contact hole |
| JPH0799199A (ja) * | 1993-06-03 | 1995-04-11 | Nec Corp | 半導体装置の製造方法 |
| WO1998040910A1 (en) * | 1997-03-10 | 1998-09-17 | Asahi Kasei Kogyo Kabushiki Kaisha | Wiring forming method for semiconductor device and semiconductor device |
-
1983
- 1983-05-09 JP JP8035783A patent/JPS59205735A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5084413A (en) * | 1986-04-15 | 1992-01-28 | Matsushita Electric Industrial Co., Ltd. | Method for filling contact hole |
| JPH01149436A (ja) * | 1987-12-04 | 1989-06-12 | Nec Yamagata Ltd | 平坦化された配線を有する半導体装置の製造方法 |
| JPH01255246A (ja) * | 1988-04-05 | 1989-10-12 | Nec Corp | 半導体装置の製造方法 |
| JPH0799199A (ja) * | 1993-06-03 | 1995-04-11 | Nec Corp | 半導体装置の製造方法 |
| WO1998040910A1 (en) * | 1997-03-10 | 1998-09-17 | Asahi Kasei Kogyo Kabushiki Kaisha | Wiring forming method for semiconductor device and semiconductor device |
| EP0984485A1 (en) * | 1997-03-10 | 2000-03-08 | Asahi Kasei Kogyo Kabushiki Kaisha | Wiring forming method for semiconductor device and semiconductor device |
| EP0984485A4 (en) * | 1997-03-10 | 2001-05-23 | MANUFACTURING METHOD FOR WIRING SEMICONDUCTOR ARRANGEMENTS | |
| US6384484B1 (en) | 1997-03-10 | 2002-05-07 | Asahi Kasei Kabushiki Kaisha | Semiconductor device |
| US6541379B2 (en) | 1997-03-10 | 2003-04-01 | Asahi Kasei Kabushiki Kaisha | Wiring forming method for semiconductor device |
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