JPS60227422A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS60227422A
JPS60227422A JP8456984A JP8456984A JPS60227422A JP S60227422 A JPS60227422 A JP S60227422A JP 8456984 A JP8456984 A JP 8456984A JP 8456984 A JP8456984 A JP 8456984A JP S60227422 A JPS60227422 A JP S60227422A
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JP
Japan
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wiring
opening
film
insulating film
hole
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Pending
Application number
JP8456984A
Other languages
English (en)
Inventor
Masaharu Yorikane
頼金 雅春
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
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Publication of JPS60227422A publication Critical patent/JPS60227422A/ja
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting

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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (技術分野) 本発明は、半導体装置の製造方法にかかり、特に層間絶
縁膜に微細な接続開孔を設ける方法にかかわる。
(従来技術) 従来、半導体装置の多層配線に於ける、層間接続開孔の
製造方法は、次に説明する方法が一般的である。説明を
簡単にするため2層構造の配線についてその製造方法を
記述する。
第1図A:半導体基板101の一生面上の第1の電気絶
縁膜102上に第1配線103を形成した後、該第1配
線103を含む前記半導体基板上に第2の電気絶縁膜1
04を形成する。
第1図B=次にフォトレジストを用いて所望ノ寸法・形
状の層間接続開孔105を設ける。
第1図C:次に導電材料を被着し、選択蝕刻法によって
第2配線106を形成して、2層配線が完了する。
以上のように、従来の層間接続開孔は所望の寸法・形状
のフォトレジストパターンを形成シ、コれをマスクとし
て蝕刻しており従来技術を用いた開孔寸法の限界は2ミ
クロン程度である。
更に、との開孔寸法の加工精度を向上させるために近年
多用されているドライエツチング、例えば反応性イオン
エツチング法では、そのエツチング側面が半導体基板面
とtlぼ垂直な角度を呈するため、前記層間接続開孔1
05での前記第2配線106は極めて被覆性が悪くなり
、極端な場合には断線する。また、前記層間接続開孔1
05と第1配線104とは位置合せ余裕として距離りを
とる必要があるため配線の占有面積が増加し、配線密度
を上げるのが難しい。
以上従来技術では、層間接続開孔を微小化できないため
高密度配線が得られないばかりでなく、下部配線と上部
配線との層間接続性が悪いという欠点がある。
(発明の目的) 本発明の目的は、前記従来法の欠点に鑑みてなされたも
ので、下部配線と上部配線との層間接続性に優れた微小
な層間接続開孔を得、もって高密度の多層配線を有する
半導体装置を提供することである。
(発明の構成) 本発明によれば、多層配線に於ける接続開孔は、眉間絶
縁膜を貫通しない溝部を該膜に設けた後、前記層間絶縁
膜とは異る薄膜を被着し、しかる後異方性エツチング法
により、前記薄膜をエツチングし前記溝部よりも自己整
合的に縮少された開孔パターンのマスクを得て微小な貫
通孔を設けるものである。
従って微小な貫通孔すなわち開孔が容易に得られるばか
りでなく、開孔部側面の形状が急峻ではなく、前記開孔
部での上部配線の被覆性が改善され下部配線と上部配線
との層間接続性が向上し、また、通電時のエレクトロマ
イグレーションニ対しても耐性を有するなど信頼性の向
上も望める。
(実施例) 次に、本発明をよシ良く理解するため実施例を用いて説
明する。説明を簡単にするため半導体材としてシリコン
、配線材としてアルミニウム、層間絶縁材としてシリコ
ン窒化膜を用いる。
第2図A:従来技術を用いて、シリコン基板201の一
生面にPN接合(図示せず)、一部間孔を除き前記シリ
コン基板201を被覆する電気絶縁膜、例えばシリコン
酸化膜202及び前記開孔を通して前記シリコン基板2
01に接続する第1配線203を形成する。第1配線2
03の膜厚は、実用上0.3〜2.0ミクロンが一般的
であり、こζでは1.0ミクロンとする。
第2図B二次に前記第1配#2o3を含む前記シリコン
基板201に層間絶縁膜としてシリコン窒化膜204及
びアルミニウム205を被着する。膜厚は各々1.0ミ
クロン、021ミクロンが実用上好適である。次に通常
のホトレジスト工程とエツチング工程とを経て、前記ア
ルミニウム205を除去し続いて前記シリコン窒化膜2
04を貫通しない溝部206を設ける。該溝部206の
深さは、被着膜厚の30〜70%程度が好ましい。
第2図C:次に前記溝部206を含む前記シリコン基板
201に第1の薄膜としてアルミニウム207を被着し
た後、異方性エツチング、例えば反応性イオンエツチン
グ法を用いて前記アルミニウム207をエツチングし、
前記溝部206の側面に前記アルミ−=−ウA207a
を設ける。該アルミニウム207aが前記溝部206の
側面にのみ残存するのは、反応性イオンエツチングのエ
ツチング方向(前記シリコン基板201に垂直な方向)
に見た時、前記溝部206の側面に被着した前記アルミ
ニウム207の膜厚が実質的に厚いからである。
第2図D:次に再び異方性エツチング、例えば反応性イ
オンエツチングを施し、前記溝部206内に露出した前
記シリコン窒化jI204をエツチングし前記第1配線
203に達する貫通孔208を設ける。この時、前記溝
部206内を除く前記シリコン窒化膜2040表面は、
前記アルミニウム205で被覆されているから、エツチ
ングされない。
第2図E二次にアルミニウム209を被着し、前記アル
ミニウム209と205とを選択エツチングし第2配線
としてアルミニウム209a 及び205aを得る。
以上の実施例で示したように、眉間接続としての貫通孔
208と溝部206からなる開孔を用い、この貫通孔2
08は溝部206から自己整合的に縮少されているため
容易に微小化できる。従って、第3図Aに示した従来技
術の層間接続開孔と第1配線との距離りは、本発明では
、第3図Bに示す如く、前記貫通孔と第1配線との距離
りとしてとれば良く、それによって第1配線幅も従来の
wlからW2へ縮少できる。また、本発明の開孔は溝部
206と貫通孔208の2段になっており、しかも溝部
206の急峻な側面は、該側面に付着したアルミニウム
207aで緩らかな傾斜面を形成しているため、層間接
続開孔近傍での第2配線209aの被覆性は良好になる
。この場合、前記アルミニウム207aは第2配線の一
部を形成する。上記実施例では、第1の薄膜としてアル
ミニウム207を用いたが、タングステンなどアルミニ
ウム以外の金属、シリコン、シリコン酸化膜或は、眉間
膜と同一材料を用いることもできる。また層間絶縁膜と
してはシリコン窒化膜の他、シリコン酸化膜、ポリイミ
ド或は、これらの膜を組み合せた膜でも良い。また、前
記アルミニウム205の代りに、シリコン、アルミナ等
の膜を用いても良い。
(発明のまとめ) 以上本発明を実施例を用いて説明したが、本発明の本質
的部分は、多層配線構造に於ける眉間絶縁膜に、該膜を
貫通しない第1の開孔すなわち溝部を設け、該第1開孔
から自己整合的に縮少された第2の開孔すなわち貫通孔
で前記層間絶縁膜を貫通し、層間接続開孔とすることで
ある。
本発明の効果は、微小な層間接続開孔を容易に得ること
ができ、従って配線密度を大幅に向上させることである
。更には、層間接続近傍の形状が第1開孔と第2開孔の
2段となり、しかも第1開孔は実質的に傾らかな傾斜面
を呈するため層間接続部での上部配線は良好な被覆性を
有しもって安定な層間接続性と通電時の耐マイグレーシ
ョン性の向上が企れることである。
【図面の簡単な説明】
第1図A−Cは従来技術の主工程断面図、第2図A−E
け本発明の一実施例の主工程断面図、第3図A、Bは従
来技術囚と本発明(6)との配線占有領域を比較したも
のである。 図において、101,201・・・・・・半導体基板、
102゜202・・・・・・電気絶縁膜、103,20
3・・・・・・第1配線、104.204・・・・・・
電気絶縁膜(層間絶縁膜) 、106゜209a・・・
・・・第2配線、205・・・・・・アルミニウム、2
07a・・・・・・アルミニウム。 代理人 弁理士 内 原 −晋1・j″さI −5゛/ 牛1団β 穿1回C 殆の固A ヰrA8 Y1!面C ′¥−2圀E

Claims (1)

    【特許請求の範囲】
  1. 第1導電層と該第1導電層を被覆する第1絶縁膜と該膜
    に設けた前記第1導電層に通ずる開孔と、該開孔を通し
    て、前記第1導電層に接続された第2導電層とを有する
    半導体装置の製造方法に於て、前記開孔は、前記第1絶
    縁膜に該膜を貫通しない溝部を設ける工程と、該溝部を
    含む前記第1絶縁膜上に第1の薄膜を被着する工程と、
    該第1の薄膜を異方性エツチング法でエツチングし前記
    溝部内の一部の前記第1絶縁膜を露出させる工程と、該
    露出領域の前記第1絶縁膜をエツチングすることにより
    貫通孔を設ける工程とで形成することを特徴とする半導
    体装置の製造方法。
JP8456984A 1984-04-26 1984-04-26 半導体装置の製造方法 Pending JPS60227422A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62150825A (ja) * 1985-12-25 1987-07-04 Toshiba Corp 半導体装置の製造方法
JPS6439040A (en) * 1987-08-04 1989-02-09 Sanyo Electric Co Formation of contact hole

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62150825A (ja) * 1985-12-25 1987-07-04 Toshiba Corp 半導体装置の製造方法
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