JPS59208859A - 半導体ウエハおよびその製造方法 - Google Patents
半導体ウエハおよびその製造方法Info
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- JPS59208859A JPS59208859A JP9438584A JP9438584A JPS59208859A JP S59208859 A JPS59208859 A JP S59208859A JP 9438584 A JP9438584 A JP 9438584A JP 9438584 A JP9438584 A JP 9438584A JP S59208859 A JPS59208859 A JP S59208859A
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
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- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数の層を備えた集積回路用半導体装置にか
んする。特に、半導体ウェハの製造における層間接続を
行うための孔（バイア、ｖｉａ ）を形成する方法に関
する。
んする。特に、半導体ウェハの製造における層間接続を
行うための孔（バイア、ｖｉａ ）を形成する方法に関
する。
「バイア（ｖｉａ ） Ｊは、半導体ウェハの製造方法
において、半導体ウェハの異なる層の間を電気的に接続
するために用いられる。例えば、半導体ウェハの下の層
の金属配線と上の層の金属配線とを、バイアによって接
続する。このようなバイアは、２つの層を分離する誘電
体材料に設けられた孔である。この孔は、金属を膜付け
する工程（例えば、アルミニュームの真空蒸着）のため
に形成される。これにより、上の層の金属配線の形成に
ともなって孔の側面が金属で被膜され、したがって、２
つの金属配線の間の導電路が形成される。
において、半導体ウェハの異なる層の間を電気的に接続
するために用いられる。例えば、半導体ウェハの下の層
の金属配線と上の層の金属配線とを、バイアによって接
続する。このようなバイアは、２つの層を分離する誘電
体材料に設けられた孔である。この孔は、金属を膜付け
する工程（例えば、アルミニュームの真空蒸着）のため
に形成される。これにより、上の層の金属配線の形成に
ともなって孔の側面が金属で被膜され、したがって、２
つの金属配線の間の導電路が形成される。
このようにバイアは、プリント回路基板に用いられる「
スル−・ホールめっき」にＵ以している。
スル−・ホールめっき」にＵ以している。
バイアにより、ウェハ上の素子の配線だ番ノでなく異な
る層の配線が可能になり、このために、ウェハの単位領
域あたりの素子数を増加させることができる。
る層の配線が可能になり、このために、ウェハの単位領
域あたりの素子数を増加させることができる。
２つの層を分離するために用いられる誘電体材料として
は、通常はポリイミドの薄膜が用いられる。この薄膜は
、ポリアミ、ンク酸の溶液でウェハの表面を覆い、ウェ
ハを例えば毎分１００００回転で回転させてこの溶液を
ウェハの表面上に拡げる。
は、通常はポリイミドの薄膜が用いられる。この薄膜は
、ポリアミ、ンク酸の溶液でウェハの表面を覆い、ウェ
ハを例えば毎分１００００回転で回転させてこの溶液を
ウェハの表面上に拡げる。
この、いわゆる「スピンコーティング」工程に続いて、
乾燥の工程と硬化の工程とを行い、ポリイミド層を形成
する。
乾燥の工程と硬化の工程とを行い、ポリイミド層を形成
する。
第４図は、スピンコーティング工程終了後の半導体ウェ
ハの断面図である。
ハの断面図である。
上述のスピンコーティング工程は、形成されるポリイミ
ドの表面を平らにするための工程であり、ポリイミド層
ｌがその下にあるウェハの層の輪郭を厳密になぞるわけ
ではない。したがって、第４図に示すように、バイアの
ための孔を作るために取り除く必要のあるポリイミド層
１の厚さは、その下の層の回路の形に依存する。典型的
には、ポリイミド層１の最も厚い領域は第４図の破線で
示した厚い領域２であり、金属配線３の層がウェハ基板
４と接続されている部分である。この厚い領域２は１．
５μｍ程度の厚さである。ポリイミド層１の最も薄い領
域は典型的には薄い領域５であり、この薄いＮ域５はポ
リシリコンゲート６を接続する金属配線３の層の部分の
上にある。この薄い領域５は、例えば１μｍ程度の厚さ
である。
ドの表面を平らにするための工程であり、ポリイミド層
ｌがその下にあるウェハの層の輪郭を厳密になぞるわけ
ではない。したがって、第４図に示すように、バイアの
ための孔を作るために取り除く必要のあるポリイミド層
１の厚さは、その下の層の回路の形に依存する。典型的
には、ポリイミド層１の最も厚い領域は第４図の破線で
示した厚い領域２であり、金属配線３の層がウェハ基板
４と接続されている部分である。この厚い領域２は１．
５μｍ程度の厚さである。ポリイミド層１の最も薄い領
域は典型的には薄い領域５であり、この薄いＮ域５はポ
リシリコンゲート６を接続する金属配線３の層の部分の
上にある。この薄い領域５は、例えば１μｍ程度の厚さ
である。
厚い領域２と薄い領域５とにバイアのための孔を形成す
るために、ポリイミド層１をエツチングにより取り除く
ことが必要である。この後に、ポリイミド層１の表面７
に金属膜付けを行う。この金属膜付は工程により、これ
らの孔の壁は金属で被膜され、金属配線３との導電路が
形成される。
るために、ポリイミド層１をエツチングにより取り除く
ことが必要である。この後に、ポリイミド層１の表面７
に金属膜付けを行う。この金属膜付は工程により、これ
らの孔の壁は金属で被膜され、金属配線３との導電路が
形成される。
しかし、取り除かなければならない誘電体（ポリイミド
層１）の厚さが多様であるために、バイアを形成するこ
とが困難であるという不都合がある。
層１）の厚さが多様であるために、バイアを形成するこ
とが困難であるという不都合がある。
すなわち、ポリイミド層１の最も厚い部分（Ｊ￥い領域
２）にバイアのための孔を形成する場合に、これに必要
なエツチングにより、最も薄い部分（薄い領域５）では
、バイアの水平方向（半導体ウェハに対しての方向、以
下同様）の大きさが、許容できる最大の大きさを越えて
しまう。
２）にバイアのための孔を形成する場合に、これに必要
なエツチングにより、最も薄い部分（薄い領域５）では
、バイアの水平方向（半導体ウェハに対しての方向、以
下同様）の大きさが、許容できる最大の大きさを越えて
しまう。
この問題は、比較的小さい線幅を目的とする製造プロセ
スで特に重要となる。例えば、３ミクロンＣＭＯ５製造
プロセスの場合には、バイアの最大の大きさの典型的な
値は３．５μｍである。この場合には、単純なレジスト
マスクを用いた標準的な湿式エツチングを行うと、ポリ
イミド層１のいわゆる「オーバーエツチング」により、
バイアの傾斜の形状に依存して孔が水平方向に広がる。
スで特に重要となる。例えば、３ミクロンＣＭＯ５製造
プロセスの場合には、バイアの最大の大きさの典型的な
値は３．５μｍである。この場合には、単純なレジスト
マスクを用いた標準的な湿式エツチングを行うと、ポリ
イミド層１のいわゆる「オーバーエツチング」により、
バイアの傾斜の形状に依存して孔が水平方向に広がる。
このために、ポリイミド層ｌの最も薄い部分（例えば厚
さが１μｍの部分）では、許容できる最大の大きさを越
えてしまう。このような湿式エツチングは、化学的なエ
ッチャントが全ての方向に等しく働くことから、等方性
エツチングとして知られている。
さが１μｍの部分）では、許容できる最大の大きさを越
えてしまう。このような湿式エツチングは、化学的なエ
ッチャントが全ての方向に等しく働くことから、等方性
エツチングとして知られている。
したがって、このような等方性エツチングでは、いわゆ
る「アンダカット」の効果によりレジスト層の下側まで
もエツチングしてしまい、この結果得られた孔の形状は
所望の大きさからずれてしまう。
る「アンダカット」の効果によりレジスト層の下側まで
もエツチングしてしまい、この結果得られた孔の形状は
所望の大きさからずれてしまう。
水平方向のエツチング速度に対する垂直方向（半導体ウ
ェハに対しての方向、以下同様）のエツチング速度の比
は、１ （上述の等方性エツチング）と無限大（完全な
異方性エツチング）との間で変化する。
ェハに対しての方向、以下同様）のエツチング速度の比
は、１ （上述の等方性エツチング）と無限大（完全な
異方性エツチング）との間で変化する。
非腐食性のマスクを用いた異方性エツチング速度により
、ポリイミド層１の異なる位置のバイアの大きさを、所
望の限られた大きさに保つことが可能である。このエツ
チングは（半導体ウェハに対して）垂直な壁を有するバ
イア孔を与えるので、孔の大きさを所望の大きさに保つ
ことができる。
、ポリイミド層１の異なる位置のバイアの大きさを、所
望の限られた大きさに保つことが可能である。このエツ
チングは（半導体ウェハに対して）垂直な壁を有するバ
イア孔を与えるので、孔の大きさを所望の大きさに保つ
ことができる。
しかし、これらの垂直な壁は、次の金属膜付は工程で、
要求される信軌性で金属膜を付けることが困難である。
要求される信軌性で金属膜を付けることが困難である。
ヨーロッパ特許出着量８２１０３１７５．４号（公開番
号節６６０６９号）は、２つの工程によるバイアの作成
方法を開示している。第１の工程では、シリコン窒化物
の薄い層にプラズマエツチングにより正確なバイア孔を
あける。この工程に続き、ポリイミドの厚い層を形成し
、このウェハの孔に対応する大きいバイア孔を形成する
。この方法は、高い回路密度に対して妥当なバイアの大
きさを形成することができるが、２つの異なる誘電体材
料を必要とし、製造工程の増加を必要とし工程が複雑に
なる。
号節６６０６９号）は、２つの工程によるバイアの作成
方法を開示している。第１の工程では、シリコン窒化物
の薄い層にプラズマエツチングにより正確なバイア孔を
あける。この工程に続き、ポリイミドの厚い層を形成し
、このウェハの孔に対応する大きいバイア孔を形成する
。この方法は、高い回路密度に対して妥当なバイアの大
きさを形成することができるが、２つの異なる誘電体材
料を必要とし、製造工程の増加を必要とし工程が複雑に
なる。
アイ・ビー・エム・テクニカル・ディスクロージ＋ （
Ｉ Ｂ Ｍ Ｔｅｃｈｎｉｃａｌ ｄｉｓｃｌｏｓｕｒ
ｅ ）第２１巻第１２号（１９７９年５月号）第４７８
７項の「感光誘電体薄膜の傾斜を有するバイア（Ｔａｐ
ｅｅｒｅｄ Ｖｉａｓ ｉｎ ａＰｈｏｔｏｓｅｎｓｉ
ｔｉｖｅ Ｄｉｅｌｅｃｔｒｉｃ Ｆｉｌｍ） Ｊと題
する文献では、傾斜した壁を有するバイアの形状が示さ
れており、セラミック基板上に回路構成部品の層が膜付
けされている。この文献に開示された方法は、多密度ガ
ラス製の密着マスクを用いてエツチングされた（誘電体
層のための）感光性ポリイミド材料を備えている。しか
し、この方法では、３ミクロン半導体製造プロセスに適
合する精度でバイアを形成する場合には、充分な分解能
をもたない。
Ｉ Ｂ Ｍ Ｔｅｃｈｎｉｃａｌ ｄｉｓｃｌｏｓｕｒ
ｅ ）第２１巻第１２号（１９７９年５月号）第４７８
７項の「感光誘電体薄膜の傾斜を有するバイア（Ｔａｐ
ｅｅｒｅｄ Ｖｉａｓ ｉｎ ａＰｈｏｔｏｓｅｎｓｉ
ｔｉｖｅ Ｄｉｅｌｅｃｔｒｉｃ Ｆｉｌｍ） Ｊと題
する文献では、傾斜した壁を有するバイアの形状が示さ
れており、セラミック基板上に回路構成部品の層が膜付
けされている。この文献に開示された方法は、多密度ガ
ラス製の密着マスクを用いてエツチングされた（誘電体
層のための）感光性ポリイミド材料を備えている。しか
し、この方法では、３ミクロン半導体製造プロセスに適
合する精度でバイアを形成する場合には、充分な分解能
をもたない。
本発明は、精確で信頼性の高いバイアを形成するための
、Ｎ？Ｍでしかも効果的な方法を提供することを目的と
する。
、Ｎ？Ｍでしかも効果的な方法を提供することを目的と
する。
ｃ問題点を解決するための手段〕
本発明半導体ウェハの製造方法は、誘電体材料の層の上
に非腐食性材料の層を形成する工程と、この非腐食性材
料の層内に層間接続路を定めるための窓を形成する工程
と、この窓をマスクとして、上記誘電体材料の層に対し
て実質的に垂直な壁を有する第一の通路を形成する工程
と、この窓をマスクとして、上記誘電体材料の層に上記
垂直な壁に対して傾斜した壁を有し上記第一の通路と連
通ずる第二の通路を形成する工程と、上記第一の通路の
端部および上記第二の通路の端部でそれぞれ上記誘電体
材料の層の上の領域と下の領域との間に電気的接続を与
える導電材料を膜付けする工程とを含む。
に非腐食性材料の層を形成する工程と、この非腐食性材
料の層内に層間接続路を定めるための窓を形成する工程
と、この窓をマスクとして、上記誘電体材料の層に対し
て実質的に垂直な壁を有する第一の通路を形成する工程
と、この窓をマスクとして、上記誘電体材料の層に上記
垂直な壁に対して傾斜した壁を有し上記第一の通路と連
通ずる第二の通路を形成する工程と、上記第一の通路の
端部および上記第二の通路の端部でそれぞれ上記誘電体
材料の層の上の領域と下の領域との間に電気的接続を与
える導電材料を膜付けする工程とを含む。
第二の通路は、第一の通路を形成する前に形成してもよ
く、後に形成してもよい。
く、後に形成してもよい。
非腐食性の材料は無機材料であることが望ましい。
誘電体材料の層はポリイミドであることが望ましい。
ここで、非腐食性の材料とは誘電体材料に比較して、極
度に腐食性の小さいものをいう。
度に腐食性の小さいものをいう。
また、下の領域とは誘電体材料の層に対して基板側の領
域であり、上の領域とはその反対側の領域である。
域であり、上の領域とはその反対側の領域である。
ここで「実質的に垂直である」とは、幾何学的に厳密な
垂直からずれていても、はぼ垂直であるという意味であ
る。
垂直からずれていても、はぼ垂直であるという意味であ
る。
最大開口が小さく、しかも次に続く金属膜付は工程で信
転性の高い眉間接続が可能な形状のノくイアが形成でき
る。
転性の高い眉間接続が可能な形状のノくイアが形成でき
る。
第１図は本発明第一実施例半導体ウエノ１の断面図であ
る。
る。
第１図では、金属配線３（この実施例ではアルミニュー
ム）の長さ方向の上側表面が示されてｐｓる。この金属
配線３は、第４図で示したような種々の回路要素（図示
せず）にまたがって配置される。この金属配線３は第一
の層すなわち半導体ウェハの下の領域の導電路を形成す
る。また金属自己線３は、次の工程で形成される第２の
層すなわち上の領域の配線に、バイアを介して接続され
る。
ム）の長さ方向の上側表面が示されてｐｓる。この金属
配線３は、第４図で示したような種々の回路要素（図示
せず）にまたがって配置される。この金属配線３は第一
の層すなわち半導体ウェハの下の領域の導電路を形成す
る。また金属自己線３は、次の工程で形成される第２の
層すなわち上の領域の配線に、バイアを介して接続され
る。
このような構造を含む半導体ウエノ１製造プロセスは、
「２層金属」プロセスとして知られている。
「２層金属」プロセスとして知られている。
ポリイミド層８は金属配線３の上に公知の方法により形
成される。この後に、薄い（５００人の）無機材料層９
（本実施例ではチタン）がポリイミド層８の上に膜付
けされる。バイアのバタンはこの無機材料層９に公知の
光描画によりプリントされ、無機材料層９の要求される
バイアの部分が湿式または（望ましくは）乾式エツチン
グにより取り除かれ、孔１０が形成される。無機材料層
９は、ポリイミド層８に比べてエツチングに対する比較
的高い選択性を備えており、したがって、次のエツチン
グ速度でバイアの位置を決定するための、基本的に非腐
食性を有する材料として利用される。
成される。この後に、薄い（５００人の）無機材料層９
（本実施例ではチタン）がポリイミド層８の上に膜付
けされる。バイアのバタンはこの無機材料層９に公知の
光描画によりプリントされ、無機材料層９の要求される
バイアの部分が湿式または（望ましくは）乾式エツチン
グにより取り除かれ、孔１０が形成される。無機材料層
９は、ポリイミド層８に比べてエツチングに対する比較
的高い選択性を備えており、したがって、次のエツチン
グ速度でバイアの位置を決定するための、基本的に非腐
食性を有する材料として利用される。
ここで「基本的に非腐食性」とは、ポリイミド層８に比
べてエツチング速度が極端に遅く、実質的に非腐食性で
あるという意味である。
べてエツチング速度が極端に遅く、実質的に非腐食性で
あるという意味である。
この工程の後に、等方性エツチングを行う。この等方性
エツチング速度により、ポリイミド層８の孔１０のすぐ
下の部分を取り除くだけでなく、孔１０のまわりの領域
の下のポリイミド層８も少しずつ減少させながら取り除
き、これにより、傾斜した壁１２を備えた孔１１がそこ
に形成される。
エツチング速度により、ポリイミド層８の孔１０のすぐ
下の部分を取り除くだけでなく、孔１０のまわりの領域
の下のポリイミド層８も少しずつ減少させながら取り除
き、これにより、傾斜した壁１２を備えた孔１１がそこ
に形成される。
プロセスの次の工程は、さらにエツチングを行う工程で
あるが、等方性エツチングではなく、基本的に異方性エ
ツチングであり、プラズマエツチングによる異方性エソ
チング工程を実施する。ここで「基本的に異方性エツチ
ング」とは、完全には異方性が保たれていなくとも、実
質的に異方性が保たれているエツチングという意味であ
る。この異方性エソチング工程により、無機材料層９の
孔１０により形成されたバイアのための孔は、さらに深
い孔１３を形成するために再形成される。孔１３は半導
体ウェハに対してほぼ垂直な壁１４を有し、金属配線３
上に開けられたバイアの窓を備えている。この孔１３は
、約０．５ μｍの高さを有しており、バイアの大きさ
を所望の大きさに制御でき、しかも、孔１１を残してい
る。この孔１１は、金属膜付けを容易にするための傾斜
した壁１２を備えており、最低でも０．５μｍ以上の深
さを有している。
あるが、等方性エツチングではなく、基本的に異方性エ
ツチングであり、プラズマエツチングによる異方性エソ
チング工程を実施する。ここで「基本的に異方性エツチ
ング」とは、完全には異方性が保たれていなくとも、実
質的に異方性が保たれているエツチングという意味であ
る。この異方性エソチング工程により、無機材料層９の
孔１０により形成されたバイアのための孔は、さらに深
い孔１３を形成するために再形成される。孔１３は半導
体ウェハに対してほぼ垂直な壁１４を有し、金属配線３
上に開けられたバイアの窓を備えている。この孔１３は
、約０．５ μｍの高さを有しており、バイアの大きさ
を所望の大きさに制御でき、しかも、孔１１を残してい
る。この孔１１は、金属膜付けを容易にするための傾斜
した壁１２を備えており、最低でも０．５μｍ以上の深
さを有している。
第２図は本発明第二実施例半導体ウェハの第１の工程の
断面図である。
断面図である。
本実施例でも第一実施例と同様に、バイアを形成するた
めに、ポリイミド層８を金属前ＶＡ３の上に膜付けする
。本実施例でも、ポリイミド層８の上に無機材料層９が
膜付けされている（ただし本実施例では、無機材料層９
すなわちアルミニュームの層は、１０００人の厚さを有
する）。第２図に示すように、バイアのバタンは公知の
光描画によりプリントされ、所望のバイアの位置の部分
が取り除かれて孔１０が形成される。しかし、これに続
く工程は、無機材料層９に形成された孔１０をマスクと
する異方性エソチング工程であり、これにより、ポリイ
ミド層８にほぼ垂直な壁を有する孔１５を形成する。
めに、ポリイミド層８を金属前ＶＡ３の上に膜付けする
。本実施例でも、ポリイミド層８の上に無機材料層９が
膜付けされている（ただし本実施例では、無機材料層９
すなわちアルミニュームの層は、１０００人の厚さを有
する）。第２図に示すように、バイアのバタンは公知の
光描画によりプリントされ、所望のバイアの位置の部分
が取り除かれて孔１０が形成される。しかし、これに続
く工程は、無機材料層９に形成された孔１０をマスクと
する異方性エソチング工程であり、これにより、ポリイ
ミド層８にほぼ垂直な壁を有する孔１５を形成する。
第３図は本発明第二実施例半導体ウェハの第２の工程の
断面図である。
断面図である。
第２の工程は湿式エツチング（等方性エツチング）工程
であり、標準的なレジスト材料層１６をエツチングし、
ポリイミド層８をアンダカソトする効果を有する。第３
図に示すように、レジスト材料層１６はバイアの位置を
決定するために前もって無機材料層９の上に膜付けされ
、その水平方向の長さは約１μｍである。上部は傾斜し
た壁を有し下部は基本的に垂直な壁を有する断面形状の
バイアが形成されるまで、ポリイミド層８に対して、基
本的に異方性のあるエソチング工程が続けられる。この
ときに、無機材料層９の破線で示した部分は、レジスト
材料層１６およびポリイミド層８とともにエツチングさ
れてもよい。
であり、標準的なレジスト材料層１６をエツチングし、
ポリイミド層８をアンダカソトする効果を有する。第３
図に示すように、レジスト材料層１６はバイアの位置を
決定するために前もって無機材料層９の上に膜付けされ
、その水平方向の長さは約１μｍである。上部は傾斜し
た壁を有し下部は基本的に垂直な壁を有する断面形状の
バイアが形成されるまで、ポリイミド層８に対して、基
本的に異方性のあるエソチング工程が続けられる。この
ときに、無機材料層９の破線で示した部分は、レジスト
材料層１６およびポリイミド層８とともにエツチングさ
れてもよい。
上述の２つの方法では、バイアのための孔は、第一の通
路である下側通路（孔１３）と第二の通路である上側通
路（孔１１）とを備えている。下側通路は、金属配線３
に接続され、バイアの所望の制限された大きさのほぼ垂
直な壁を有している。上側通路は、金属配線の第２の層
（上側の領域）に接続され、次の金属膜付は工程で容易
にしかも高い信錬性で金属膜を付けるために、傾斜した
壁を有している。金属配線３と接続するためのバイアの
孔（孔１３）は、バイアの「窓」と呼ばれる。
路である下側通路（孔１３）と第二の通路である上側通
路（孔１１）とを備えている。下側通路は、金属配線３
に接続され、バイアの所望の制限された大きさのほぼ垂
直な壁を有している。上側通路は、金属配線の第２の層
（上側の領域）に接続され、次の金属膜付は工程で容易
にしかも高い信錬性で金属膜を付けるために、傾斜した
壁を有している。金属配線３と接続するためのバイアの
孔（孔１３）は、バイアの「窓」と呼ばれる。
本発明の方法により形成されたバイアの窓は、充分に小
さい（３，５μｍ以下）ので、例えば、３ミクロンＣＭ
Ｏ５製造プロセスに本発明を実施し、微細な多層配線を
実現できる効果がある。
さい（３，５μｍ以下）ので、例えば、３ミクロンＣＭ
Ｏ５製造プロセスに本発明を実施し、微細な多層配線を
実現できる効果がある。
本発明の方法はさらに、第２の金属層のバイアの壁の充
分な（それゆえ信頼性のある）被覆率を得ることが可能
であり、しかも、厚いポリイミド層を必要としないので
エソチングハイアスを少なくする効果がある。
分な（それゆえ信頼性のある）被覆率を得ることが可能
であり、しかも、厚いポリイミド層を必要としないので
エソチングハイアスを少なくする効果がある。
第１図は本発明第一実施例半導体ウェハの断面図。
第２図は本発明第二実施例半導体ウェハの第一の工程に
おける断面図。 第３図は本発明第二実施例半導体ウェハの第二の工程に
おける断面図。 第４図はスピンコーティング工程終了後の半導体ウェハ
の断面図。 １・・・ポリイミド層、２・・・厚い領域、３・・・金
属配線、４・・・ウェハ基板、５・・・薄い領域、６・
・・ポリシリコンゲート、７・・・ポリイミド層の表面
、８・・・ポリイミド層、９・・・無機材料層、ｌＯ・
・・孔、１１・・・孔、１２・・・傾斜した壁、１３・
・・孔、１４・・・垂直な壁、１５・・・孔、１６・・
・レジスト材料層。 特許出願人代理人 、 −１、弁理士井出直
孝゛、ｊ ・、り
おける断面図。 第３図は本発明第二実施例半導体ウェハの第二の工程に
おける断面図。 第４図はスピンコーティング工程終了後の半導体ウェハ
の断面図。 １・・・ポリイミド層、２・・・厚い領域、３・・・金
属配線、４・・・ウェハ基板、５・・・薄い領域、６・
・・ポリシリコンゲート、７・・・ポリイミド層の表面
、８・・・ポリイミド層、９・・・無機材料層、ｌＯ・
・・孔、１１・・・孔、１２・・・傾斜した壁、１３・
・・孔、１４・・・垂直な壁、１５・・・孔、１６・・
・レジスト材料層。 特許出願人代理人 、 −１、弁理士井出直
孝゛、ｊ ・、り
Claims (7)
- （１）誘電体材料の層の上に非腐食性材料の層を形成す
る工程と、 この非腐食性材料の層内に層間接続路を定めるための窓
を形成する工程と、 この窓をマスクとして、上記誘電体材料の層に対して実
質的に垂直な壁を有する第一の通路を形成する工程と、 この窓をマスクとして、上記誘電体材料の層に上記垂直
な壁に対して傾斜した壁を有し上記第一の通路と連通ず
る第二の通路を形成する工程と、上記第一の通路の端部
および上記第二の通路の端部でそれぞれ上記誘電体材料
の層の上の領域と下の領域との間に電気的接続を与える
導電材料を膜付けする工程と を含む半導体ウェハの製造方法。 - （２）第二の通路を形成する工程は、第一の通路を形成
する工程に先立って行われる特許請求の範囲第ｆｉ１項
に記載の半導体ウェハの製造方法。 - （３）第一の通路を形成する工程は、第二の通路を形成
する工程に先立って行われる特許請求の範囲第（１１項
に記載の半導体ウェハの製造方法。 - （４）第一の通路を形成する工程は異方性エソチング工
程を含み、第二の通路を形成する工程は等方性エソチン
グ工程を含む特許請求の範囲第ｆ１１項ないし第（３）
項に記載の半導体ウェハの製造方法。 - （５） 非腐食性材料は無機材料である特許請求の範
囲第（１１項に記載の半導体ウェハの製造方法。 - （６）誘電体材料はポリイミドである特許請求の範囲第
（１）項に記載の半導体ウェハの製造方法。 - （７）下の領域と、上の領域と、その両頭域の間に挿入
された誘電体材料の層とを備え、 この誘電体材料の層には上記上の領域および上記下の領
域に貫通する孔が形成され、この孔の壁面には上記上の
領域と上記下の領域とを電気的に接続する導電材料が膜
付けされた 半導体ウェハにおいて、 上記孔は、 端部が上記下の領域に達し上記誘電体材料の層にこの半
導体ウェハの厚さ方向に対して実質的に垂直な壁を有す
る第一の通路と、 端部が上記上の領域に達し、上記第一の通路と連通し、
上記厚さ方向に対して傾斜した壁を有する第二の通路と を含むことを特徴とする半導体ウェハ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8312850 | 1983-05-10 | ||
| GB8312850A GB8312850D0 (en) | 1983-05-10 | 1983-05-10 | Semiconductor wafer fabrication |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59208859A true JPS59208859A (ja) | 1984-11-27 |
Family
ID=10542485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9438584A Pending JPS59208859A (ja) | 1983-05-10 | 1984-05-10 | 半導体ウエハおよびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0127946A1 (ja) |
| JP (1) | JPS59208859A (ja) |
| CA (1) | CA1222575A (ja) |
| GB (1) | GB8312850D0 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61252649A (ja) * | 1985-04-30 | 1986-11-10 | アドバンスト・マイクロ・デイバイシズ・インコ−ポレ−テツド | 改良された集積回路構造 |
| JPS62502646A (ja) * | 1985-09-27 | 1987-10-08 | バロ−ス・コ−ポレ−シヨン | ポリイミドに先細形状のビア・ホ−ルを作成する方法 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0282820A1 (de) * | 1987-03-13 | 1988-09-21 | Siemens Aktiengesellschaft | Verfahren zum Erzeugen von Kontaktlöchern mit abgeschrägten Flanken in Zwischenoxidschichten |
| JP2623812B2 (ja) * | 1989-01-25 | 1997-06-25 | 日本電気株式会社 | 半導体装置の製造方法 |
| EP0410635A1 (en) * | 1989-07-28 | 1991-01-30 | AT&T Corp. | Window taper-etching method in the manufacture of integrated circuit semiconductor devices |
| DE4331549A1 (de) * | 1993-09-16 | 1995-04-13 | Gold Star Electronics | Verfahren zur Herstellung einer ULSI-Halbleitereinrichtung |
| US8084866B2 (en) | 2003-12-10 | 2011-12-27 | Micron Technology, Inc. | Microelectronic devices and methods for filling vias in microelectronic devices |
| US7091124B2 (en) | 2003-11-13 | 2006-08-15 | Micron Technology, Inc. | Methods for forming vias in microelectronic devices, and methods for packaging microelectronic devices |
| US20050247894A1 (en) | 2004-05-05 | 2005-11-10 | Watkins Charles M | Systems and methods for forming apertures in microfeature workpieces |
| US7232754B2 (en) | 2004-06-29 | 2007-06-19 | Micron Technology, Inc. | Microelectronic devices and methods for forming interconnects in microelectronic devices |
| US7083425B2 (en) | 2004-08-27 | 2006-08-01 | Micron Technology, Inc. | Slanted vias for electrical circuits on circuit boards and other substrates |
| US7300857B2 (en) | 2004-09-02 | 2007-11-27 | Micron Technology, Inc. | Through-wafer interconnects for photoimager and memory wafers |
| US7271482B2 (en) | 2004-12-30 | 2007-09-18 | Micron Technology, Inc. | Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods |
| US7795134B2 (en) | 2005-06-28 | 2010-09-14 | Micron Technology, Inc. | Conductive interconnect structures and formation methods using supercritical fluids |
| US7863187B2 (en) | 2005-09-01 | 2011-01-04 | Micron Technology, Inc. | Microfeature workpieces and methods for forming interconnects in microfeature workpieces |
| US7262134B2 (en) | 2005-09-01 | 2007-08-28 | Micron Technology, Inc. | Microfeature workpieces and methods for forming interconnects in microfeature workpieces |
| US7749899B2 (en) | 2006-06-01 | 2010-07-06 | Micron Technology, Inc. | Microelectronic workpieces and methods and systems for forming interconnects in microelectronic workpieces |
| US7629249B2 (en) | 2006-08-28 | 2009-12-08 | Micron Technology, Inc. | Microfeature workpieces having conductive interconnect structures formed by chemically reactive processes, and associated systems and methods |
| US7902643B2 (en) | 2006-08-31 | 2011-03-08 | Micron Technology, Inc. | Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods |
| SG150410A1 (en) | 2007-08-31 | 2009-03-30 | Micron Technology Inc | Partitioned through-layer via and associated systems and methods |
| US7884015B2 (en) | 2007-12-06 | 2011-02-08 | Micron Technology, Inc. | Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4113550A (en) * | 1974-08-23 | 1978-09-12 | Hitachi, Ltd. | Method for fabricating semiconductor device and etchant for polymer resin |
-
1983
- 1983-05-10 GB GB8312850A patent/GB8312850D0/en active Pending
-
1984
- 1984-05-02 EP EP84302964A patent/EP0127946A1/en not_active Withdrawn
- 1984-05-10 JP JP9438584A patent/JPS59208859A/ja active Pending
- 1984-05-10 CA CA000454011A patent/CA1222575A/en not_active Expired
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61252649A (ja) * | 1985-04-30 | 1986-11-10 | アドバンスト・マイクロ・デイバイシズ・インコ−ポレ−テツド | 改良された集積回路構造 |
| JPS62502646A (ja) * | 1985-09-27 | 1987-10-08 | バロ−ス・コ−ポレ−シヨン | ポリイミドに先細形状のビア・ホ−ルを作成する方法 |
| JPH0587132B2 (ja) * | 1985-09-27 | 1993-12-15 | Unisys Corp |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0127946A1 (en) | 1984-12-12 |
| CA1222575A (en) | 1987-06-02 |
| GB8312850D0 (en) | 1983-06-15 |
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