JPH06295906A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06295906A JPH06295906A JP5106199A JP10619993A JPH06295906A JP H06295906 A JPH06295906 A JP H06295906A JP 5106199 A JP5106199 A JP 5106199A JP 10619993 A JP10619993 A JP 10619993A JP H06295906 A JPH06295906 A JP H06295906A
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- resist
- via hole
- opening
- insulating film
- interlayer insulating
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】ＬＳＩ等の下層配線と上層配線とを電気接続す
るヴィアホールは、開口端を等方性エッチングによりラ
ウンド状に或いはホールの側壁全体にテーパーをつけ
る。このため前者では、ヴィアホールの開口面積の増
加、高温Ａl 埋め込み時のＡl の流れの悪さ、或いは後
者では下層配線表面の開口面積の減少という課題があ
る。 【構成】ヴィアホールに対応する開口パターンを持つ第
１レジストをマスクに、層間絶縁膜をエッチングし、下
層配線に垂直に達する開口部を形成する。第１レジスト
を残し、第２レジストを塗布後、エッチバックして開口
部を埋める第２レジストの高さを層間絶縁膜と同じ高さ
にする。テーパーＲＩＥにより、第１レジストの後退を
利用し開口部の途中までテーパーをつけた後、残ったレ
ジストを除去し、上部はテーパー、下部は垂直の側壁を
持つヴィアホールを得る。
るヴィアホールは、開口端を等方性エッチングによりラ
ウンド状に或いはホールの側壁全体にテーパーをつけ
る。このため前者では、ヴィアホールの開口面積の増
加、高温Ａl 埋め込み時のＡl の流れの悪さ、或いは後
者では下層配線表面の開口面積の減少という課題があ
る。 【構成】ヴィアホールに対応する開口パターンを持つ第
１レジストをマスクに、層間絶縁膜をエッチングし、下
層配線に垂直に達する開口部を形成する。第１レジスト
を残し、第２レジストを塗布後、エッチバックして開口
部を埋める第２レジストの高さを層間絶縁膜と同じ高さ
にする。テーパーＲＩＥにより、第１レジストの後退を
利用し開口部の途中までテーパーをつけた後、残ったレ
ジストを除去し、上部はテーパー、下部は垂直の側壁を
持つヴィアホールを得る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関するもので、特にＬＳＩ等において、層間絶縁膜を
挟んで形成される下層配線と上層配線とを、電気的に接
続するためのヴィアホール（Via hole スルーホールと
同じ）形成工程に使用される。
に関するもので、特にＬＳＩ等において、層間絶縁膜を
挟んで形成される下層配線と上層配線とを、電気的に接
続するためのヴィアホール（Via hole スルーホールと
同じ）形成工程に使用される。
【０００２】
【従来の技術】半導体装置（ＩＣ）では、下層配線と上
層配線とを電気的に接続するために、層間絶縁膜に下層
配線に達するヴィアホールと呼ばれる開口部を設け、上
層配線形成時に、該開口部に導電部材を埋め込んで、上
層配線と下層配線との接続をしている。半導体装置の高
集積化、微細化が進むに伴い、ヴィアホールの占める面
積の縮小化が要求されているが、アスペクト比の増大と
共にヴィアホールの開口端に鋭い段差があると、上層配
線の段切れ等が発生しやすくなる。これを防止するた
め、一般にヴィアホールの開口端にラウンドやテーパー
をつけることが行われている。このような従来技術につ
いて図面を参照して説明する。
層配線とを電気的に接続するために、層間絶縁膜に下層
配線に達するヴィアホールと呼ばれる開口部を設け、上
層配線形成時に、該開口部に導電部材を埋め込んで、上
層配線と下層配線との接続をしている。半導体装置の高
集積化、微細化が進むに伴い、ヴィアホールの占める面
積の縮小化が要求されているが、アスペクト比の増大と
共にヴィアホールの開口端に鋭い段差があると、上層配
線の段切れ等が発生しやすくなる。これを防止するた
め、一般にヴィアホールの開口端にラウンドやテーパー
をつけることが行われている。このような従来技術につ
いて図面を参照して説明する。
【０００３】図６ないし図９は、第１の従来例の製造工
程を示す断面図である。図６（ａ）に示すように、半導
体基板１４上に絶縁膜１３を介して、所定のパターンを
有する下層配線１１を形成する。次に層間絶縁膜１２を
堆積し、レジストエッチバック法で平坦化する。次に同
図（ｂ）に示すように、通常のフォトリソグラフィ技術
で、層間絶縁膜１２上に、下層配線に接続される個々の
ヴィアホールに対応した開口を有するレジストパターン
（マスク）１５を形成する。
程を示す断面図である。図６（ａ）に示すように、半導
体基板１４上に絶縁膜１３を介して、所定のパターンを
有する下層配線１１を形成する。次に層間絶縁膜１２を
堆積し、レジストエッチバック法で平坦化する。次に同
図（ｂ）に示すように、通常のフォトリソグラフィ技術
で、層間絶縁膜１２上に、下層配線に接続される個々の
ヴィアホールに対応した開口を有するレジストパターン
（マスク）１５を形成する。
【０００４】図７（ｃ）において、レジストマスク１５
を用い、ウェットエッチング技術（ＮＨ4 ＦとＨＦ）に
より、層間絶縁膜１２の上部を等方性エッチングを行な
い、凹状で内周壁がラウンド形状のラウンド開口部１６
ａ（ウェットエッチングされた部分）を形成する。次
に、図７（ｄ）に示すように、レジストマスク１５をマ
スクにして、通常のＲＩＥ（Reactive ion etching）法
により、残りの層間絶縁膜を垂直にエッチングし、垂直
開口部１６ｂを形成する。 図８（ｅ）に示すように、
引き続きレジストマスク１５を通常のレジスト剥離方法
で除去してヴィアホール１６が得られる。
を用い、ウェットエッチング技術（ＮＨ4 ＦとＨＦ）に
より、層間絶縁膜１２の上部を等方性エッチングを行な
い、凹状で内周壁がラウンド形状のラウンド開口部１６
ａ（ウェットエッチングされた部分）を形成する。次
に、図７（ｄ）に示すように、レジストマスク１５をマ
スクにして、通常のＲＩＥ（Reactive ion etching）法
により、残りの層間絶縁膜を垂直にエッチングし、垂直
開口部１６ｂを形成する。 図８（ｅ）に示すように、
引き続きレジストマスク１５を通常のレジスト剥離方法
で除去してヴィアホール１６が得られる。
【０００５】図９は、図８（ｅ）に示す円周ｍで囲まれ
るラウンド開口部１６ａを拡大した断面図である。等方
性エッチングのため、垂直方向と横方向（サイド方向）
のエッチング量がほぼ等しく、図９に示すθ1 はほぼ45
°になる。
るラウンド開口部１６ａを拡大した断面図である。等方
性エッチングのため、垂直方向と横方向（サイド方向）
のエッチング量がほぼ等しく、図９に示すθ1 はほぼ45
°になる。
【０００６】図１０ないし図１２は、第２の従来例の製
造工程を示す断面図である。
造工程を示す断面図である。
【０００７】図１０（ａ）に示すように、半導体基板２
４上に絶縁膜２３を介して、下層配線２１を形成する。
次に層間絶縁膜２２を堆積し、レジストエッチバック法
で平坦化する。次に同図（ｂ）に示すように、通常のフ
ォトリソグラフィ技術で、層間絶縁膜２２上に下層配線
に接続される個々のヴィアホールに対応した開口を有す
るレジストマスク２５を形成する。
４上に絶縁膜２３を介して、下層配線２１を形成する。
次に層間絶縁膜２２を堆積し、レジストエッチバック法
で平坦化する。次に同図（ｂ）に示すように、通常のフ
ォトリソグラフィ技術で、層間絶縁膜２２上に下層配線
に接続される個々のヴィアホールに対応した開口を有す
るレジストマスク２５を形成する。
【０００８】次に図１１（ｃ）に示すように、レジスト
マスク２５をマスクにして、通常のテーパードリアクテ
ィブイオンエッチング（テーパーＲＩＥ）で、ヴィアホ
ール２６を開口する。次に同図（ｄ）に示すように、通
常のレジスト剥離法で、レジストマスク２５を除去し
て、ヴィアホール２６が得られる。
マスク２５をマスクにして、通常のテーパードリアクテ
ィブイオンエッチング（テーパーＲＩＥ）で、ヴィアホ
ール２６を開口する。次に同図（ｄ）に示すように、通
常のレジスト剥離法で、レジストマスク２５を除去し
て、ヴィアホール２６が得られる。
【０００９】図１２は、図１１（ｄ）に示す円周ｎで囲
まれた領域の拡大断面図で、同図に示すように、側壁
が、基板主面に対し、θ2 ＝約75°のテーパーを有する
ヴィアホール２６が得られる。
まれた領域の拡大断面図で、同図に示すように、側壁
が、基板主面に対し、θ2 ＝約75°のテーパーを有する
ヴィアホール２６が得られる。
【００１０】第１の従来例では、図９に示すように、ヴ
ィアホールの開口端側壁をラウンド形状にするため、等
方性のウェットエッチング或いはケミカルドライエッチ
ング（ＣＤＥ）等により形成するので、レジストマスク
の開口端より横方向へサイドエッチングされ、層間絶縁
膜１２の表面の開口面積が大きくなる。例えば、厚さ1.
5μｍの層間絶縁膜に、開口部の断面が（ 3× 3）μm
2 のレジストマスクで、ヴィアホールを形成するとき、
ラウンド開口部のエッチング深さを 0.6μm とすると、
ヴィアホール開口面は（ 3＋ 0.6× 2）×（ 3＋ 0.6×
2）μm 2 となる。隣り合うヴィアホールの開口端と開
口端との間に 3μm の間隔を取ると、隣り合う下層配線
間の間隔は 4.2μm とする必要があり、微細化に対応で
きなくなる。
ィアホールの開口端側壁をラウンド形状にするため、等
方性のウェットエッチング或いはケミカルドライエッチ
ング（ＣＤＥ）等により形成するので、レジストマスク
の開口端より横方向へサイドエッチングされ、層間絶縁
膜１２の表面の開口面積が大きくなる。例えば、厚さ1.
5μｍの層間絶縁膜に、開口部の断面が（ 3× 3）μm
2 のレジストマスクで、ヴィアホールを形成するとき、
ラウンド開口部のエッチング深さを 0.6μm とすると、
ヴィアホール開口面は（ 3＋ 0.6× 2）×（ 3＋ 0.6×
2）μm 2 となる。隣り合うヴィアホールの開口端と開
口端との間に 3μm の間隔を取ると、隣り合う下層配線
間の間隔は 4.2μm とする必要があり、微細化に対応で
きなくなる。
【００１１】また上層配線形成の際の高温Ａl 埋め込み
において、ラウンド形状の側壁にＡl がたまり、流れに
くくなり、埋め込み不足にもなる。
において、ラウンド形状の側壁にＡl がたまり、流れに
くくなり、埋め込み不足にもなる。
【００１２】次に第２の従来例では、図１２に示すよう
に、ヴィアホールの側壁がテーパーを持ち、Ａl がたま
ることもなく、また開口部上端の寸法は下層配線と同寸
法とするので、微細化にも対応できる。しかしヴィアホ
ールの底面、すなわち下層配線表面の開口面積が小さく
なるので、Ａl を埋め込んだときのヴィアホール抵抗が
大きくなり、高速化に対応できず、またエレクトロマイ
グレーション耐性も低下する。
に、ヴィアホールの側壁がテーパーを持ち、Ａl がたま
ることもなく、また開口部上端の寸法は下層配線と同寸
法とするので、微細化にも対応できる。しかしヴィアホ
ールの底面、すなわち下層配線表面の開口面積が小さく
なるので、Ａl を埋め込んだときのヴィアホール抵抗が
大きくなり、高速化に対応できず、またエレクトロマイ
グレーション耐性も低下する。
【００１３】
【発明が解決しようとする課題】上述の通り、第１従来
例では、配線の段切れ等を防止するため、ヴィアホール
の上部にラウンド開口部を設けるが、等方性エッチング
によるため、開口面の径（断面が長方形のときは一辺の
長さ）がエッチング量だけ増加し、微細化に対応できな
い。また高温Ａl 埋め込みにおいては、ラウンド側壁で
Ａl の流れが悪く、Ａl の埋め込み不足となる場合があ
る。
例では、配線の段切れ等を防止するため、ヴィアホール
の上部にラウンド開口部を設けるが、等方性エッチング
によるため、開口面の径（断面が長方形のときは一辺の
長さ）がエッチング量だけ増加し、微細化に対応できな
い。また高温Ａl 埋め込みにおいては、ラウンド側壁で
Ａl の流れが悪く、Ａl の埋め込み不足となる場合があ
る。
【００１４】第２従来例では、ヴィアホールの側壁は、
一様なテーパーを持ちＡl 埋め込み不足は改善され、テ
ーパーＲＩＥで形成するので、開口面の径はエッチング
によってほとんど増加せず、微細化に対応できる。しか
し下層配線表面の開口面積が減少し、ヴィアホール抵抗
が増大し、エレクトロマイグレーション耐性も低下す
る。
一様なテーパーを持ちＡl 埋め込み不足は改善され、テ
ーパーＲＩＥで形成するので、開口面の径はエッチング
によってほとんど増加せず、微細化に対応できる。しか
し下層配線表面の開口面積が減少し、ヴィアホール抵抗
が増大し、エレクトロマイグレーション耐性も低下す
る。
【００１５】本発明は、前記ヴィアホールを形成する工
程の第１及び第２従来例の問題点に鑑みなされたもの
で、第１従来例で起こるヴィアホール開口面の径の増大
及びＡl 埋め込み不足を防止できると共に、第２従来例
に見られるヴィアホール抵抗増を抑え、これにより微細
化に対応できかつ歩留まりや信頼性を向上できる半導体
装置の製造方法を提供することを目的とする。
程の第１及び第２従来例の問題点に鑑みなされたもの
で、第１従来例で起こるヴィアホール開口面の径の増大
及びＡl 埋め込み不足を防止できると共に、第２従来例
に見られるヴィアホール抵抗増を抑え、これにより微細
化に対応できかつ歩留まりや信頼性を向上できる半導体
装置の製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に層間絶縁膜を挟んで形成され
る下層配線と上層配線とを電気的に接続するためのヴィ
アホールを形成する半導体装置の製造方法において、
（ａ）前記下層配線上に層間絶縁膜を形成する工程と、
（ｂ）層間絶縁膜上に、前記ヴィアホールに対応する開
口を有する第１のレジストマスクを形成する工程と、
（ｃ）第１のレジストマスクを用い、層間絶縁膜を異方
性エッチングし、下層配線に達する開口部を形成する工
程と、（ｄ）第１のレジストマスクを残し、前記開口部
を充填すると共に第１のレジストマスクを覆う第２のレ
ジストを塗布する工程と、（ｅ）開口部を埋める第２の
レジストが層間絶縁膜と同じ高さになるまで第２のレジ
ストをエッチバックする工程と、（ｆ）テーパードリア
クティブイオンエッチングにより、開口部側壁の上部に
テーパーをつける工程と、（ｇ）第１レジストマスクと
第２レジストとを剥離する工程とを具備することを特徴
とするものである。
造方法は、半導体基板上に層間絶縁膜を挟んで形成され
る下層配線と上層配線とを電気的に接続するためのヴィ
アホールを形成する半導体装置の製造方法において、
（ａ）前記下層配線上に層間絶縁膜を形成する工程と、
（ｂ）層間絶縁膜上に、前記ヴィアホールに対応する開
口を有する第１のレジストマスクを形成する工程と、
（ｃ）第１のレジストマスクを用い、層間絶縁膜を異方
性エッチングし、下層配線に達する開口部を形成する工
程と、（ｄ）第１のレジストマスクを残し、前記開口部
を充填すると共に第１のレジストマスクを覆う第２のレ
ジストを塗布する工程と、（ｅ）開口部を埋める第２の
レジストが層間絶縁膜と同じ高さになるまで第２のレジ
ストをエッチバックする工程と、（ｆ）テーパードリア
クティブイオンエッチングにより、開口部側壁の上部に
テーパーをつける工程と、（ｇ）第１レジストマスクと
第２レジストとを剥離する工程とを具備することを特徴
とするものである。
【００１７】
【作用】本発明におけるヴィアホールの側壁の形状は、
ヴィアホール上部（例えば開口部の深さの40％位）の側
壁には、第２従来例とほぼ同様のテーパーをつけ、残り
の下方部分（例えば開口部の深さの60％位）を垂直に形
成する。
ヴィアホール上部（例えば開口部の深さの40％位）の側
壁には、第２従来例とほぼ同様のテーパーをつけ、残り
の下方部分（例えば開口部の深さの60％位）を垂直に形
成する。
【００１８】上記形状のヴィアホールの製造方法は、図
１ないし図４に例示するように、ヴィアホールに対応す
る開口を有する第１レジストマスク３５を用いて、下層
配線３１に達する開口部３６ｃを垂直に形成する（図２
（ｃ）参照）。次にレジストを剥離せず、第１レジスト
マスク３５ａを残した状態で、新たに第２レジスト３７
を塗布し、低温でべーキングし溶剤等を蒸発させるが、
露光や現像は行なわない。このためレジスト３７のエッ
チングレートは、残した第１レジストマスク３５ａのエ
ッチングレートに比し速くなる（図２（ｄ）参照）。次
に第２レジスト３７をエッチバックし、開口部に埋め込
んでいる第２レジストの表面を、層間絶縁膜３２と同一
面にする（図３（ｅ））。次に従来例２とほぼ同様のテ
ーパーＲＩＥにより、開口部に露出する第１レジストマ
スク面と第２レジスト面とを後退させながらヴィアホー
ル上部にテーパーをつけるこの方法で形成されたヴィア
ホールは、上部開口面の径の増加は極めて少なく、テー
パーを有するためＡL 埋め込み不足は改善される。また
下層配線表面におけるヴィアホールの開口面積は、該下
層配線幅と等しく、ヴィアホール抵抗は増大せず、これ
らにより歩留まりや信頼性の低下を防止できる。
１ないし図４に例示するように、ヴィアホールに対応す
る開口を有する第１レジストマスク３５を用いて、下層
配線３１に達する開口部３６ｃを垂直に形成する（図２
（ｃ）参照）。次にレジストを剥離せず、第１レジスト
マスク３５ａを残した状態で、新たに第２レジスト３７
を塗布し、低温でべーキングし溶剤等を蒸発させるが、
露光や現像は行なわない。このためレジスト３７のエッ
チングレートは、残した第１レジストマスク３５ａのエ
ッチングレートに比し速くなる（図２（ｄ）参照）。次
に第２レジスト３７をエッチバックし、開口部に埋め込
んでいる第２レジストの表面を、層間絶縁膜３２と同一
面にする（図３（ｅ））。次に従来例２とほぼ同様のテ
ーパーＲＩＥにより、開口部に露出する第１レジストマ
スク面と第２レジスト面とを後退させながらヴィアホー
ル上部にテーパーをつけるこの方法で形成されたヴィア
ホールは、上部開口面の径の増加は極めて少なく、テー
パーを有するためＡL 埋め込み不足は改善される。また
下層配線表面におけるヴィアホールの開口面積は、該下
層配線幅と等しく、ヴィアホール抵抗は増大せず、これ
らにより歩留まりや信頼性の低下を防止できる。
【００１９】
【実施例】本発明の実施例を図面を参照して説明する。
【００２０】図１（ａ）に示すようにシリコン半導体基
板３４上に絶縁膜３３を介して、スパッタリングまたは
蒸着により、所定のパターンを有するＡl 系金属からな
る下層配線３１が形成される。その上にプラズマＣＶＤ
法により、層間絶縁膜（ＳiＯ2 等）３２が堆積され
る。さらにエッチングレートが層間絶縁膜とほぼ等しい
レジストを全面に塗布した後、エッチバックして層間絶
縁膜３２を平坦にする。
板３４上に絶縁膜３３を介して、スパッタリングまたは
蒸着により、所定のパターンを有するＡl 系金属からな
る下層配線３１が形成される。その上にプラズマＣＶＤ
法により、層間絶縁膜（ＳiＯ2 等）３２が堆積され
る。さらにエッチングレートが層間絶縁膜とほぼ等しい
レジストを全面に塗布した後、エッチバックして層間絶
縁膜３２を平坦にする。
【００２１】図１（ｂ）に示すように、層間絶縁膜３２
上に通常のフォトリソグラフィ法で、所定位置（設計で
決められた位置）で下層配線３１と連結するヴィアホー
ルに対応した開口を有する第１レジストパターン（以下
第１レジストマスクと呼ぶ）を形成する。この実施例で
は、開口は、辺の長さが約（ 1.5〜 2）μm の正方形
で、ポジ型レジストを使用する。
上に通常のフォトリソグラフィ法で、所定位置（設計で
決められた位置）で下層配線３１と連結するヴィアホー
ルに対応した開口を有する第１レジストパターン（以下
第１レジストマスクと呼ぶ）を形成する。この実施例で
は、開口は、辺の長さが約（ 1.5〜 2）μm の正方形
で、ポジ型レジストを使用する。
【００２２】図２（ｃ）に示すように、第１レジストマ
スク３５をマスクとし、層間絶縁膜３２を、通常のＲＩ
Ｅ法で異方性エッチングして、基板３４に垂直に下層配
線３１に達する開口部３６ｃを形成する。
スク３５をマスクとし、層間絶縁膜３２を、通常のＲＩ
Ｅ法で異方性エッチングして、基板３４に垂直に下層配
線３１に達する開口部３６ｃを形成する。
【００２３】次に図２（ｄ）に示すように、第１レジス
トマスク３５ａを残したまま、新しく第２のレジスト
（ポジ）３７を通常のスピンコート法により塗布し、開
口部３６ｃを充填すると共に第１レジストマスク３５ａ
を覆うようにする。なお第１レジストマスクは露光、現
像及びプラズマ照射により、塗布したときのレジストに
対し変質しているので、符号３５を３５ａとする。第２
レジスト３７を塗布後、90℃〜 100℃の低温でベーク
し、レジスト中の溶剤等を蒸発させる。この状態では、
第２レジスト３７のエッチングレートは、第１レジスト
マスク３５ａのそれより速い。
トマスク３５ａを残したまま、新しく第２のレジスト
（ポジ）３７を通常のスピンコート法により塗布し、開
口部３６ｃを充填すると共に第１レジストマスク３５ａ
を覆うようにする。なお第１レジストマスクは露光、現
像及びプラズマ照射により、塗布したときのレジストに
対し変質しているので、符号３５を３５ａとする。第２
レジスト３７を塗布後、90℃〜 100℃の低温でベーク
し、レジスト中の溶剤等を蒸発させる。この状態では、
第２レジスト３７のエッチングレートは、第１レジスト
マスク３５ａのそれより速い。
【００２４】次に図３（ｅ）に示すように、エッチバッ
ク法（圧力 1.7Ｔorr 〜 2Ｔorr 、反応ガスＯ2 、ＣＨ
Ｆ3 、ＣＦ4 等の混合ガス）により、開口部３６を埋め
ている第２レジスト３７の高さ（表面）を、層間絶縁膜
３２と同じ高さ（同一面）にする。
ク法（圧力 1.7Ｔorr 〜 2Ｔorr 、反応ガスＯ2 、ＣＨ
Ｆ3 、ＣＦ4 等の混合ガス）により、開口部３６を埋め
ている第２レジスト３７の高さ（表面）を、層間絶縁膜
３２と同じ高さ（同一面）にする。
【００２５】次に図３（ｆ）に示すように、レジスト後
退法のテーパーＲＩＥで、ヴィアホール上部にテーパー
をつける。本実施例では、第２従来例で使用したテーパ
ーコントロールができる市販のＲＩＥ装置を使用し、層
間絶縁膜３２の厚さの上方40％位までの部分に65°〜75
°のテーパーをつける。またレジスト後退法は、周知の
ようにエッチング中に第１レジストマスク３５ａ及び第
２レジスト３７もエッチングされるような条件下で処理
をすることである。
退法のテーパーＲＩＥで、ヴィアホール上部にテーパー
をつける。本実施例では、第２従来例で使用したテーパ
ーコントロールができる市販のＲＩＥ装置を使用し、層
間絶縁膜３２の厚さの上方40％位までの部分に65°〜75
°のテーパーをつける。またレジスト後退法は、周知の
ようにエッチング中に第１レジストマスク３５ａ及び第
２レジスト３７もエッチングされるような条件下で処理
をすることである。
【００２６】次に図４（ｇ）に示すように、通常のＯ2
ガス等を利用する灰化法により、残った第１レジストマ
スク３５ａ及び第２レジスト３７を除去し、ヴィアホー
ル３６が得られる。
ガス等を利用する灰化法により、残った第１レジストマ
スク３５ａ及び第２レジスト３７を除去し、ヴィアホー
ル３６が得られる。
【００２７】図５は、図４（ｇ）の円周ｑに囲まれるヴ
ィアホール３６の拡大断面図である。ヴィアホールの深
さｔ1 ＝約 1.5μm 、上部テーパーθ3 ＝65°〜75°、
ヴィアホールの断面Ｄ2 ＝（ 1.5〜 2）2 μm 2 、
ｔ2 ：ｔ3 ＝ 4： 6である。
ィアホール３６の拡大断面図である。ヴィアホールの深
さｔ1 ＝約 1.5μm 、上部テーパーθ3 ＝65°〜75°、
ヴィアホールの断面Ｄ2 ＝（ 1.5〜 2）2 μm 2 、
ｔ2 ：ｔ3 ＝ 4： 6である。
【００２８】次に図示してないが、スパッタリング法等
により、全面にＡl 膜を堆積すると共に約 400℃の高温
とし、ヴィアホール内へＡl が流れ込むようにする。次
に通常のフォトリソグラフィ法によりＡl 膜をパターニ
ングして、上層配線を形成する。
により、全面にＡl 膜を堆積すると共に約 400℃の高温
とし、ヴィアホール内へＡl が流れ込むようにする。次
に通常のフォトリソグラフィ法によりＡl 膜をパターニ
ングして、上層配線を形成する。
【００２９】上記実施例で、次の効果を確認することが
できた。
できた。
【００３０】（ａ）ヴィアホール上部の約40％の側壁
に、65°〜75°のテーパーをつけた。ラウンド開口部を
有する第１従来例に比較して、高温Ａl 埋め込みにおい
て、ヴィアホール内へＡL が流れやすくなり、Ａl の埋
め込み不足は防止できた。
に、65°〜75°のテーパーをつけた。ラウンド開口部を
有する第１従来例に比較して、高温Ａl 埋め込みにおい
て、ヴィアホール内へＡL が流れやすくなり、Ａl の埋
め込み不足は防止できた。
【００３１】またテーパーＲＩＥ法では、等方性エッチ
ングのラウンド開口部に比し、横方向のエッチング量は
微少であって、エッチングによる開口径の増加は、極め
て少なく、第１従来例に比し配線間隔も狭くできる。従
って微細化、高集積化に対応できるし、チップ面積の縮
小もできるので、コストの低減につながる。
ングのラウンド開口部に比し、横方向のエッチング量は
微少であって、エッチングによる開口径の増加は、極め
て少なく、第１従来例に比し配線間隔も狭くできる。従
って微細化、高集積化に対応できるし、チップ面積の縮
小もできるので、コストの低減につながる。
【００３２】（ｂ）ヴィアホール下部の約60％の側壁を
垂直にしてヴィアホール底面の径を下層配線の寸法
（幅）と同じにしたので、側壁すべてにテーパーを有す
る第２従来例に比べて、下層配線表面の開口面積が広く
かつ垂直であるので、ヴィアホール抵抗の増大を防止で
き、デバイスの高速化に対応できる。
垂直にしてヴィアホール底面の径を下層配線の寸法
（幅）と同じにしたので、側壁すべてにテーパーを有す
る第２従来例に比べて、下層配線表面の開口面積が広く
かつ垂直であるので、ヴィアホール抵抗の増大を防止で
き、デバイスの高速化に対応できる。
【００３３】また断面積減少によるエレクトロマイグレ
ーション耐性の低下を防止でき、信頼性を向上できる。
ーション耐性の低下を防止でき、信頼性を向上できる。
【００３４】
【発明の効果】これまで述べたように、本発明により、
第１の従来例で起こるヴィアホール開口面の径の増大、
及びＡl の埋め込み不足を防止できると共に、第２従来
例に見られるヴィアホール抵抗増を抑え、これらにより
微細化に対応でき、かつ歩留まりや信頼性を向上できる
半導体装置の製造方法を提供することができた。
第１の従来例で起こるヴィアホール開口面の径の増大、
及びＡl の埋め込み不足を防止できると共に、第２従来
例に見られるヴィアホール抵抗増を抑え、これらにより
微細化に対応でき、かつ歩留まりや信頼性を向上できる
半導体装置の製造方法を提供することができた。
【図１】同図（ａ）及び（ｂ）は、本発明の半導体装置
の製造方法における製造工程を示す断面図である。
の製造方法における製造工程を示す断面図である。
【図２】同図（ｃ）及び（ｄ）は、図１に続く製造工程
を示す断面図である。
を示す断面図である。
【図３】同図（ｅ）及び（ｆ）は、図２（ｄ）に続く製
造工程を示す断面図である。
造工程を示す断面図である。
【図４】同図（ｇ）は、図３（ｆ）に続く製造工程を示
す断面図である。
す断面図である。
【図５】図４に示す円周ｑで囲まれた部分の拡大断面図
である。
である。
【図６】同図（ａ）及び（ｂ）は、第１従来例の半導体
装置の製造方法における製造工程を示す断面図である。
装置の製造方法における製造工程を示す断面図である。
【図７】同図（ｃ）及び（ｄ）は、図６（ｂ）に続く製
造工程を示す断面図である。
造工程を示す断面図である。
【図８】同図（ｅ）は、図７（ｄ）に続く製造工程を示
す断面図である。
す断面図である。
【図９】図８に示す円周ｍで囲まれた部分の拡大断面図
である。
である。
【図１０】同図（ａ）及び（ｂ）は、第２従来例の半導
体装置の製造方法における製造工程を示す断面図であ
る。
体装置の製造方法における製造工程を示す断面図であ
る。
【図１１】同図（ｃ）及び（ｄ）は、図１０（ｂ）に続
く製造工程を示す断面図である。
く製造工程を示す断面図である。
【図１２】図１１（ｄ）に示す円周ｎで囲まれた部分の
拡大断面図である。
拡大断面図である。
１１，２１，３１ 下層配線 １２，２２，３２ 層間絶縁膜 １３，２３，３３ 絶縁膜 １４，２４，３４ 半導体基板 １５，２５ レジストマスク １６，２６，３６ ヴィアホール ３５，３５ａ 第１レジストマスク ３７ 第２レジスト
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/90 Ａ 7514−4Ｍ 7514−4Ｍ Ｈ０１Ｌ 21/88 Ｄ
Claims (1)
- 【請求項１】半導体基板上に層間絶縁膜を挟んで形成さ
れる下層配線と上層配線とを電気的に接続するためのヴ
ィアホールを形成する半導体装置の製造方法において、
前記下層配線上に層間絶縁膜を形成する工程と、層間絶
縁膜上に、前記ヴィアホールに対応する開口を有する第
１のレジストマスクを形成する工程と、第１のレジスト
マスクを用い、層間絶縁膜を異方性エッチングし、下層
配線に達する開口部を形成する工程と、第１のレジスト
マスクを残し、前記開口部を充填すると共に第１のレジ
ストマスクを覆う第２のレジストを塗布する工程と、開
口部を埋める第２のレジストが層間絶縁膜と同じ高さに
なるまで第２のレジストをエッチバックする工程と、テ
ーパードリアクティブイオンエッチングにより、開口部
側壁の上部にテーパーをつける工程と、第１レジストマ
スクと第２レジストとを剥離する工程とを具備すること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5106199A JPH06295906A (ja) | 1993-04-08 | 1993-04-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5106199A JPH06295906A (ja) | 1993-04-08 | 1993-04-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06295906A true JPH06295906A (ja) | 1994-10-21 |
Family
ID=14427504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5106199A Pending JPH06295906A (ja) | 1993-04-08 | 1993-04-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06295906A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100351445B1 (ko) * | 1999-12-20 | 2002-09-09 | 주식회사 하이닉스반도체 | 유기물질을 이용한 콘택홀 형성방법 |
| CN101958308A (zh) * | 2009-07-14 | 2011-01-26 | 瑞萨电子株式会社 | 半导体器件 |
| CN103594416A (zh) * | 2012-08-13 | 2014-02-19 | 中芯国际集成电路制造(上海)有限公司 | 一种形成双镶嵌结构的方法 |
-
1993
- 1993-04-08 JP JP5106199A patent/JPH06295906A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100351445B1 (ko) * | 1999-12-20 | 2002-09-09 | 주식회사 하이닉스반도체 | 유기물질을 이용한 콘택홀 형성방법 |
| CN101958308A (zh) * | 2009-07-14 | 2011-01-26 | 瑞萨电子株式会社 | 半导体器件 |
| CN103594416A (zh) * | 2012-08-13 | 2014-02-19 | 中芯国际集成电路制造(上海)有限公司 | 一种形成双镶嵌结构的方法 |
| CN103594416B (zh) * | 2012-08-13 | 2016-09-21 | 中芯国际集成电路制造(上海)有限公司 | 一种形成双镶嵌结构的方法 |
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