JP4057083B2 - 半導体集積回路の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、大略、半導体集積回路及びその製造方法に関するものであって、更に詳細には、サブミクロンコンタクト及びビアを形成する技術に関するものである。
【０００２】
【従来の技術】
集積回路設計、レイアウト及び製造の技術分野において公知の如く、与えられた集積回路の製造コストは所望の機能を実現するために必要とされるチップ面積にかなり依存する。このチップ面積は、例えば、金属−酸化物−半導体（ＭＯＳ）技術におけるゲート電極等の活性構成要素、及び例えばＭＯＳソース及びドレイン領域やバイポーラエミッタ及びベース領域等の拡散領域の幾何学的形状及び寸法によって画定される。これらの幾何学的形状及び寸法は、しばしば、業界において使用可能な現在のホトリソグラフィ装置及び物質に依存している。ホトリソグラフィにおいて使用される装置及びマスクは、画像パターンをウエハ表面上へ投影させる。ＶＬＳＩ製造における重要な特性のうちの１つは、密接した物体を識別するための分解能即ち光学系の能力である。光学系の分解能は所要の最小装置寸法を達成する場合の主要な限界事項のうちの１つである。種々の装置及び回路の水平方向の寸法を確立する場合に、設計条件を充足し且つ回路パターンをウエハの表面上に正しく整合させるためにパターンを形成せねばならない。サブミクロンホトリソグラフィにおいてライン幅がますます小さくなるにしたがい、ホトレジストにライン及びコンタクト孔をプリントするためのプロセスはますます困難なものとなる。
【０００３】
半導体処理においては、半導体及び導電性領域又は層を形成しその後に相互接続させてコンポーネント即ち構成要素及び回路を形成する。リソグラフィプロセスはこれらの領域を画定するためにパターンを使用する。臨界的なステップのうちの１つは、絶縁層によって分離されている異なるレベルにある２つの導電層の相互接続であり、特に、これらの導電層のうちの一方がトップの即ち上部の金属層である場合である。現在のところ、下側に存在する導電層は層間酸化膜層で被覆されており、従ってその中にコンタクト又はビア（ｖｉａ）即ち貫通孔を形成して選択した領域において下側に存在する導電層の表面を露出させる。次いで、上部の導電層をパターン形成し且つコンタクト又はビアを介して下側に存在する導電性物質と相互接続させる。この下側に存在する導電性物質は、ポリシリコンからなる導電層又は金属のいずれか又はシリコン表面自身の上又は内部の活性区域を有することが可能である。
【０００４】
コンタクトやビアを形成する場合の従来技術の寸法の減少は主にホトリソグラフィ能力における改良によって行なわれて来た。ウエハ表面上への画像パターンの適切な投影を達成するためにホトリソグラフィに依存することはホトリソグラフィ装置の能力によって制限され、特に、特徴寸法が継続して減少する場合にそのことが言える。与えられた時点において技術を超え且つ所要の技術の縮少を達成することは、新たなホトリソグラフィ装置を必要とする場合がある。然しながら、技術は継続して現在の装置に関する限界を押し広げている。従って、現在のホトリソグラフィ能力より小さな装置寸法を達成することが望ましい。
【０００５】
【発明が解決しようとする課題】
本発明は、以上の点に鑑みなされたものであって、サブミクロンコンタクト及びビアを形成する技術を提供することを目的とする。
【０００６】
本発明の別の目的とするところは、装置性能を犠牲にすることなしに現在のホトリソグラフィ技術で製造可能なものよりも小さな特徴寸法を有するコンタクト及びビアを製造する技術を提供することである。
【０００７】
本発明の更に別の目的とするところは、最近のホトリソグラフィ装置でプリントすることの可能なコンタクト寸法よりも小さなコンタクト寸法を有するコンタクト及びビアを形成する技術を提供することである。
【０００８】
本発明の更に別の目的とするところは、従来の処理技術を使用する上述したような技術及びその結果得られる装置を提供することである。
【０００９】
【課題を解決するための手段】
本発明は、ビア及びコンタクト開口の側部に沿って側壁スペーサを形成することによって、半導体装置構成体の小さな幾何学的形状のビア及びコンタクトを形成する方法及びそれによって製造される半導体装置構成体に組み込むことが可能である。本発明の第一の実施形態によれば、導電性領域の上側に存在する絶縁層を部分的に貫通して開口を形成する。その開口の側部に沿って側壁スペーサを形成する。該側壁スペーサの上部は開口内の残存する絶縁層の厚さにほぼ等しい距離だけ絶縁層の上部より下側である。次いで、絶縁層を異方性エッチングして導電性領域を露出させる。該絶縁層の上表面を実質的に等しい厚さだけエッチステップにおいて除去し、その上表面を実質的に側壁スペーサの上部と同一面状とさせることが可能である。
【００１０】
別の実施形態によれば、絶縁層内の開口が下側に存在する導電性領域を露出させる。該絶縁層の上及び該開口内にコンフォーマルな即ち適合性のポリシリコン層を形成する。該ポリシリコンを酸化して該開口内に厚い酸化膜を形成する。酸化されたポリシリコンを異方性エッチングして酸化されたポリシリコンからなる側壁スペーサを形成する。
【００１１】
更に別の実施形態によれば、絶縁層と導電性領域との間にエッチストップ層を形成する。絶縁層内の開口はエッチストップ層を露出させる。該絶縁層及び該開口内のエッチストップ層の上に側壁スペーサ膜を形成する。そのエッチストップ層及び側壁スペーサ膜は与えられたエッチャントに対して同様のエッチング速度を有しており且つエッチングした場合に下側に存在する導電性領域を露出させる。このエッチストップは開口の側壁に沿って及び絶縁層の下側に隣接した側壁スペーサとエッチストップ層とを形成する。本発明は、最近のホトリソグラフィ装置及びホトレジストで達成可能な幾何学形状よりも一層小さなビア及びコンタクトの幾何学的形状を与える。
【００１２】
【発明の実施の形態】
以下に説明する処理ステップ及び構成は集積回路を製造するための完全な処理の流れを形成するものではない。本発明は、現在当該技術分野において使用されている集積回路製造技術に関連して実施することが可能なものであり、本発明を理解する上で必要と思われる共通して実施するプロセスステップについて重点的に説明する。添付の図面は製造過程における集積回路の一部の概略断面図であって、本発明の重要な特徴をよりよく示すために適宜拡縮して示してある。
【００１３】
図１乃至５を参照して、本発明の第一実施例に基づいて製造される集積回路の一部について説明する。図１は、ウエハの表面において部分的に製造した集積回路構成体を概略断面で示してある。典型的に、絶縁層１２が形成されて装置又は導電層を分離させる。例えば、絶縁層１２は基板表面１０におけるフィールド酸化膜領域とすることが可能であり、又は当該技術分野において公知の如く、異なるレベルにおける導電性領域又は層を分離するための層間誘電体層とすることが可能である。導電層１４が絶縁層１２の上に存在しており、それは本発明において接続がなされるべき構成体である。絶縁層（例えば、ＢＰＳＧ）１６は導電層１４の上側に設けられている。上述したように、絶縁層の上側に存在する導電層に対してコンタクトを形成する場合について説明するが、本発明は基板内の拡散部、ポリシリコン電極、メタルライン及び従来の集積回路におけるその他の構成体でコンタクトを形成する場合にも同様に適用可能なものである。更に、注意すべきことであるが、本発明は異なる深さのコンタクトが同一の平坦状の表面から同時的に形成されねばならない平坦化プロセスと適合性を有している（例えば、拡散部及びポリシリコンへのコンタクトは、両方とも二酸化シリコンの同一の平坦化した表面から形成される）。フィールド酸化膜領域又は層間誘電体層１２を形成することは当業者にとって自明である。
【００１４】
本発明においては、導電層１４は相互接続線として示してあり、それは、２，０００乃至７，０００Åの程度の薄い層を付着形成することによって形成した金属又はドープしたポリシリコンからなる相互接続体とすることが可能である。然しながら、上述したように、導電層１４は、又、ポリシリコン電極又は基板内の拡散部又は従来の集積回路におけるその他の構成体とすることも可能である。金属又はポリシリコンの場合には、例えばＣＶＤ、スタッパリング又は真空蒸着等の形成する層と一貫性のある任意の適宜の付着プロセスを使用することが可能である。導電層１４の不所望の領域は標準的なホトリソグラフィ技術を使用してマスクし且つエッチングして図示した導電性ライン即ち相互接続体を残存させる。ポリシリコンが好適な物質である場合には、それは、勿論、付着プロセス期間中に現場においてドーピングさせるか又は付着形成した後にドーピングさせることが可能である。
【００１５】
絶縁層１６は最近の集積回路において有用な任意の従来の絶縁体とすることが可能であり、好適には、単一層又は多層形態での二酸化シリコンを有することが可能である。後にコンタクト又はビア開口が貫通して形成される絶縁層１６の厚さは１．０μｍの程度である。
【００１６】
図１においてホトレジスト層１８を絶縁層１６の上に形成し且つそれを露光させ且つ現像して形成すべきコンタクトに対して得ることの可能な最小のマスクパターンを画定した状態を示してある。ホトレジスト及びホトレジストを正確に整合させ且つ露光するために使用される装置の分解能は開口２０の特定の寸法即ちコンタクト寸法を決定する。現在の技術水準において、より小さな画像を得ることの必要性が存在しており、従ってより小さなコンタクト寸法を達成するためにより小さなラインをプリントすることが可能であることの必要性が存在している。その他の利点の中で、このことはデバイス即ち装置をより近付けさせて形成することを可能とし、その際にデバイス即ち装置の完全性を低下させることなしに集積度即ち密度を増加させることを可能としている。然しながら、今日の技術を鑑みた場合に、これらのより小さな開口は現在のホトレジスト及び装置で達成することは不可能な場合がある。ホトレジスト装置に関する限界を継続して押し広げる技術的必要性が存在している。
【００１７】
図２を参照すると、開口２０内において絶縁層１６をエッチングして絶縁層を部分的に貫通するコンタクト開口を形成する。該開口は、好適には、例えば反応性イオンエッチング又はその他の適宜の手段によって異方性エッチングによってエッチングし、開口２０の端部において実質的に垂直な側壁を形成する能力を利用し且つ進化した回路に関する小さな特徴寸法のよりよい画定を達成する。現在の技術水準によれば、このコンタクト開口の幅は０．５μｍ以下の程度とすることが可能である。本発明の第一実施例においては、開口２０は絶縁層１６を部分的に貫通して延在するものとして示してあり、好適には、絶縁層の厚さに依存して計時的なエッチングによって形成する。
【００１８】
図３を参照すると、例えばウエット化学的剥離又はプラズマ剥離によってホトレジスト層１８を除去する。絶縁層１６を部分的に貫通してコンタクト開口２０を形成した後に、絶縁層１６の上及び開口２０内に側壁スペーサ膜２２を形成する。側壁スペーサ膜２２は、絶縁層１６上において選択的にエッチングすることの可能な任意の適宜の物質とすることが可能であり、例えば、ポリシリコン又は窒化物とすることが可能である。この層は、後にエッチングしてコンタクト開口２０内に側壁スペーサを残存させ、従ってこの層の厚さは結果的に得られる側壁スペーサの所望の寸法に依存しており、好適には、２００乃至１，０００Åの程度である。
【００１９】
図４を参照すると、側壁スペーサ膜の異方性エッチバックを行なって側壁スペーサ２４を残存させる。この側壁スペーサ膜は、スペーサ２４の上部領域２６が導電層１４上方のコンタクト開口２０の底部における残存する絶縁層１６の厚さ「ａ」にほぼ等しい距離だけ絶縁層１６の上表面２８の下側に存在するようにオーバーエッチ即ち過剰的にエッチングすることが可能である。このエッチングは開口２０内の絶縁層１６を部分的にエッチングするために使用された計時的即ち同期的エッチングと同様の計時的即ち同期的エッチングとすることが可能である。この側壁を形成することは標準的な側壁を形成する場合と比較して利点を有している。この時点まで、絶縁層１６は開口２０の底部に残存している。例えば、下側に存在する導電層１４が最小幅を有するように設計される場合には、導電層１４の周りでその下側に存在する誘電体層１２内へトレンチが形成される可能性があり、特に、側壁スペーサを形成する前に元のコンタクト開口２０が導電層１４の幅の外側に位置している場合にそのことが言える。本発明においては、このようなトレンチが形成される可能性は減少されている。何故ならば、導電層１４に対する開口の形成は、開口２０のコンタクト寸法が減少されるまで形成されることがないからである。
【００２０】
図５Ａを参照すると、開口２０の底部における絶縁層１６をエッチングして下側に存在する導電層１４を露出させる。このエッチングステップ期間中に側壁スペーサ下側の絶縁層１６をアンダーカットする可能性を回避するために、側壁スペーサ２４と相対的に絶縁層の物質に対して選択性を有する異方性エッチングを使用することが望ましい。このエッチングはコンタクト開口３２の底部において実質的に垂直な側壁を形成する。コンタクト開口３２の底部における絶縁層１６は上表面２８（図４に示してある）と基本的に同一の速度でエッチングする。上表面２８において除去される絶縁層の厚さはコンタクト開口の底部において除去される量とほぼ同一である。従って、コンタクト開口の底部における絶縁層１６が除去される前には、側壁スペーサ２４の上部領域２６は絶縁層１６の上表面２８（図４）より下側に位置している。然しながら、コンタクト開口の底部から絶縁層１６を除去した後で且つスペーサ２４と絶縁層１６のエッチング速度に依存して、側壁スペーサ２４の上表面２６は絶縁層１６の上表面３０（図５Ａ）と実質的に同一面状とすることが可能である。
【００２１】
側壁スペーサ２４を有する新たに形成されたコンタクト開口３２のコンタクト寸法は、側壁スペーサを形成する前のコンタクト開口２０の元のコンタクト寸法よりも一層小さい。この新たなコンタクト寸法は側壁スペーサ２４の各々の幅「ｂ」の２倍だけ一層小さい。このコンタクト寸法は、ホトリソグラフィ技術及び物質でプリントすることの可能なラインよりも一層小さなものである。従って、上述したプロセスは、最近のホトリソグラフィ装置によって容易に達成可能な最小の幾何学的形状を更に減少させることを可能としている。変形実施例を包含する本発明プロセスは、継続的にスケーリングして、種々の特徴の所望の幾何学的形状及び寸法を達成することが可能である。
【００２２】
図５Ｂを参照すると、第一実施例の変形例が示されており、この場合は、例えばメタリゼーション等の後の処理ステップの前に側壁スペーサ２４を除去することが可能である。形成される側壁スペーサの深さに依存して、このことは、実質的にステップカバレッジ即ち段差被覆の問題を付加することなしに装置条件及び集積度を充足するために開口の底部においてより小さなコンタクト寸法を有するコンタクト又はビアを提供するという利点を提供することが可能である。更に、上部におけるより小さな開口に起因して上側に存在する導体をより小さな寸法で形成することが可能である。上述したプロセスは、常に現在のホトリソグラフィ技術よりも一歩前進しているという付加的な利点を有している。
【００２３】
次に、図６乃至８を参照して本発明の第二実施例に基づいて製造される集積回路について説明する。図６は、ウエハの表面において途中まで形成された集積回路構成体を概略断面で示してある。説明の便宜上、図１乃至５に関して上述した集積回路の同一の層又は領域に対しては同一の参照番号を使用する。絶縁層１２を基板表面１０の上に形成する。導電層１４が絶縁層１２の上側に設けられており、それは本発明の第二実施例において接続がなされるべき構成体である。絶縁層１６が導電層１４の上側に設けられており、且つそれがエッチングされて開口２０を形成した後の状態が示されている。上述したように、フィールド酸化膜領域のような絶縁層の上側に存在する導電性に対するコンタクトの場合が示されているが、本発明は、基板内の拡散部、ポリシリコン電極、メタルライン及び従来の集積回路におけるその他の構成体に対するコンタクトに対しても同様に適用可能なものである。
【００２４】
絶縁層１６をエッチングしてコンタクト開口２０を形成する。上述したように且つ現在の技術水準に従って、このコンタクト開口の幅は０．５μｍ以下の程度とすることが可能である。絶縁層１６は最近の集積回路において有用な任意の従来の絶縁体とすることが可能であり、大略、単一層又は多層とした二酸化シリコンとすることが可能である。該コンタクト開口を貫通して形成する絶縁層１６の厚さは１．０μｍの程度とすることが可能である。本発明の第二実施例においては、開口２０は絶縁層１６を貫通して延在しており、開口の底部において導電層１４を露出させている。この開口は、好適には、実質的に垂直の側壁を形成する能力を利用するために異方性エッチングによって形成する。
【００２５】
絶縁層１６を貫通してコンタクト開口２０を形成した後に、所望により、１００乃至３００Åの程度の酸化物からなる薄い層３４を付着形成させるか又は成長させて開口２０の底部において露出されている導電層１４を被覆し爾後の処理ステップ期間中において導電層１４を保護することが可能である。ポリシリコンの薄い層３６を絶縁層１６上及び開口２０内に付着形成させる。
【００２６】
図７を参照すると、ポリシリコン層３６を酸化させてポリシリコンを酸化物３６′へ変換させる。酸化物３６′は、ポリシリコン層３６の元の厚さの約２倍の程度の厚さを有している。ポリシリコンを付着形成した後にシステムへ湿気及び酸素を添加させて、ポリシリコン構成体内に二酸化シリコンを成長させて、該ポリシリコンを酸化物へ変換させ従ってポリシリコンを膨脹させ、その際に開口２０内のコンタクト寸法を標準的に付着形成させたポリシリコンの厚さの約４倍だけ減少させる。従って、酸化前の薄いポリシリコン層３６の厚さは酸化させたポリシリコン３６′の厚さの約半分であり且つ所望の最終的なコンタクト寸法に基づいてより特定的に決定され且つ１００乃至５００Åの程度とすることが可能である。従って、その結果得られる酸化されたポリシリコンの厚さは２００乃至１，０００Åの程度である。酸化プロセスは結果的に得られるコンタクト寸法を変化させることが可能であり且つポリシリコン膜厚及び元のコンタクト寸法に依存して高々２：１の比だけ開口のコンタクト寸法を減少させることが可能である。
図８を参照すると、酸化されたポリシリコン層３６′は異方性エッチングされて酸化されたポリシリコン側壁３８を形成している。薄い酸化膜層３４が最初に形成されている場合には、それはポリシリコン層３６′のエッチング期間中において開口２０内の下側に存在する導電層１４の表面を保護し、従ってその後にエッチングを行なって導電層１４を露出させることが可能である。ポリシリコン層３６は付着期間中又は付着形成後に適宜のドーパントでドーピングさせ、特により低い酸化温度においてより一様なエッチング及び酸化速度を与えることが可能である。
【００２７】
酸化させたポリシリコンは同一の最終的な厚さの酸化物を形成するよりも好適である。何故ならば、厚い酸化膜の成長又は付着形成は角部においてカスピング即ち尖りを発生する傾向があるからである。酸化させたポリシリコンは、付着形成したより厚い酸化膜に関連するカスピング即ち尖りの問題を制限する。
【００２８】
新たに形成したコンタクト開口４０の幅は、元のコンタクト寸法よりも一層小さなコンタクト寸法を有している。この新たなコンタクト寸法は側壁スペーサ３８の各々の幅「ｂ」の２倍だけ寸法が小さい。このコンタクト寸法は、現在の技術水準のホトリソグラフィ装置で製造可能なものよりも一層小さなものである。
図９乃至１１を参照して、本発明の第三実施例に基づいて製造される集積回路について説明する。図９はウエハの表面において途中まで形成した集積回路構成体を概略断面図で示している。説明の便宜上、図１乃至８を参照して上述した集積回路の同一の層又は領域に対しては同一の参照番号を使用する。基板表面１０に絶縁層１２を形成する。導電層１４が絶縁層１２の上側に存在しており、それは、本発明の第三実施例において接続がなされるべき構成体である。この実施例においては、エッチストップ層４２が導電層１４の上側に設けられている。エッチストップ層４２は２５０乃至１，０００Åの程度の厚さに付着形成し且つ特定の爾後の処理ステップ期間中に導電層を保護する。この層に対する物質は、それが導電層１４と比較して選択的にエッチングされるように選択されるべきである。例えば、下側に存在する導電層１４を実質的にエッチングすることなしに、窒化物又はその他の適宜の物質は選択的にエッチングさせることが可能である。絶縁層１６は、それがエッチングされて開口２０が形成され且つ導電層１４の上方に配設されている状態が示されている。上述したように、例えばフィールド酸化膜領域等の絶縁層の上側に存在する導電層へのコンタクトが例示されているが、本発明のこの実施例は、基板内の拡散、ポリシリコン電極、メタルライン、及び従来の集積回路におけるその他の構成体へのコンタクトに対しても同様に適用可能なものである。
【００２９】
本発明のこの実施例においては、開口２０は好適には同期型のエッチング又は端点検知エッチングによって、絶縁層１６を完全に貫通している状態が示されている。この開口は、好適には、開口２０に側部に沿って実質的に垂直な側壁を形成する能力を利用するために異方性エッチングによって形成する。
【００３０】
絶縁層１６を貫通してコンタクト開口２０を形成した後に、側壁スペーサ膜４４を絶縁層１６上及び開口２０内に形成する。側壁スペーサ膜４４は絶縁層１６と比較して選択的にエッチング可能であり且つエッチストップ層４２と実質的に同一のエッチング速度を有する任意の適宜の物質とすることが可能である。この層は、エッチングされてコンタクト開口２０内に側壁スペーサを残存させ、従ってこの層の厚さはこの内部的な最終的コンタクト又はビア寸法を達成するために側壁スペーサを使用する所望のコンタクト寸法に依存し、好適に２００乃至１，０００Åの程度である。
【００３１】
図１０を参照すると、側壁スペーサ膜４４を異方性エッチングして側壁スペーサ４６を形成する。このエッチングステップはエッチストップ層を貫通するように継続して行なわれ且つ開口４８において導電層１４を露出させる。この側壁スペーサ膜はエッチストップ層の厚さだけオーバーエッチ即ち過剰的にエッチングされるので、側壁スペーサは同様の量だけエッチングされ且つ絶縁層１６の上表面５０よりも下側となる。現在のホトリソグラフィ装置によって与えられる元の開口２０の最も小さなコンタクト寸法は新たな開口４８における側壁スペーサ４６の各々の幅の２倍だけより小さなコンタクト寸法へ減少されている。図１１はこの新たな開口４８を介して下側に存在する導電性領域１４へ形成されたコンタクト５２を示している。当業者にとって明らかなように、上述した別の実施例においても同様のコンタクトを形成することが可能である。
【００３２】
最初のコンタクト開口を形成する前に上述した本発明を考慮に入れると、集積度及びコンタクト又はビア開口の下側に存在する特徴部の幾何学的形状及び寸法を同様にスケーリング即ち拡縮させることが可能である。この最小特徴寸法を減少させるプロセスは継続的にスケーリングさせて、そうでない場合には最近のホトリソグラフィ装置及び物質で達成することの不可能な所望の幾何学的形状及び寸法を達成することが可能である。
【００３３】
以上、本発明の具体的実施の態様について詳細に説明したが、本発明は、これら具体例にのみ限定されるべきものではなく、本発明の技術的範囲を逸脱することなしに種々の変形が可能であることは勿論である。
【図面の簡単な説明】
【図１】 本発明の第一実施例に基づく半導体集積回路の製造の一段階における状態を示した概略断面図。
【図２】 本発明の第一実施例に基づく半導体集積回路の製造の一段階における状態を示した概略断面図。
【図３】 本発明の第一実施例に基づく半導体集積回路の製造の一段階における状態を示した概略断面図。
【図４】 本発明の第一実施例に基づく半導体集積回路の製造の一段階における状態を示した概略断面図。
【図５Ａ】 本発明の第一実施例に基づく半導体集積回路の製造の一段階における状態を示した概略断面図。
【図５Ｂ】 本発明の第一実施例に基づく半導体集積回路の製造の一段階における状態を示した概略断面図。
【図６】 本発明の第二実施例に基づく半導体集積回路の製造の一段階における状態を示した概略断面図。
【図７】 本発明の第二実施例に基づく半導体集積回路の製造の一段階における状態を示した概略断面図。
【図８】 本発明の第二実施例に基づく半導体集積回路の製造の一段階における状態を示した概略断面図。
【図９】 本発明の第三実施例に基づく半導体集積回路の製造の一段階における状態を示した概略断面図。
【図１０】 本発明の第三実施例に基づく半導体集積回路の製造の一段階における状態を示した概略断面図。
【図１１】 本発明の第三実施例に基づく半導体集積回路の製造の一段階における状態を示した概略断面図。
【符号の説明】
１０ 基板
１２ 絶縁層
１４ 導電層
１６ 絶縁層
２０ 開口
２４ 側壁スペーサ
３２ コンタクト開口
【発明の属する技術分野】
本発明は、大略、半導体集積回路及びその製造方法に関するものであって、更に詳細には、サブミクロンコンタクト及びビアを形成する技術に関するものである。
【０００２】
【従来の技術】
集積回路設計、レイアウト及び製造の技術分野において公知の如く、与えられた集積回路の製造コストは所望の機能を実現するために必要とされるチップ面積にかなり依存する。このチップ面積は、例えば、金属−酸化物−半導体（ＭＯＳ）技術におけるゲート電極等の活性構成要素、及び例えばＭＯＳソース及びドレイン領域やバイポーラエミッタ及びベース領域等の拡散領域の幾何学的形状及び寸法によって画定される。これらの幾何学的形状及び寸法は、しばしば、業界において使用可能な現在のホトリソグラフィ装置及び物質に依存している。ホトリソグラフィにおいて使用される装置及びマスクは、画像パターンをウエハ表面上へ投影させる。ＶＬＳＩ製造における重要な特性のうちの１つは、密接した物体を識別するための分解能即ち光学系の能力である。光学系の分解能は所要の最小装置寸法を達成する場合の主要な限界事項のうちの１つである。種々の装置及び回路の水平方向の寸法を確立する場合に、設計条件を充足し且つ回路パターンをウエハの表面上に正しく整合させるためにパターンを形成せねばならない。サブミクロンホトリソグラフィにおいてライン幅がますます小さくなるにしたがい、ホトレジストにライン及びコンタクト孔をプリントするためのプロセスはますます困難なものとなる。
【０００３】
半導体処理においては、半導体及び導電性領域又は層を形成しその後に相互接続させてコンポーネント即ち構成要素及び回路を形成する。リソグラフィプロセスはこれらの領域を画定するためにパターンを使用する。臨界的なステップのうちの１つは、絶縁層によって分離されている異なるレベルにある２つの導電層の相互接続であり、特に、これらの導電層のうちの一方がトップの即ち上部の金属層である場合である。現在のところ、下側に存在する導電層は層間酸化膜層で被覆されており、従ってその中にコンタクト又はビア（ｖｉａ）即ち貫通孔を形成して選択した領域において下側に存在する導電層の表面を露出させる。次いで、上部の導電層をパターン形成し且つコンタクト又はビアを介して下側に存在する導電性物質と相互接続させる。この下側に存在する導電性物質は、ポリシリコンからなる導電層又は金属のいずれか又はシリコン表面自身の上又は内部の活性区域を有することが可能である。
【０００４】
コンタクトやビアを形成する場合の従来技術の寸法の減少は主にホトリソグラフィ能力における改良によって行なわれて来た。ウエハ表面上への画像パターンの適切な投影を達成するためにホトリソグラフィに依存することはホトリソグラフィ装置の能力によって制限され、特に、特徴寸法が継続して減少する場合にそのことが言える。与えられた時点において技術を超え且つ所要の技術の縮少を達成することは、新たなホトリソグラフィ装置を必要とする場合がある。然しながら、技術は継続して現在の装置に関する限界を押し広げている。従って、現在のホトリソグラフィ能力より小さな装置寸法を達成することが望ましい。
【０００５】
【発明が解決しようとする課題】
本発明は、以上の点に鑑みなされたものであって、サブミクロンコンタクト及びビアを形成する技術を提供することを目的とする。
【０００６】
本発明の別の目的とするところは、装置性能を犠牲にすることなしに現在のホトリソグラフィ技術で製造可能なものよりも小さな特徴寸法を有するコンタクト及びビアを製造する技術を提供することである。
【０００７】
本発明の更に別の目的とするところは、最近のホトリソグラフィ装置でプリントすることの可能なコンタクト寸法よりも小さなコンタクト寸法を有するコンタクト及びビアを形成する技術を提供することである。
【０００８】
本発明の更に別の目的とするところは、従来の処理技術を使用する上述したような技術及びその結果得られる装置を提供することである。
【０００９】
【課題を解決するための手段】
本発明は、ビア及びコンタクト開口の側部に沿って側壁スペーサを形成することによって、半導体装置構成体の小さな幾何学的形状のビア及びコンタクトを形成する方法及びそれによって製造される半導体装置構成体に組み込むことが可能である。本発明の第一の実施形態によれば、導電性領域の上側に存在する絶縁層を部分的に貫通して開口を形成する。その開口の側部に沿って側壁スペーサを形成する。該側壁スペーサの上部は開口内の残存する絶縁層の厚さにほぼ等しい距離だけ絶縁層の上部より下側である。次いで、絶縁層を異方性エッチングして導電性領域を露出させる。該絶縁層の上表面を実質的に等しい厚さだけエッチステップにおいて除去し、その上表面を実質的に側壁スペーサの上部と同一面状とさせることが可能である。
【００１０】
別の実施形態によれば、絶縁層内の開口が下側に存在する導電性領域を露出させる。該絶縁層の上及び該開口内にコンフォーマルな即ち適合性のポリシリコン層を形成する。該ポリシリコンを酸化して該開口内に厚い酸化膜を形成する。酸化されたポリシリコンを異方性エッチングして酸化されたポリシリコンからなる側壁スペーサを形成する。
【００１１】
更に別の実施形態によれば、絶縁層と導電性領域との間にエッチストップ層を形成する。絶縁層内の開口はエッチストップ層を露出させる。該絶縁層及び該開口内のエッチストップ層の上に側壁スペーサ膜を形成する。そのエッチストップ層及び側壁スペーサ膜は与えられたエッチャントに対して同様のエッチング速度を有しており且つエッチングした場合に下側に存在する導電性領域を露出させる。このエッチストップは開口の側壁に沿って及び絶縁層の下側に隣接した側壁スペーサとエッチストップ層とを形成する。本発明は、最近のホトリソグラフィ装置及びホトレジストで達成可能な幾何学形状よりも一層小さなビア及びコンタクトの幾何学的形状を与える。
【００１２】
【発明の実施の形態】
以下に説明する処理ステップ及び構成は集積回路を製造するための完全な処理の流れを形成するものではない。本発明は、現在当該技術分野において使用されている集積回路製造技術に関連して実施することが可能なものであり、本発明を理解する上で必要と思われる共通して実施するプロセスステップについて重点的に説明する。添付の図面は製造過程における集積回路の一部の概略断面図であって、本発明の重要な特徴をよりよく示すために適宜拡縮して示してある。
【００１３】
図１乃至５を参照して、本発明の第一実施例に基づいて製造される集積回路の一部について説明する。図１は、ウエハの表面において部分的に製造した集積回路構成体を概略断面で示してある。典型的に、絶縁層１２が形成されて装置又は導電層を分離させる。例えば、絶縁層１２は基板表面１０におけるフィールド酸化膜領域とすることが可能であり、又は当該技術分野において公知の如く、異なるレベルにおける導電性領域又は層を分離するための層間誘電体層とすることが可能である。導電層１４が絶縁層１２の上に存在しており、それは本発明において接続がなされるべき構成体である。絶縁層（例えば、ＢＰＳＧ）１６は導電層１４の上側に設けられている。上述したように、絶縁層の上側に存在する導電層に対してコンタクトを形成する場合について説明するが、本発明は基板内の拡散部、ポリシリコン電極、メタルライン及び従来の集積回路におけるその他の構成体でコンタクトを形成する場合にも同様に適用可能なものである。更に、注意すべきことであるが、本発明は異なる深さのコンタクトが同一の平坦状の表面から同時的に形成されねばならない平坦化プロセスと適合性を有している（例えば、拡散部及びポリシリコンへのコンタクトは、両方とも二酸化シリコンの同一の平坦化した表面から形成される）。フィールド酸化膜領域又は層間誘電体層１２を形成することは当業者にとって自明である。
【００１４】
本発明においては、導電層１４は相互接続線として示してあり、それは、２，０００乃至７，０００Åの程度の薄い層を付着形成することによって形成した金属又はドープしたポリシリコンからなる相互接続体とすることが可能である。然しながら、上述したように、導電層１４は、又、ポリシリコン電極又は基板内の拡散部又は従来の集積回路におけるその他の構成体とすることも可能である。金属又はポリシリコンの場合には、例えばＣＶＤ、スタッパリング又は真空蒸着等の形成する層と一貫性のある任意の適宜の付着プロセスを使用することが可能である。導電層１４の不所望の領域は標準的なホトリソグラフィ技術を使用してマスクし且つエッチングして図示した導電性ライン即ち相互接続体を残存させる。ポリシリコンが好適な物質である場合には、それは、勿論、付着プロセス期間中に現場においてドーピングさせるか又は付着形成した後にドーピングさせることが可能である。
【００１５】
絶縁層１６は最近の集積回路において有用な任意の従来の絶縁体とすることが可能であり、好適には、単一層又は多層形態での二酸化シリコンを有することが可能である。後にコンタクト又はビア開口が貫通して形成される絶縁層１６の厚さは１．０μｍの程度である。
【００１６】
図１においてホトレジスト層１８を絶縁層１６の上に形成し且つそれを露光させ且つ現像して形成すべきコンタクトに対して得ることの可能な最小のマスクパターンを画定した状態を示してある。ホトレジスト及びホトレジストを正確に整合させ且つ露光するために使用される装置の分解能は開口２０の特定の寸法即ちコンタクト寸法を決定する。現在の技術水準において、より小さな画像を得ることの必要性が存在しており、従ってより小さなコンタクト寸法を達成するためにより小さなラインをプリントすることが可能であることの必要性が存在している。その他の利点の中で、このことはデバイス即ち装置をより近付けさせて形成することを可能とし、その際にデバイス即ち装置の完全性を低下させることなしに集積度即ち密度を増加させることを可能としている。然しながら、今日の技術を鑑みた場合に、これらのより小さな開口は現在のホトレジスト及び装置で達成することは不可能な場合がある。ホトレジスト装置に関する限界を継続して押し広げる技術的必要性が存在している。
【００１７】
図２を参照すると、開口２０内において絶縁層１６をエッチングして絶縁層を部分的に貫通するコンタクト開口を形成する。該開口は、好適には、例えば反応性イオンエッチング又はその他の適宜の手段によって異方性エッチングによってエッチングし、開口２０の端部において実質的に垂直な側壁を形成する能力を利用し且つ進化した回路に関する小さな特徴寸法のよりよい画定を達成する。現在の技術水準によれば、このコンタクト開口の幅は０．５μｍ以下の程度とすることが可能である。本発明の第一実施例においては、開口２０は絶縁層１６を部分的に貫通して延在するものとして示してあり、好適には、絶縁層の厚さに依存して計時的なエッチングによって形成する。
【００１８】
図３を参照すると、例えばウエット化学的剥離又はプラズマ剥離によってホトレジスト層１８を除去する。絶縁層１６を部分的に貫通してコンタクト開口２０を形成した後に、絶縁層１６の上及び開口２０内に側壁スペーサ膜２２を形成する。側壁スペーサ膜２２は、絶縁層１６上において選択的にエッチングすることの可能な任意の適宜の物質とすることが可能であり、例えば、ポリシリコン又は窒化物とすることが可能である。この層は、後にエッチングしてコンタクト開口２０内に側壁スペーサを残存させ、従ってこの層の厚さは結果的に得られる側壁スペーサの所望の寸法に依存しており、好適には、２００乃至１，０００Åの程度である。
【００１９】
図４を参照すると、側壁スペーサ膜の異方性エッチバックを行なって側壁スペーサ２４を残存させる。この側壁スペーサ膜は、スペーサ２４の上部領域２６が導電層１４上方のコンタクト開口２０の底部における残存する絶縁層１６の厚さ「ａ」にほぼ等しい距離だけ絶縁層１６の上表面２８の下側に存在するようにオーバーエッチ即ち過剰的にエッチングすることが可能である。このエッチングは開口２０内の絶縁層１６を部分的にエッチングするために使用された計時的即ち同期的エッチングと同様の計時的即ち同期的エッチングとすることが可能である。この側壁を形成することは標準的な側壁を形成する場合と比較して利点を有している。この時点まで、絶縁層１６は開口２０の底部に残存している。例えば、下側に存在する導電層１４が最小幅を有するように設計される場合には、導電層１４の周りでその下側に存在する誘電体層１２内へトレンチが形成される可能性があり、特に、側壁スペーサを形成する前に元のコンタクト開口２０が導電層１４の幅の外側に位置している場合にそのことが言える。本発明においては、このようなトレンチが形成される可能性は減少されている。何故ならば、導電層１４に対する開口の形成は、開口２０のコンタクト寸法が減少されるまで形成されることがないからである。
【００２０】
図５Ａを参照すると、開口２０の底部における絶縁層１６をエッチングして下側に存在する導電層１４を露出させる。このエッチングステップ期間中に側壁スペーサ下側の絶縁層１６をアンダーカットする可能性を回避するために、側壁スペーサ２４と相対的に絶縁層の物質に対して選択性を有する異方性エッチングを使用することが望ましい。このエッチングはコンタクト開口３２の底部において実質的に垂直な側壁を形成する。コンタクト開口３２の底部における絶縁層１６は上表面２８（図４に示してある）と基本的に同一の速度でエッチングする。上表面２８において除去される絶縁層の厚さはコンタクト開口の底部において除去される量とほぼ同一である。従って、コンタクト開口の底部における絶縁層１６が除去される前には、側壁スペーサ２４の上部領域２６は絶縁層１６の上表面２８（図４）より下側に位置している。然しながら、コンタクト開口の底部から絶縁層１６を除去した後で且つスペーサ２４と絶縁層１６のエッチング速度に依存して、側壁スペーサ２４の上表面２６は絶縁層１６の上表面３０（図５Ａ）と実質的に同一面状とすることが可能である。
【００２１】
側壁スペーサ２４を有する新たに形成されたコンタクト開口３２のコンタクト寸法は、側壁スペーサを形成する前のコンタクト開口２０の元のコンタクト寸法よりも一層小さい。この新たなコンタクト寸法は側壁スペーサ２４の各々の幅「ｂ」の２倍だけ一層小さい。このコンタクト寸法は、ホトリソグラフィ技術及び物質でプリントすることの可能なラインよりも一層小さなものである。従って、上述したプロセスは、最近のホトリソグラフィ装置によって容易に達成可能な最小の幾何学的形状を更に減少させることを可能としている。変形実施例を包含する本発明プロセスは、継続的にスケーリングして、種々の特徴の所望の幾何学的形状及び寸法を達成することが可能である。
【００２２】
図５Ｂを参照すると、第一実施例の変形例が示されており、この場合は、例えばメタリゼーション等の後の処理ステップの前に側壁スペーサ２４を除去することが可能である。形成される側壁スペーサの深さに依存して、このことは、実質的にステップカバレッジ即ち段差被覆の問題を付加することなしに装置条件及び集積度を充足するために開口の底部においてより小さなコンタクト寸法を有するコンタクト又はビアを提供するという利点を提供することが可能である。更に、上部におけるより小さな開口に起因して上側に存在する導体をより小さな寸法で形成することが可能である。上述したプロセスは、常に現在のホトリソグラフィ技術よりも一歩前進しているという付加的な利点を有している。
【００２３】
次に、図６乃至８を参照して本発明の第二実施例に基づいて製造される集積回路について説明する。図６は、ウエハの表面において途中まで形成された集積回路構成体を概略断面で示してある。説明の便宜上、図１乃至５に関して上述した集積回路の同一の層又は領域に対しては同一の参照番号を使用する。絶縁層１２を基板表面１０の上に形成する。導電層１４が絶縁層１２の上側に設けられており、それは本発明の第二実施例において接続がなされるべき構成体である。絶縁層１６が導電層１４の上側に設けられており、且つそれがエッチングされて開口２０を形成した後の状態が示されている。上述したように、フィールド酸化膜領域のような絶縁層の上側に存在する導電性に対するコンタクトの場合が示されているが、本発明は、基板内の拡散部、ポリシリコン電極、メタルライン及び従来の集積回路におけるその他の構成体に対するコンタクトに対しても同様に適用可能なものである。
【００２４】
絶縁層１６をエッチングしてコンタクト開口２０を形成する。上述したように且つ現在の技術水準に従って、このコンタクト開口の幅は０．５μｍ以下の程度とすることが可能である。絶縁層１６は最近の集積回路において有用な任意の従来の絶縁体とすることが可能であり、大略、単一層又は多層とした二酸化シリコンとすることが可能である。該コンタクト開口を貫通して形成する絶縁層１６の厚さは１．０μｍの程度とすることが可能である。本発明の第二実施例においては、開口２０は絶縁層１６を貫通して延在しており、開口の底部において導電層１４を露出させている。この開口は、好適には、実質的に垂直の側壁を形成する能力を利用するために異方性エッチングによって形成する。
【００２５】
絶縁層１６を貫通してコンタクト開口２０を形成した後に、所望により、１００乃至３００Åの程度の酸化物からなる薄い層３４を付着形成させるか又は成長させて開口２０の底部において露出されている導電層１４を被覆し爾後の処理ステップ期間中において導電層１４を保護することが可能である。ポリシリコンの薄い層３６を絶縁層１６上及び開口２０内に付着形成させる。
【００２６】
図７を参照すると、ポリシリコン層３６を酸化させてポリシリコンを酸化物３６′へ変換させる。酸化物３６′は、ポリシリコン層３６の元の厚さの約２倍の程度の厚さを有している。ポリシリコンを付着形成した後にシステムへ湿気及び酸素を添加させて、ポリシリコン構成体内に二酸化シリコンを成長させて、該ポリシリコンを酸化物へ変換させ従ってポリシリコンを膨脹させ、その際に開口２０内のコンタクト寸法を標準的に付着形成させたポリシリコンの厚さの約４倍だけ減少させる。従って、酸化前の薄いポリシリコン層３６の厚さは酸化させたポリシリコン３６′の厚さの約半分であり且つ所望の最終的なコンタクト寸法に基づいてより特定的に決定され且つ１００乃至５００Åの程度とすることが可能である。従って、その結果得られる酸化されたポリシリコンの厚さは２００乃至１，０００Åの程度である。酸化プロセスは結果的に得られるコンタクト寸法を変化させることが可能であり且つポリシリコン膜厚及び元のコンタクト寸法に依存して高々２：１の比だけ開口のコンタクト寸法を減少させることが可能である。
図８を参照すると、酸化されたポリシリコン層３６′は異方性エッチングされて酸化されたポリシリコン側壁３８を形成している。薄い酸化膜層３４が最初に形成されている場合には、それはポリシリコン層３６′のエッチング期間中において開口２０内の下側に存在する導電層１４の表面を保護し、従ってその後にエッチングを行なって導電層１４を露出させることが可能である。ポリシリコン層３６は付着期間中又は付着形成後に適宜のドーパントでドーピングさせ、特により低い酸化温度においてより一様なエッチング及び酸化速度を与えることが可能である。
【００２７】
酸化させたポリシリコンは同一の最終的な厚さの酸化物を形成するよりも好適である。何故ならば、厚い酸化膜の成長又は付着形成は角部においてカスピング即ち尖りを発生する傾向があるからである。酸化させたポリシリコンは、付着形成したより厚い酸化膜に関連するカスピング即ち尖りの問題を制限する。
【００２８】
新たに形成したコンタクト開口４０の幅は、元のコンタクト寸法よりも一層小さなコンタクト寸法を有している。この新たなコンタクト寸法は側壁スペーサ３８の各々の幅「ｂ」の２倍だけ寸法が小さい。このコンタクト寸法は、現在の技術水準のホトリソグラフィ装置で製造可能なものよりも一層小さなものである。
図９乃至１１を参照して、本発明の第三実施例に基づいて製造される集積回路について説明する。図９はウエハの表面において途中まで形成した集積回路構成体を概略断面図で示している。説明の便宜上、図１乃至８を参照して上述した集積回路の同一の層又は領域に対しては同一の参照番号を使用する。基板表面１０に絶縁層１２を形成する。導電層１４が絶縁層１２の上側に存在しており、それは、本発明の第三実施例において接続がなされるべき構成体である。この実施例においては、エッチストップ層４２が導電層１４の上側に設けられている。エッチストップ層４２は２５０乃至１，０００Åの程度の厚さに付着形成し且つ特定の爾後の処理ステップ期間中に導電層を保護する。この層に対する物質は、それが導電層１４と比較して選択的にエッチングされるように選択されるべきである。例えば、下側に存在する導電層１４を実質的にエッチングすることなしに、窒化物又はその他の適宜の物質は選択的にエッチングさせることが可能である。絶縁層１６は、それがエッチングされて開口２０が形成され且つ導電層１４の上方に配設されている状態が示されている。上述したように、例えばフィールド酸化膜領域等の絶縁層の上側に存在する導電層へのコンタクトが例示されているが、本発明のこの実施例は、基板内の拡散、ポリシリコン電極、メタルライン、及び従来の集積回路におけるその他の構成体へのコンタクトに対しても同様に適用可能なものである。
【００２９】
本発明のこの実施例においては、開口２０は好適には同期型のエッチング又は端点検知エッチングによって、絶縁層１６を完全に貫通している状態が示されている。この開口は、好適には、開口２０に側部に沿って実質的に垂直な側壁を形成する能力を利用するために異方性エッチングによって形成する。
【００３０】
絶縁層１６を貫通してコンタクト開口２０を形成した後に、側壁スペーサ膜４４を絶縁層１６上及び開口２０内に形成する。側壁スペーサ膜４４は絶縁層１６と比較して選択的にエッチング可能であり且つエッチストップ層４２と実質的に同一のエッチング速度を有する任意の適宜の物質とすることが可能である。この層は、エッチングされてコンタクト開口２０内に側壁スペーサを残存させ、従ってこの層の厚さはこの内部的な最終的コンタクト又はビア寸法を達成するために側壁スペーサを使用する所望のコンタクト寸法に依存し、好適に２００乃至１，０００Åの程度である。
【００３１】
図１０を参照すると、側壁スペーサ膜４４を異方性エッチングして側壁スペーサ４６を形成する。このエッチングステップはエッチストップ層を貫通するように継続して行なわれ且つ開口４８において導電層１４を露出させる。この側壁スペーサ膜はエッチストップ層の厚さだけオーバーエッチ即ち過剰的にエッチングされるので、側壁スペーサは同様の量だけエッチングされ且つ絶縁層１６の上表面５０よりも下側となる。現在のホトリソグラフィ装置によって与えられる元の開口２０の最も小さなコンタクト寸法は新たな開口４８における側壁スペーサ４６の各々の幅の２倍だけより小さなコンタクト寸法へ減少されている。図１１はこの新たな開口４８を介して下側に存在する導電性領域１４へ形成されたコンタクト５２を示している。当業者にとって明らかなように、上述した別の実施例においても同様のコンタクトを形成することが可能である。
【００３２】
最初のコンタクト開口を形成する前に上述した本発明を考慮に入れると、集積度及びコンタクト又はビア開口の下側に存在する特徴部の幾何学的形状及び寸法を同様にスケーリング即ち拡縮させることが可能である。この最小特徴寸法を減少させるプロセスは継続的にスケーリングさせて、そうでない場合には最近のホトリソグラフィ装置及び物質で達成することの不可能な所望の幾何学的形状及び寸法を達成することが可能である。
【００３３】
以上、本発明の具体的実施の態様について詳細に説明したが、本発明は、これら具体例にのみ限定されるべきものではなく、本発明の技術的範囲を逸脱することなしに種々の変形が可能であることは勿論である。
【図面の簡単な説明】
【図１】 本発明の第一実施例に基づく半導体集積回路の製造の一段階における状態を示した概略断面図。
【図２】 本発明の第一実施例に基づく半導体集積回路の製造の一段階における状態を示した概略断面図。
【図３】 本発明の第一実施例に基づく半導体集積回路の製造の一段階における状態を示した概略断面図。
【図４】 本発明の第一実施例に基づく半導体集積回路の製造の一段階における状態を示した概略断面図。
【図５Ａ】 本発明の第一実施例に基づく半導体集積回路の製造の一段階における状態を示した概略断面図。
【図５Ｂ】 本発明の第一実施例に基づく半導体集積回路の製造の一段階における状態を示した概略断面図。
【図６】 本発明の第二実施例に基づく半導体集積回路の製造の一段階における状態を示した概略断面図。
【図７】 本発明の第二実施例に基づく半導体集積回路の製造の一段階における状態を示した概略断面図。
【図８】 本発明の第二実施例に基づく半導体集積回路の製造の一段階における状態を示した概略断面図。
【図９】 本発明の第三実施例に基づく半導体集積回路の製造の一段階における状態を示した概略断面図。
【図１０】 本発明の第三実施例に基づく半導体集積回路の製造の一段階における状態を示した概略断面図。
【図１１】 本発明の第三実施例に基づく半導体集積回路の製造の一段階における状態を示した概略断面図。
【符号の説明】
１０ 基板
１２ 絶縁層
１４ 導電層
１６ 絶縁層
２０ 開口
２４ 側壁スペーサ
３２ コンタクト開口
Claims (19)
- 半導体集積回路の製造方法において、
導電層の上に絶縁層を形成し、
特定したコンタクト寸法を有しており且つ実質的に垂直な側壁を有している開口を前記絶縁層の選択した領域を部分的に貫通して形成し、
前記絶縁層上及び前記開口内にスペーサ膜を形成し、
前記スペーサ膜をエッチバックして前記開口の垂直な側壁に沿って側壁スペーサを形成し、この場合に前記側壁スペーサの上表面が前記開口の底部において残存する前記絶縁層の厚さに等しい距離だけ前記絶縁層の上表面の下方に位置するようにオーバーエッチングを行い、
前記絶縁層をエッチングして前記開口内において下側に存在する導電層を露出させ、この場合に前記側壁スペーサの上表面は前記絶縁層の上表面と同一面状となる、
上記各ステップを有しており、前記側壁スペーサを形成した後の前記開口のコンタクト寸法が前記側壁スペーサを形成する前の前記絶縁層における開口のコンタクト寸法よりも小さいことを特徴とする方法。 - 請求項１において、前記絶縁層が１．０μｍの厚さを有していることを特徴とする方法。
- 請求項１において、前記絶縁層が単一の絶縁層を有していることを特徴とする方法。
- 請求項３において、前記単一の層がＢＰＳＧを有していることを特徴とする方法。
- 請求項３において、前記単一の層が酸化物を有していることを特徴とする方法。
- 請求項１において、前記絶縁層が１個を超えた数の絶縁層を有していることを特徴とする方法。
- 請求項６において、前記絶縁層がＢＰＳＧの上側に存在する酸化物を有していることを特徴とする方法。
- 請求項１において、前記導電層が２，０００乃至７，０００Åの間の厚さを有していることを特徴とする方法。
- 請求項１において、前記導電層が金属を有していることを特徴とする方法。
- 請求項１において、前記導電層がポリシリコンを有していることを特徴とする方法。
- 請求項１において、前記導電層が基板内における拡散領域を有していることを特徴とする方法。
- 請求項１において、前記絶縁層の選択した領域を部分的に貫通する開口を形成するステップが異方性エッチングを行なうことを特徴とする方法。
- 請求項１において、前記スペーサ膜がコンフォーマルな付着形成したポリシリコンを有していることを特徴とする方法。
- 請求項１において、前記スペーサ膜が２００乃至１，０００Åの間の厚さを有していることを特徴とする方法。
- 請求項１において、前記スペーサ膜がポリシリコンを有していることを特徴とする方法。
- 請求項１において、前記スペーサ膜が窒化物を有していることを特徴とする方法。
- 請求項１において、前記スペーサ膜をエッチバックするステップが異方性エッチングを行なうことを特徴とする方法。
- 請求項１において、前記絶縁層をエッチングして下側に存在する導電層を露出させるステップが異方性エッチングを行なうことを特徴とする方法。
- 請求項１において、更に、前記開口を形成した後に前記側壁スペーサを除去させるステップを有することを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/575,691 US6111319A (en) | 1995-12-19 | 1995-12-19 | Method of forming submicron contacts and vias in an integrated circuit |
| US08/575691 | 1995-12-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09205145A JPH09205145A (ja) | 1997-08-05 |
| JP4057083B2 true JP4057083B2 (ja) | 2008-03-05 |
Family
ID=24301326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33653496A Expired - Lifetime JP4057083B2 (ja) | 1995-12-19 | 1996-12-17 | 半導体集積回路の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6111319A (ja) |
| JP (1) | JP4057083B2 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6337266B1 (en) | 1996-07-22 | 2002-01-08 | Micron Technology, Inc. | Small electrode for chalcogenide memories |
| US6175147B1 (en) * | 1998-05-14 | 2001-01-16 | Micron Technology Inc. | Device isolation for semiconductor devices |
| US7071557B2 (en) * | 1999-09-01 | 2006-07-04 | Micron Technology, Inc. | Metallization structures for semiconductor device interconnects, methods for making same, and semiconductor devices including same |
| JP2001110782A (ja) * | 1999-10-12 | 2001-04-20 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| US6967351B2 (en) * | 2001-12-04 | 2005-11-22 | International Business Machines Corporation | Finfet SRAM cell using low mobility plane for cell stability and method for forming |
| US7092234B2 (en) * | 2003-05-20 | 2006-08-15 | Micron Technology, Inc. | DRAM cells and electronic systems |
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| US9076715B2 (en) | 2013-03-12 | 2015-07-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect structure for connecting dies and methods of forming the same |
| US20150187701A1 (en) | 2013-03-12 | 2015-07-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor Devices and Methods of Manufacture Thereof |
| US9502346B2 (en) * | 2013-08-16 | 2016-11-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit with a sidewall layer and an ultra-thick metal layer and method of making |
| US10056353B2 (en) | 2013-12-19 | 2018-08-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | 3DIC interconnect apparatus and method |
| US9412719B2 (en) * | 2013-12-19 | 2016-08-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | 3DIC interconnect apparatus and method |
| US9425150B2 (en) | 2014-02-13 | 2016-08-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multi-via interconnect structure and method of manufacture |
| US9543257B2 (en) | 2014-05-29 | 2017-01-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | 3DIC interconnect devices and methods of forming same |
| US9455158B2 (en) | 2014-05-30 | 2016-09-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | 3DIC interconnect devices and methods of forming same |
| US9449914B2 (en) | 2014-07-17 | 2016-09-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Stacked integrated circuits with redistribution lines |
| KR102401486B1 (ko) | 2015-04-22 | 2022-05-24 | 삼성전자주식회사 | 콘택 구조물을 포함하는 반도체 소자 및 그 제조 방법. |
| US11133226B2 (en) | 2018-10-22 | 2021-09-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | FUSI gated device formation |
Family Cites Families (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4835778A (ja) * | 1971-09-09 | 1973-05-26 | ||
| JPS5750429A (en) * | 1980-09-12 | 1982-03-24 | Nec Corp | Manufacture of semiconductor device |
| US4472240A (en) * | 1981-08-21 | 1984-09-18 | Tokyo Shibaura Denki Kabushiki Kaisha | Method for manufacturing semiconductor device |
| US4720908A (en) * | 1984-07-11 | 1988-01-26 | Texas Instruments Incorporated | Process for making contacts and interconnects for holes having vertical sidewalls |
| US4656732A (en) * | 1984-09-26 | 1987-04-14 | Texas Instruments Incorporated | Integrated circuit fabrication process |
| US4677739A (en) * | 1984-11-29 | 1987-07-07 | Texas Instruments Incorporated | High density CMOS integrated circuit manufacturing process |
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| US5847460A (en) * | 1995-12-19 | 1998-12-08 | Stmicroelectronics, Inc. | Submicron contacts and vias in an integrated circuit |
-
1995
- 1995-12-19 US US08/575,691 patent/US6111319A/en not_active Expired - Lifetime
-
1996
- 1996-12-17 JP JP33653496A patent/JP4057083B2/ja not_active Expired - Lifetime
-
1997
- 1997-10-10 US US08/948,904 patent/US6180517B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09205145A (ja) | 1997-08-05 |
| US6111319A (en) | 2000-08-29 |
| US6180517B1 (en) | 2001-01-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070213 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070220 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20070517 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20070522 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070619 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070717 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071017 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071113 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071213 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101221 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101221 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111221 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121221 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131221 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |