JPH03173126A - 多層膜構造の半導体装置およびその製造方法 - Google Patents
多層膜構造の半導体装置およびその製造方法Info
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- JPH03173126A JPH03173126A JP1313863A JP31386389A JPH03173126A JP H03173126 A JPH03173126 A JP H03173126A JP 1313863 A JP1313863 A JP 1313863A JP 31386389 A JP31386389 A JP 31386389A JP H03173126 A JPH03173126 A JP H03173126A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000000758 substrate Substances 0.000 claims abstract description 53
- 238000000034 method Methods 0.000 claims abstract description 25
- 239000002184 metal Substances 0.000 claims abstract description 13
- 238000005530 etching Methods 0.000 claims description 24
- 239000011229 interlayer Substances 0.000 abstract description 33
- 239000010410 layer Substances 0.000 abstract description 26
- 239000003990 capacitor Substances 0.000 abstract description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 11
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 11
- 238000004544 sputter deposition Methods 0.000 description 13
- 229910052581 Si3N4 Inorganic materials 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 10
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 229910000881 Cu alloy Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 2
- 239000007864 aqueous solution Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000001747 exhibiting effect Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000003486 chemical etching Methods 0.000 description 1
- 238000001311 chemical methods and process Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000012634 fragment Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000009257 reactivity Effects 0.000 description 1
- 239000002689 soil Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
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- H—ELECTRICITY
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- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、一般に多層膜構造を有する半導体装置に関
するものであり、より特定的には、金属配線膜の良好な
被覆性を呈するコンタクトホールを与えるように改良さ
れた、多層膜構造を有する半導体装置に関する。この発
明は、さらに、そのような多層膜構造を有する半導体装
置の製造方法に関する。
するものであり、より特定的には、金属配線膜の良好な
被覆性を呈するコンタクトホールを与えるように改良さ
れた、多層膜構造を有する半導体装置に関する。この発
明は、さらに、そのような多層膜構造を有する半導体装
置の製造方法に関する。
［従来の技術］
最近、半導体装置の高集積化には目覚しいものがあり、
この高集積化のために、多層膜中にコンタクトホールを
形成する技術が要求されている。
この高集積化のために、多層膜中にコンタクトホールを
形成する技術が要求されている。
第３図は、多層膜を有する従来のダイナミックランダム
アクセスメモリ（ＤＲＡＭ）の断面図である。ＤＲＡＭ
は、Ｐ型の半導体基板１を備えている。半導体基板１の
主表面には、素子領域を分離するための分離酸化膜２が
形成されている。図示のＤＲＡＭは、基本的に、トラン
ジスタとスタックドキャパシタとを備える。トランジス
タは、半導体基板１の主表面に形成されたＮ型のソース
／ドレイン領域３と、半導体基板１上に設けられたトラ
ンスファゲート酸化膜４と、トランスファゲート５とを
含む。一方、スタックドキャパシタは、ストレージノー
ド６と、該ストレージノード６上に設けられたキャパシ
タ誘電体膜７と、キャパシタ誘電体膜７の上に設けられ
たセルプレート電極８とを含む。ストレージノード６と
トランスファゲート５とは、これらの間に設けられた第
１の層間絶縁膜９によって分離されている。第１の層間
絶縁膜９はシリコン酸化膜で形成され、キャパシタ誘電
体膜７は、たとえばシリコン窒化膜で形成される。
アクセスメモリ（ＤＲＡＭ）の断面図である。ＤＲＡＭ
は、Ｐ型の半導体基板１を備えている。半導体基板１の
主表面には、素子領域を分離するための分離酸化膜２が
形成されている。図示のＤＲＡＭは、基本的に、トラン
ジスタとスタックドキャパシタとを備える。トランジス
タは、半導体基板１の主表面に形成されたＮ型のソース
／ドレイン領域３と、半導体基板１上に設けられたトラ
ンスファゲート酸化膜４と、トランスファゲート５とを
含む。一方、スタックドキャパシタは、ストレージノー
ド６と、該ストレージノード６上に設けられたキャパシ
タ誘電体膜７と、キャパシタ誘電体膜７の上に設けられ
たセルプレート電極８とを含む。ストレージノード６と
トランスファゲート５とは、これらの間に設けられた第
１の層間絶縁膜９によって分離されている。第１の層間
絶縁膜９はシリコン酸化膜で形成され、キャパシタ誘電
体膜７は、たとえばシリコン窒化膜で形成される。
トランジスタとスタックドキャパシタとを含む半導体基
板１の表面全面に第２の層間絶縁膜１０が設けられてい
る。第２の層間絶縁膜１２は、ソース／ドレイン領域３
に通じるコンタクトホール１１が設けられている。コン
タクトホール１１を介して、ビット線１２が、ソース／
ドレイン領域３に接続されている。ビット線１２の上に
は、第３の層間絶縁膜１３が設けられている。第３の層
間絶縁８１３の上には、トランスファゲート５に信号を
運ぶためのＡｍ配線１４が形成されている。
板１の表面全面に第２の層間絶縁膜１０が設けられてい
る。第２の層間絶縁膜１２は、ソース／ドレイン領域３
に通じるコンタクトホール１１が設けられている。コン
タクトホール１１を介して、ビット線１２が、ソース／
ドレイン領域３に接続されている。ビット線１２の上に
は、第３の層間絶縁膜１３が設けられている。第３の層
間絶縁８１３の上には、トランスファゲート５に信号を
運ぶためのＡｍ配線１４が形成されている。
ＡＪＩ配置！１４はＡｎ−３ｔ−Ｃｕ合金であり、スパ
ッタ法で形成される。
ッタ法で形成される。
以上のように構成されるＤＲＡＭは、ワード線が選択さ
れて、トランスファゲート５に所定の電位が印加される
ことによって、ソース／ドレイン領域３．３間を導通さ
せて、読出／＠込動作を行なう。
れて、トランスファゲート５に所定の電位が印加される
ことによって、ソース／ドレイン領域３．３間を導通さ
せて、読出／＠込動作を行なう。
次に、Ａｍ配線１４とトランスファゲート５とのコンタ
クト部の構造について説明する。
クト部の構造について説明する。
第４図は、Ａ込配線とトランスファゲートとのコンタク
ト部の、従来の構造の断面図である。このようなコンタ
クト部は、第３図に示す断面図において、紙面の前方ま
たは後方に存在する。
ト部の、従来の構造の断面図である。このようなコンタ
クト部は、第３図に示す断面図において、紙面の前方ま
たは後方に存在する。
第４図を参照して、トランスファゲート５の上に、３ｆ
ｌｌの層間絶縁膜９、キャパシタ誘電体膜７の延長部分
７ａおよび第２の層間絶縁膜１０からなる多層膜１５が
形成されている。多層膜１５にはコンタクトホール１６
が形成され、このコンタクトホール１６を介して、Ａｍ
配線１４がトランスファゲート５に接続されている。こ
のＡＱ、配線１４は、前述したとおり、スパッタ法で形
成される。
ｌｌの層間絶縁膜９、キャパシタ誘電体膜７の延長部分
７ａおよび第２の層間絶縁膜１０からなる多層膜１５が
形成されている。多層膜１５にはコンタクトホール１６
が形成され、このコンタクトホール１６を介して、Ａｍ
配線１４がトランスファゲート５に接続されている。こ
のＡＱ、配線１４は、前述したとおり、スパッタ法で形
成される。
［発明が解決しようとする課２１１１］さて、第３図を
参照して、コンタクトホール１１を介してビット線１２
をソース／ドレイン領域３に接続する場合には、コンタ
クトホール１１中にポリシリコンがＣＶＤ法により埋込
まれる。ＣＶＤ法は、コンタクトホール１１の側壁面に
対して被覆性が良いので、この場合には何ら問題は生じ
ない。
参照して、コンタクトホール１１を介してビット線１２
をソース／ドレイン領域３に接続する場合には、コンタ
クトホール１１中にポリシリコンがＣＶＤ法により埋込
まれる。ＣＶＤ法は、コンタクトホール１１の側壁面に
対して被覆性が良いので、この場合には何ら問題は生じ
ない。
しかしながら、第４図を参照して、コンタクトホール１
６を介して／ｌ配線１４をトランスファゲート５に接続
するときは、コンタクトホール１６中に、Ａ（Ｌ−３１
−Ｃｕ合金がスパッタ法によって埋込まれる。このスパ
ッタ法は、コンタクトホール１６の側壁面に対し、被覆
性が良くないので、以下に述べる問題点が生じる。その
問題点を図面を参照しながら、説明する。
６を介して／ｌ配線１４をトランスファゲート５に接続
するときは、コンタクトホール１６中に、Ａ（Ｌ−３１
−Ｃｕ合金がスパッタ法によって埋込まれる。このスパ
ッタ法は、コンタクトホール１６の側壁面に対し、被覆
性が良くないので、以下に述べる問題点が生じる。その
問題点を図面を参照しながら、説明する。
第５Ａ図〜第５Ｄ図は、多層膜中にコンタクトホールを
形成する、従来の工程図であり、断面図て表イつされて
いる。
形成する、従来の工程図であり、断面図て表イつされて
いる。
第５Ａ図を参照して、基板１７上に多層膜１５が形成さ
れる。多層膜１５は、Ｆ層膜１８、中間膜１９および上
層膜２０を含む。基板１７は、たとえばシリコン基板、
あるいは配線（多結晶シリコン、Ａ（合金等）である。
れる。多層膜１５は、Ｆ層膜１８、中間膜１９および上
層膜２０を含む。基板１７は、たとえばシリコン基板、
あるいは配線（多結晶シリコン、Ａ（合金等）である。
多層膜１８は、層間絶縁膜たとえばシリコン酸化膜であ
る。中間膜１つは、キャパシタ誘電体膜の延長部たとえ
ばシリコン窒化膜である。上層膜２０は、層間絶縁膜た
とえばシリコン酸化膜である。
る。中間膜１つは、キャパシタ誘電体膜の延長部たとえ
ばシリコン窒化膜である。上層膜２０は、層間絶縁膜た
とえばシリコン酸化膜である。
次に、第５Ｂ図を参照して、多層膜１５の上にレジスト
膜２１を形成する。その後、コンタクトホールを形成す
べき部分に開口部ができるように、レジスト膜２１をバ
ターニングする。その後、レジスト膜２１をマスクにし
て、基板１７の表面が露出するまで、Ｆ層膜１８、中間
膜１９および上層膜２０からなる多層膜１５をエツチン
グし、それによってコンタクトホール２２を形成する。
膜２１を形成する。その後、コンタクトホールを形成す
べき部分に開口部ができるように、レジスト膜２１をバ
ターニングする。その後、レジスト膜２１をマスクにし
て、基板１７の表面が露出するまで、Ｆ層膜１８、中間
膜１９および上層膜２０からなる多層膜１５をエツチン
グし、それによってコンタクトホール２２を形成する。
コンタクトホール２２の形成は、通常、異方性の強いプ
ラズマエツチングにより、上層膜２０、中間膜１９およ
び下層膜１８を一気にエツチングするることによって、
行なわれる。異方性を強くすることにより、シリコン酸
化膜（ＩＲ，２０）とシリコン窒化膜（１９）とのエツ
チングの選択性は低下し、平滑なエツチング面が得られ
る。その後、レジスト膜２１を除去する。
ラズマエツチングにより、上層膜２０、中間膜１９およ
び下層膜１８を一気にエツチングするることによって、
行なわれる。異方性を強くすることにより、シリコン酸
化膜（ＩＲ，２０）とシリコン窒化膜（１９）とのエツ
チングの選択性は低下し、平滑なエツチング面が得られ
る。その後、レジスト膜２１を除去する。
次に、レジスト膜２１を除去した後に、第５Ｃ図を参照
して、基板１７を薄いフッ酸またはフッ化アンモニウム
水溶液に短時間浸漬することによって、基板１７の表面
に存在する数１０人程度の極薄い自然酸化膜の除去を行
なう。この自然酸化膜の除去処理は、基板１７と、後に
形成されるＡ（配線との接合のオーミック性を高めるた
めに、必須の工程である。しかしながら、湿式による自
然酸化膜の除去処理は化学的なエツチングであるため、
エツチングの選択性が高い。そのため、シリコン酸化膜
（１８，２０）はエツチングされ、一方、シリコン窒化
膜（１９）はエツチングされないという現象が発生し、
図のように、コンタクトホール２２の側壁面において、
シリコン窒化膜（１９）の庇状の突起１９ａが生成する
。このような庇状の突起１９ａが存在したまま、Ａ級合
金等のＡ（配線１４をスパッタ法により形成すると、第
５Ｄ図を参照して、Ａｌｌ配線１４が庇状の突起１９ａ
の下に回り込まなくなる。その結果、コンタクトホール
２２の側壁面において、Ａ（配線１４の被覆性が極端に
悪化し、ひどい場合には、図のように、中間膜１９（シ
リコン窒化膜）を境にして、／ｌ配線１４が断線し、導
通不良となる。
して、基板１７を薄いフッ酸またはフッ化アンモニウム
水溶液に短時間浸漬することによって、基板１７の表面
に存在する数１０人程度の極薄い自然酸化膜の除去を行
なう。この自然酸化膜の除去処理は、基板１７と、後に
形成されるＡ（配線との接合のオーミック性を高めるた
めに、必須の工程である。しかしながら、湿式による自
然酸化膜の除去処理は化学的なエツチングであるため、
エツチングの選択性が高い。そのため、シリコン酸化膜
（１８，２０）はエツチングされ、一方、シリコン窒化
膜（１９）はエツチングされないという現象が発生し、
図のように、コンタクトホール２２の側壁面において、
シリコン窒化膜（１９）の庇状の突起１９ａが生成する
。このような庇状の突起１９ａが存在したまま、Ａ級合
金等のＡ（配線１４をスパッタ法により形成すると、第
５Ｄ図を参照して、Ａｌｌ配線１４が庇状の突起１９ａ
の下に回り込まなくなる。その結果、コンタクトホール
２２の側壁面において、Ａ（配線１４の被覆性が極端に
悪化し、ひどい場合には、図のように、中間膜１９（シ
リコン窒化膜）を境にして、／ｌ配線１４が断線し、導
通不良となる。
また、断線までいかない場合でも、庇状の突起１９ａの
部分において、／ｌ配線１４の膜厚が薄くなり、信頼性
上問題となる。
部分において、／ｌ配線１４の膜厚が薄くなり、信頼性
上問題となる。
また、従来の方法では、コンタクトホールを形成すると
きにも、問題点が生じる場合がある。
きにも、問題点が生じる場合がある。
第６Ａ図〜第６Ｅ図は、ウェットエツチングと異方性エ
ツチングを併用して、多層膜中にコンタクトホールを形
成する方法の工程図である。
ツチングを併用して、多層膜中にコンタクトホールを形
成する方法の工程図である。
第６Ａ図を参照して、基板１７上に、多層膜１５が形成
される。多層膜１５は、下層膜１８、中間膜１９および
上層膜２０からなる。下層膜１８および上層膜２０は、
たとえばシリコン酸化膜である。中間膜１つは、たとえ
ばシリコン窒化膜である。
される。多層膜１５は、下層膜１８、中間膜１９および
上層膜２０からなる。下層膜１８および上層膜２０は、
たとえばシリコン酸化膜である。中間膜１つは、たとえ
ばシリコン窒化膜である。
次に、第６Ｂ図を参照して、多層膜１５の上にレジスト
膜２１を形成する。次に、コンタクトホールを形成すべ
き部分に開口部ができるように、レジスト膜２１をパタ
ーニングする。次に、レジスト膜２１をマスクにして、
フッ化水素系のエツチング液で、多層膜１５の等方性の
ウェットエツチングを行なう。コンタクトホール形成時
に、ウェットエツチングを併用するのは、コンタクトホ
ールの上端部をテーバ形状にするためである。しかしな
がら、このウェットエツチングは化学的エツチングであ
るため、エツチングの選択性が高い。
膜２１を形成する。次に、コンタクトホールを形成すべ
き部分に開口部ができるように、レジスト膜２１をパタ
ーニングする。次に、レジスト膜２１をマスクにして、
フッ化水素系のエツチング液で、多層膜１５の等方性の
ウェットエツチングを行なう。コンタクトホール形成時
に、ウェットエツチングを併用するのは、コンタクトホ
ールの上端部をテーバ形状にするためである。しかしな
がら、このウェットエツチングは化学的エツチングであ
るため、エツチングの選択性が高い。
そのため、シリコン酸化膜（１８，２０）はエツチング
され、一方、シリコン窒化膜（１９）はエツチングされ
ないという現象が起こり、図のように、シリコン窒化膜
（ＩＱ）の庇状の突起１９ａが生成する。次に、第６Ｃ
図を参照して、レジスト膜２１をマスクにして、異方性
プラズマエツチングを行なうことによって、基板１７に
達するコンタクトホール２２を形成する。
され、一方、シリコン窒化膜（１９）はエツチングされ
ないという現象が起こり、図のように、シリコン窒化膜
（ＩＱ）の庇状の突起１９ａが生成する。次に、第６Ｃ
図を参照して、レジスト膜２１をマスクにして、異方性
プラズマエツチングを行なうことによって、基板１７に
達するコンタクトホール２２を形成する。
その後、第６Ｄ図を参照して、レジスト膜２１を除去す
ると、シリコン窒化膜１９の庇状の突起１９ａがコンタ
クトホール２２の側壁面に突出した、コンタクトホール
２２が得られる。
ると、シリコン窒化膜１９の庇状の突起１９ａがコンタ
クトホール２２の側壁面に突出した、コンタクトホール
２２が得られる。
このような庇状の突起１９ａが存在したまま、Ａ１合金
等のＡＱ、配線１４をスパッタ法により形成すると、図
のように、Ａ駐配線１４が庇状の突起１９ａの下に回り
込まなくなる。その結果、コンタクトホール２２の側壁
面において、Ａ（配線１４の被覆性が極端に悪化し、ひ
どい場合には、図のように、シリコン窒化膜（１９）を
境にして、Ａ〔配線１４が断線して、導通不良となる。
等のＡＱ、配線１４をスパッタ法により形成すると、図
のように、Ａ駐配線１４が庇状の突起１９ａの下に回り
込まなくなる。その結果、コンタクトホール２２の側壁
面において、Ａ（配線１４の被覆性が極端に悪化し、ひ
どい場合には、図のように、シリコン窒化膜（１９）を
境にして、Ａ〔配線１４が断線して、導通不良となる。
また、断線までいかない場合でも、庇状の突起１９ａの
部分において、ＡＱ配線１４の膜厚が薄（なり、信頼性
上問題となる。
部分において、ＡＱ配線１４の膜厚が薄（なり、信頼性
上問題となる。
また、上記従来例では、中間膜が庇状の突起として、コ
ンタクトホールの壁面から突出する場合を例示したが、
第７図を参照して、中間膜１９に、ポーラスなスピンオ
ングラス膜（ＳＯＧ膜）を用いた場合には、ＡＱ、配線
を形成する前のエツチング（自然酸化膜除去のためのエ
ツチング）により、中間膜１９が、コンタクトホール２
２の壁面から後退し、コンタクトホール２２の側壁に窪
み状の溝１９ｂが生じるという現象が生じる。このよう
な窪み状の溝１９ｂを残したまま、ＡＩ配線１４をスパ
ッタ法により形成すると、図のようにＡ俵配線１４の断
線が生しる。なお、第７図において、参照番号１４．１
７．１８，２０．２２で示す部材または要素は、第５Ｄ
図で説明したものと全く同一であるので、ここではその
説明は繰返さない。
ンタクトホールの壁面から突出する場合を例示したが、
第７図を参照して、中間膜１９に、ポーラスなスピンオ
ングラス膜（ＳＯＧ膜）を用いた場合には、ＡＱ、配線
を形成する前のエツチング（自然酸化膜除去のためのエ
ツチング）により、中間膜１９が、コンタクトホール２
２の壁面から後退し、コンタクトホール２２の側壁に窪
み状の溝１９ｂが生じるという現象が生じる。このよう
な窪み状の溝１９ｂを残したまま、ＡＩ配線１４をスパ
ッタ法により形成すると、図のようにＡ俵配線１４の断
線が生しる。なお、第７図において、参照番号１４．１
７．１８，２０．２２で示す部材または要素は、第５Ｄ
図で説明したものと全く同一であるので、ここではその
説明は繰返さない。
上述したコンタクトホール内におけるＡＩ配線の断線と
いう問題は、半導体装置の微細化に伴う膜の多層化およ
びコンタクトホールのアスペクト比の増大に伴う金属配
線膜の被覆性の悪化等によって、今後ますます深刻な問
題となる。
いう問題は、半導体装置の微細化に伴う膜の多層化およ
びコンタクトホールのアスペクト比の増大に伴う金属配
線膜の被覆性の悪化等によって、今後ますます深刻な問
題となる。
上述のような問題点を解決するために、特開昭６４−５
７７１７号公報は、コンタクトホールの側壁面を、多結
晶シリコン膜で保護する技術を開示している。
７７１７号公報は、コンタクトホールの側壁面を、多結
晶シリコン膜で保護する技術を開示している。
すなわち、第８図を参照して、基板１７の上に多層膜１
５が形成されている。多層膜１５は上層８２３と下層膜
２４とからなる。多層膜１５には、基板１７に通じるコ
ンタクトホール２２が形成されている。コンタクトホー
ル２２の側壁面を覆うように、ポリシリコン膜２５が形
成されている。
５が形成されている。多層膜１５は上層８２３と下層膜
２４とからなる。多層膜１５には、基板１７に通じるコ
ンタクトホール２２が形成されている。コンタクトホー
ル２２の側壁面を覆うように、ポリシリコン膜２５が形
成されている。
このように構成することにより、上述した庇状の突起お
よび窪み状の溝の発生は防止される。しかしながら、こ
の方法には、以下の問題点があった。
よび窪み状の溝の発生は防止される。しかしながら、こ
の方法には、以下の問題点があった。
すなわち、多層膜１５をエツチングしてコンタクトホー
ル２２を形成するときに、基板１７の表面がエツチング
時の衝撃を受ける。さらに、ポリシリコン２５をコンタ
クトホール２２の側壁面に形成するために、基板１７の
表面がもう一度エッチング時の衝撃を受ける。２回も基
板１７の表面が衝撃を受けるので、基板１７が損傷を受
け、リーク電流が発生するという問題点があった。
ル２２を形成するときに、基板１７の表面がエツチング
時の衝撃を受ける。さらに、ポリシリコン２５をコンタ
クトホール２２の側壁面に形成するために、基板１７の
表面がもう一度エッチング時の衝撃を受ける。２回も基
板１７の表面が衝撃を受けるので、基板１７が損傷を受
け、リーク電流が発生するという問題点があった。
また、コンタクトホール２２の底に多結晶シリコン膜が
残り、Ａｌｌ配線１４と基板１７とのオーミックな接合
がとれないという問題点があった。
残り、Ａｌｌ配線１４と基板１７とのオーミックな接合
がとれないという問題点があった。
さらに、この方法では、基板１７上に多結晶シリコン膜
をＣＶＤ法により堆積し、これをドライエツチングして
、ポリシリコン膜２５をコンタクトホール２２の側壁面
に形成する。このドライエツチング時に、ポリシリコン
の破片が異物となって飛散し、半導体装置のいたる所に
付着し、配線間のショートの原因になるという問題点が
あった。
をＣＶＤ法により堆積し、これをドライエツチングして
、ポリシリコン膜２５をコンタクトホール２２の側壁面
に形成する。このドライエツチング時に、ポリシリコン
の破片が異物となって飛散し、半導体装置のいたる所に
付着し、配線間のショートの原因になるという問題点が
あった。
それゆえに、この発明の目的は、金属配線の良好な被覆
性を呈するコンタクトホールを与える、ように改良され
た多層膜構造の半導体装置を提供することにある。
性を呈するコンタクトホールを与える、ように改良され
た多層膜構造の半導体装置を提供することにある。
この発明のさらに他の目的は、金属配線の良好な被覆性
を呈するコンタクトホールを有する、多層膜（■造の半
導体装置を製造する方法を提Ｉｔ、することにある。
を呈するコンタクトホールを有する、多層膜（■造の半
導体装置を製造する方法を提Ｉｔ、することにある。
［課題を解決するための手段］
上記目的を達成するために、この発明に従う半導体装置
は、基板と金属配線膜とのコンタクトをとるためのコン
タクトホールが形成される予定の部分を存する、多層膜
構造の半導体装置に係るものである。当該半導体装置は
、基板と、上記基板の上に設けられた下層膜と、上記下
層膜の上に設けられた上層膜と、を備えている。上記下
層膜の上記コンタクトホールが形成される予定の部分に
は、上記基板の表面を露出させるための開口部が設けら
れている。上記開口部の径は上記コンタクトホールの径
よりも大きくされている。上記中間膜は、上記コンタク
トホールが形成される予定の部分において、上記開口部
を規定する上記下層膜の側壁面および露出した前記基板
の表面を覆うように、折曲げられている。
は、基板と金属配線膜とのコンタクトをとるためのコン
タクトホールが形成される予定の部分を存する、多層膜
構造の半導体装置に係るものである。当該半導体装置は
、基板と、上記基板の上に設けられた下層膜と、上記下
層膜の上に設けられた上層膜と、を備えている。上記下
層膜の上記コンタクトホールが形成される予定の部分に
は、上記基板の表面を露出させるための開口部が設けら
れている。上記開口部の径は上記コンタクトホールの径
よりも大きくされている。上記中間膜は、上記コンタク
トホールが形成される予定の部分において、上記開口部
を規定する上記下層膜の側壁面および露出した前記基板
の表面を覆うように、折曲げられている。
この発明の他の曲面に従う゛１毛導体装置の製造方法は
、下層膜、中間膜および上層膜を含み、かつ基数と金属
配線膜とのコンタクトをとるためのコンタクトホールを
有する、多層膜構造の半導体装置の製造方法に係るもの
である。まず、基板の上に下層膜が形成される。次に、
上記下層膜の、上記コンタクトホールが形成されるｒ定
の部分に、上記基板の表面の一部を露出させるように、
該コンタクトホールΩ径よりも大きい径を有する開口部
が形成される。その後、上記開口部を規定する上記下層
膜の側壁および露出した上記基板の表面を上記中間膜で
覆う。次に、中間膜の上に上記上層膜が形成される。そ
の後、上記上層膜および上記中間膜を選択的にエツチン
グすることによって、上記基板に通じる所定の径を有す
るコンタクトホールが形成される。
、下層膜、中間膜および上層膜を含み、かつ基数と金属
配線膜とのコンタクトをとるためのコンタクトホールを
有する、多層膜構造の半導体装置の製造方法に係るもの
である。まず、基板の上に下層膜が形成される。次に、
上記下層膜の、上記コンタクトホールが形成されるｒ定
の部分に、上記基板の表面の一部を露出させるように、
該コンタクトホールΩ径よりも大きい径を有する開口部
が形成される。その後、上記開口部を規定する上記下層
膜の側壁および露出した上記基板の表面を上記中間膜で
覆う。次に、中間膜の上に上記上層膜が形成される。そ
の後、上記上層膜および上記中間膜を選択的にエツチン
グすることによって、上記基板に通じる所定の径を有す
るコンタクトホールが形成される。
［作用］
この発明に従う、多層膜構造の半導体装置によれば、下
層膜のコンタクトホールが形成される予定の部分には、
基板の表面を露出させるための開口部が設けられており
、この開口部の径は上記コンタクトホールの径よりも大
きくされている。さらに、上記中間膜は、上記コンタク
トホールが形成される予定の部分において、上記開口部
を規定する上記下層膜の側壁および露出した上記基板の
表面を覆うように、折曲げられている。したがって、上
層膜、中間膜および下層膜を含む多層膜にコンタクトホ
ールを形成したとき、中間膜の端部は、コンタクトホー
ルの底部においてのみ露出する。その結果、その後、た
とえばコンタクトホールの底壁部分に生じた自然酸化膜
をエツチングで除去する操作等を行なうと、コンタクト
ホールの底部において突起が生じたり、窪み状の溝が生
じたりする。しかし、この突起または溝は、次工程のス
パッタ法によるＡＱ配線形成の際の邪魔にはならない。
層膜のコンタクトホールが形成される予定の部分には、
基板の表面を露出させるための開口部が設けられており
、この開口部の径は上記コンタクトホールの径よりも大
きくされている。さらに、上記中間膜は、上記コンタク
トホールが形成される予定の部分において、上記開口部
を規定する上記下層膜の側壁および露出した上記基板の
表面を覆うように、折曲げられている。したがって、上
層膜、中間膜および下層膜を含む多層膜にコンタクトホ
ールを形成したとき、中間膜の端部は、コンタクトホー
ルの底部においてのみ露出する。その結果、その後、た
とえばコンタクトホールの底壁部分に生じた自然酸化膜
をエツチングで除去する操作等を行なうと、コンタクト
ホールの底部において突起が生じたり、窪み状の溝が生
じたりする。しかし、この突起または溝は、次工程のス
パッタ法によるＡＱ配線形成の際の邪魔にはならない。
また、基板に通じるコンタクトホールを形成するための
エツチング（コンタクトホールの底壁を叩くエツチング
）は１回だけ行なえばよいので、基板に与えるダメージ
は少ない。
エツチング（コンタクトホールの底壁を叩くエツチング
）は１回だけ行なえばよいので、基板に与えるダメージ
は少ない。
この発明の他の曲面に従う、コンタクトホールを有する
多層膜構造の半導体装置の製造方法によれば、下層膜、
中間膜および上層膜を含む多層膜に、コンタクトホール
を形成すると、中間膜の端部は、コンタクトホールの底
部において露出する。
多層膜構造の半導体装置の製造方法によれば、下層膜、
中間膜および上層膜を含む多層膜に、コンタクトホール
を形成すると、中間膜の端部は、コンタクトホールの底
部において露出する。
その結果、その後、たとえばコンタクトホールの底壁部
分に生じた自然酸化膜をエツチングで除去する操作を行
なうと、コンタクトホールの底部において突起が生じた
り、窪み状の溝が生じたりするが、この突起または溝は
、次工程のスパッタ法によるＡｉ配線形成の際の邪魔に
はならない。その結果、金属配線の良好な被覆性を呈す
るコンタクトホールが形成される。
分に生じた自然酸化膜をエツチングで除去する操作を行
なうと、コンタクトホールの底部において突起が生じた
り、窪み状の溝が生じたりするが、この突起または溝は
、次工程のスパッタ法によるＡｉ配線形成の際の邪魔に
はならない。その結果、金属配線の良好な被覆性を呈す
るコンタクトホールが形成される。
［実施例］
以下、この発明の実施例を図について説明する。
第１図は、本発明の一実施例に係る、多層膜構造を有す
る半導体装置のコンタクト部の断面図である。第１図を
参照して、半導体基板１の上にトランスファゲート酸化
膜４か設けられている。トランスファゲート酸化膜４の
上にトランスファゲート５（特許請求の範囲にいう基板
は、このトランスファゲート５を含む。）が設けられて
いる。
る半導体装置のコンタクト部の断面図である。第１図を
参照して、半導体基板１の上にトランスファゲート酸化
膜４か設けられている。トランスファゲート酸化膜４の
上にトランスファゲート５（特許請求の範囲にいう基板
は、このトランスファゲート５を含む。）が設けられて
いる。
トランスファゲート５の土に、第１の層間絶縁膜９（特
、７ｒ請求の範囲にいう下層膜は、この第１の層間絶縁
膜９を含む。）が設けられている。第１の層間絶縁膜９
は、たとえばシリコン酸化膜である。
、７ｒ請求の範囲にいう下層膜は、この第１の層間絶縁
膜９を含む。）が設けられている。第１の層間絶縁膜９
は、たとえばシリコン酸化膜である。
第１の層間絶縁膜９のコンタクトホールが形成される予
定の部分には、トランスファゲート５の表面を露出させ
るための開口部９ａが設けられている。開口部９ａの径
は、形成される予定のコンタクトホールの径よりも大き
くされている。第１の層間絶縁膜９の上にはキャパシタ
誘電体膜の延長部７ａが存在する。キャパシタ誘電体膜
の延長部７ａは、コンタクトホールが形成される予定の
部分において、開口部９ａを規定する第１の層間絶縁膜
９の側壁９ｂおよび露出したトランスファゲート５の表
面５ａを覆うように、折曲げられている。キャパシタ誘
電体膜の延長部７ａの上には、第２の層間絶縁膜１０が
設けられている。第２の居間絶縁膜１０は、たとえばシ
リコン酸化膜である。
定の部分には、トランスファゲート５の表面を露出させ
るための開口部９ａが設けられている。開口部９ａの径
は、形成される予定のコンタクトホールの径よりも大き
くされている。第１の層間絶縁膜９の上にはキャパシタ
誘電体膜の延長部７ａが存在する。キャパシタ誘電体膜
の延長部７ａは、コンタクトホールが形成される予定の
部分において、開口部９ａを規定する第１の層間絶縁膜
９の側壁９ｂおよび露出したトランスファゲート５の表
面５ａを覆うように、折曲げられている。キャパシタ誘
電体膜の延長部７ａの上には、第２の層間絶縁膜１０が
設けられている。第２の居間絶縁膜１０は、たとえばシ
リコン酸化膜である。
第２Ａ図〜第２Ｆ図は、第１図に示す多層膜構造の半導
体装置を形成し、次に、得られた多層膜にコンタクトホ
ールを形成し、その後Ａ（ｌ配線を施すＥ［程図である
。
体装置を形成し、次に、得られた多層膜にコンタクトホ
ールを形成し、その後Ａ（ｌ配線を施すＥ［程図である
。
第２Ａ図を参照して、シリコン基板１上にトランスファ
ゲート酸化膜４が形成される。次に、トランスファゲー
ト酸化膜４の上に、トランスファゲート５が形成される
。その後、トランスファゲート５の上に、第１の層間絶
縁膜９が形成される。
ゲート酸化膜４が形成される。次に、トランスファゲー
ト酸化膜４の上に、トランスファゲート５が形成される
。その後、トランスファゲート５の上に、第１の層間絶
縁膜９が形成される。
第１の層間絶縁膜９の上にレジスト膜２１が形成される
。その後、レジスト膜２１をバターニングし、それによ
って、レジスト膜２１に実際のコンタクトホールの径よ
りも大きな径を有する開口部２１ａを形成する。開口部
２１ａの径は、コンタクトホールの径がたとえば２ミク
ロンならば、３ミクロンに選ばれる。次に、バターニン
グされたレジスト膜２１をマスクにして、第１の層間絶
縁膜９を、ＣＦ、を用いるプラズマエツチングによって
、エツチングする。これによって、第１の層間絶縁膜９
に、実際のコンタクトホールの径（２ミクロン）よりも
大きい径（３ミクロン）を有する開口部９ａが形成され
る。その後、レジスト膜２１を除去する。
。その後、レジスト膜２１をバターニングし、それによ
って、レジスト膜２１に実際のコンタクトホールの径よ
りも大きな径を有する開口部２１ａを形成する。開口部
２１ａの径は、コンタクトホールの径がたとえば２ミク
ロンならば、３ミクロンに選ばれる。次に、バターニン
グされたレジスト膜２１をマスクにして、第１の層間絶
縁膜９を、ＣＦ、を用いるプラズマエツチングによって
、エツチングする。これによって、第１の層間絶縁膜９
に、実際のコンタクトホールの径（２ミクロン）よりも
大きい径（３ミクロン）を有する開口部９ａが形成され
る。その後、レジスト膜２１を除去する。
次に、第２Ｂを参照して、開口部９ａを規定する第１の
層間絶縁膜９の側壁９ｂおよび露出したトランスファゲ
ート５の表面５ａをキャパシタ誘電体膜の延長部７ａで
覆う。
層間絶縁膜９の側壁９ｂおよび露出したトランスファゲ
ート５の表面５ａをキャパシタ誘電体膜の延長部７ａで
覆う。
その後、第２Ｃ図を参照して、開口部９ａに埋込まれる
ように、第２の層間絶縁膜１０をキャパシタ誘電体膜の
延長部７ａの上に形成する。
ように、第２の層間絶縁膜１０をキャパシタ誘電体膜の
延長部７ａの上に形成する。
次に、第２Ｄ図を参照して、第２の層間絶縁膜１０の上
にレジスト膜２６を形成する。その後、レジスト膜２６
をバターニングし、レジスト膜２６に実際に形成される
コンタクトホールの径（２ミクロン）と同一の径を有す
る開口部２６ａを形成する。次に、バターニングされた
レジスト膜２６をマスクにして、第２の層間絶縁膜１０
およびキャパシタ誘電体膜の延長部７ａを、−気に、異
方性の強いプラズマエツチングによってエツチングする
。これによって、所定の径を有するコンタクトホール２
２が、多層ＩＩ！１１５中に形成される。
にレジスト膜２６を形成する。その後、レジスト膜２６
をバターニングし、レジスト膜２６に実際に形成される
コンタクトホールの径（２ミクロン）と同一の径を有す
る開口部２６ａを形成する。次に、バターニングされた
レジスト膜２６をマスクにして、第２の層間絶縁膜１０
およびキャパシタ誘電体膜の延長部７ａを、−気に、異
方性の強いプラズマエツチングによってエツチングする
。これによって、所定の径を有するコンタクトホール２
２が、多層ＩＩ！１１５中に形成される。
その後、レジスト膜２６を除去する。
次に、第２Ｅ図を参照して、シリコン基板１を薄いフッ
酸またはフッ化アンモニウム水溶液に短時間浸漬するこ
とによって、トランスファゲート５の表面に存在する数
１０人程度の極薄い自然酸化膜の除去を行なう。
酸またはフッ化アンモニウム水溶液に短時間浸漬するこ
とによって、トランスファゲート５の表面に存在する数
１０人程度の極薄い自然酸化膜の除去を行なう。
このとき、第２Ｆ図を参照して、コンタクトホール２２
の側壁（第２の層間絶縁膜１０で形成される。）も多少
エツチングされ、後方に後退する。
の側壁（第２の層間絶縁膜１０で形成される。）も多少
エツチングされ、後方に後退する。
この際、キャパシタ誘電体膜の延長部７ａは、フッ酸ま
たはフッ化アンモニウム水溶液によってはエツチングを
受けないので、突起７ｃとしてコンタクトホールの底部
に残る。しかしながら、この突起７ｃは、次の工程であ
るスパッタ法によるＡ愛配線１４の形成（Ａｌｌ−３ｔ
−Ｃｕ合金をスパッタすることによって行なわれる。）
の際の邪魔にはならない。この結果、コンタクトホール
２２の側壁において、良好な被覆性を示すＡｆｌ配線１
４が得られる。また、この実施例では、コンタクトホー
ル２２の底部に段差が存在するので、コンタクトホール
の底部とＡＵ配線１４との密着性も向上する。
たはフッ化アンモニウム水溶液によってはエツチングを
受けないので、突起７ｃとしてコンタクトホールの底部
に残る。しかしながら、この突起７ｃは、次の工程であ
るスパッタ法によるＡ愛配線１４の形成（Ａｌｌ−３ｔ
−Ｃｕ合金をスパッタすることによって行なわれる。）
の際の邪魔にはならない。この結果、コンタクトホール
２２の側壁において、良好な被覆性を示すＡｆｌ配線１
４が得られる。また、この実施例では、コンタクトホー
ル２２の底部に段差が存在するので、コンタクトホール
の底部とＡＵ配線１４との密着性も向上する。
また、この実施例の場合、トランスフ７ゲート５の表面
に通じるコンタクトホール２２を形成するためのエツチ
ング（コンタクトホールの底壁を叩くエツチング）を１
回だけ行なえばよいので、トランスファゲート５に与え
るダメージは少ない。
に通じるコンタクトホール２２を形成するためのエツチ
ング（コンタクトホールの底壁を叩くエツチング）を１
回だけ行なえばよいので、トランスファゲート５に与え
るダメージは少ない。
なお、上記実施例では、第１図に示す多層膜構造の半導
体装置を用いて、第２Ａ図〜第２Ｆ図に示す工程で、コ
ンタクトホールを形成し、引き続きＡα配線を行なう方
法を例示した。しかし、この発明はこれに限られるもの
でなく、第１図に示す多層膜構造の半導体装置を用いて
、第６Ａ図〜第６Ｅ図に示すような、コンタクトホール
を形成し、引き続きＡＱ配線を形成する方法に適用して
も、同様の効果を奏する。
体装置を用いて、第２Ａ図〜第２Ｆ図に示す工程で、コ
ンタクトホールを形成し、引き続きＡα配線を行なう方
法を例示した。しかし、この発明はこれに限られるもの
でなく、第１図に示す多層膜構造の半導体装置を用いて
、第６Ａ図〜第６Ｅ図に示すような、コンタクトホール
を形成し、引き続きＡＱ配線を形成する方法に適用して
も、同様の効果を奏する。
また、上記実施例では中間膜として、シリコン窒化膜を
例示したが、この発明はこれに限られるものでなく、第
７図の説明のところで述べた５ＯＧＷｋであっても、実
施例と同様の効果を奏する。
例示したが、この発明はこれに限られるものでなく、第
７図の説明のところで述べた５ＯＧＷｋであっても、実
施例と同様の効果を奏する。
さらに、上記実施例では３層膜構造の半導体装置を例に
したが、４層以上の多層膜を有する半導体装置であって
もよい。
したが、４層以上の多層膜を有する半導体装置であって
もよい。
また、上記実施例では、基板の例としてトランスファゲ
ートを例示したが、この発明はこれに限られるものでな
く、半導体基板であってもよい。
ートを例示したが、この発明はこれに限られるものでな
く、半導体基板であってもよい。
以上、本発明を要約すると、次のとおりである。
（１） 特許請求の範囲第１項に記載の多層膜構造を有
する半導体装置であって、 前記中間膜は、成るエツチング液に対し、前記上層膜と
異なる反応性を示す材料で形成されている。
する半導体装置であって、 前記中間膜は、成るエツチング液に対し、前記上層膜と
異なる反応性を示す材料で形成されている。
（２、特許請求の範囲第２項に記載される方法であって
、前記コンタクトホールの底壁を、自然酸化膜を除去す
るためのエツチング液で処理する工程を、さらに備える
。
、前記コンタクトホールの底壁を、自然酸化膜を除去す
るためのエツチング液で処理する工程を、さらに備える
。
（４） 特許請求の範囲第２項に記載の方法であって、
前記コンタクトホールを埋めるように、前記上層膜の上
に金属配線膜を堆積する工程を、さらに備える。
に金属配線膜を堆積する工程を、さらに備える。
［発明の効果］
以上説明したとおり、この発明に従う、多層膜構造の半
導体装置によれば、下層膜のコンタクトホールが形成さ
れる予定の部分には、基板の表面を露出させるための開
口部が設けられており、この開口部の径はコンタクトホ
ールの径よりも大きくされている。さらに、中間膜は、
コンタクトホールが形成される予定の部分において、上
記開口部を規定する上記下層膜の側壁および露出した上
記基板の表面を覆うように、折曲げられている。
導体装置によれば、下層膜のコンタクトホールが形成さ
れる予定の部分には、基板の表面を露出させるための開
口部が設けられており、この開口部の径はコンタクトホ
ールの径よりも大きくされている。さらに、中間膜は、
コンタクトホールが形成される予定の部分において、上
記開口部を規定する上記下層膜の側壁および露出した上
記基板の表面を覆うように、折曲げられている。
したがって、上層膜、中間膜および下層膜を含む多層膜
にコンタクトホールを形成したとき、中間膜の端部はコ
ンタクトホールの底部において露出する。その結果、そ
の後、たとえばコンタクトホールの底壁部分に生じた自
然酸化膜をエツチングで除去する操作を行なうと、コン
タクトホールの底部において突起が生じたり、窪み状の
溝が生じたりする。しかし、この突起または溝は次工程
のスパッタ法によるＡｕ配線形成の際の邪魔にはならな
い。その結果、コンタクトホールの側壁に良好な被覆性
を呈する金属配線が形成される。
にコンタクトホールを形成したとき、中間膜の端部はコ
ンタクトホールの底部において露出する。その結果、そ
の後、たとえばコンタクトホールの底壁部分に生じた自
然酸化膜をエツチングで除去する操作を行なうと、コン
タクトホールの底部において突起が生じたり、窪み状の
溝が生じたりする。しかし、この突起または溝は次工程
のスパッタ法によるＡｕ配線形成の際の邪魔にはならな
い。その結果、コンタクトホールの側壁に良好な被覆性
を呈する金属配線が形成される。
また、この発明の他の曲面に従う、コンタクトホールを
有する多層膜構造の半導体装置の製造方法によれば、下
層膜、中間膜および上層膜を含む多層膜にコンタクトホ
ールを形成すると、中間膜の端部はコンタクトホールの
底部において露出する。その結果、その後、たとえばコ
ンタクトホールの底壁部分に生じた自然酸化膜をエツチ
ングで除去する操作を行なうと、コンタクトホールの底
部において突起が生じたり、窪み状の溝が生じたりする
。しかし、この突起または溝は次工程のスパッタ法によ
るＡ（配線形成の際の邪魔にはならない。その結果、金
属配線の良好な被覆性を呈するコンタクトホールが得ら
れる。
有する多層膜構造の半導体装置の製造方法によれば、下
層膜、中間膜および上層膜を含む多層膜にコンタクトホ
ールを形成すると、中間膜の端部はコンタクトホールの
底部において露出する。その結果、その後、たとえばコ
ンタクトホールの底壁部分に生じた自然酸化膜をエツチ
ングで除去する操作を行なうと、コンタクトホールの底
部において突起が生じたり、窪み状の溝が生じたりする
。しかし、この突起または溝は次工程のスパッタ法によ
るＡ（配線形成の際の邪魔にはならない。その結果、金
属配線の良好な被覆性を呈するコンタクトホールが得ら
れる。
第１図は、この発明の一実施例に係る、多層膜構造の半
導体装置の、コンタクト部の断面図である。 第２Ａ図〜第２Ｆ図は、この発明の他の実施例に係る、
コンタクトホールを何する多層膜構造の半導体装置の製
造方法を示す工程図であり、断面図で表わされている。 第３図は、従来の、多層膜構造を有するダイナミックラ
ンダムアクセスメモリの断面図である。 第４図は、第３図に示すダイナミックランダムアクセス
メモリのコンタクト部の断面図である。 第５Ａ図〜第５Ｄ図は、従来の多層膜構造を有する半導
体装置にコンタクトホールを形成する、従来の方法を工
程順に示した断面図である。 第６Ａ図〜第６Ｅ図は、多層膜構造の半導体装置にコン
タクトホールを形成する、他の従来例を示す工程図であ
る。 第７図は、ＳＯＧ膜を有する多層膜構造の半導体装置に
、コンタクトホールを形成する場合の、問題点を示した
断面図である。 第８図は、コンタクトホールの側壁が多結晶シリコン膜
で保護された、従来の半導体装置のコンタクト部の断面
図である。 図において、５はトランスファゲート、５ａはトランス
ファゲートの表面、７ａはキャパシタ誘電体膜の延長部
、９は第１の層間絶縁膜、９ａは開口部、９ｂは側壁、
１０は第２の層間絶縁膜、１４はＡＤ配線、２２はコン
タクトホールである。 なお、各図中、同一符号は同一または相当部分を示す。
導体装置の、コンタクト部の断面図である。 第２Ａ図〜第２Ｆ図は、この発明の他の実施例に係る、
コンタクトホールを何する多層膜構造の半導体装置の製
造方法を示す工程図であり、断面図で表わされている。 第３図は、従来の、多層膜構造を有するダイナミックラ
ンダムアクセスメモリの断面図である。 第４図は、第３図に示すダイナミックランダムアクセス
メモリのコンタクト部の断面図である。 第５Ａ図〜第５Ｄ図は、従来の多層膜構造を有する半導
体装置にコンタクトホールを形成する、従来の方法を工
程順に示した断面図である。 第６Ａ図〜第６Ｅ図は、多層膜構造の半導体装置にコン
タクトホールを形成する、他の従来例を示す工程図であ
る。 第７図は、ＳＯＧ膜を有する多層膜構造の半導体装置に
、コンタクトホールを形成する場合の、問題点を示した
断面図である。 第８図は、コンタクトホールの側壁が多結晶シリコン膜
で保護された、従来の半導体装置のコンタクト部の断面
図である。 図において、５はトランスファゲート、５ａはトランス
ファゲートの表面、７ａはキャパシタ誘電体膜の延長部
、９は第１の層間絶縁膜、９ａは開口部、９ｂは側壁、
１０は第２の層間絶縁膜、１４はＡＤ配線、２２はコン
タクトホールである。 なお、各図中、同一符号は同一または相当部分を示す。
Claims (2)
- （１）基板と金属配線膜とのコンタクトをとるためのコ
ンタクトホールが形成される予定の部分を有する、多層
膜構造の半導体装置であって、基板と、 前記基板の上に設けられた下層膜と、 前記下層膜の上に設けられた中間膜と、 前記中間膜の上に設けられた上層膜と、を備え、前記下
層膜の前記コンタクトホールが形成される予定の部分に
は、前記基板の表面を露出させるための開口部が設けら
れており、 前記開口部の径は前記コンタクトホールの径よりも大き
くされており、 前記中間膜は、前記コンタクトホールが形成される予定
の部分において、前記開口部を規定する前記下層膜の側
壁および露出した前記基板の表面を覆うように、折曲げ
られている、多層膜構造の半導体装置。 - （２）下層膜、中間膜および上層膜を含み、かつ基板と
金属配線膜とのコンタクトをとるためのコンタクトホー
ルを有する、多層膜構造の半導体装置の製造方法であっ
て、 基板の上に前記下層膜を形成する工程と、 前記下層膜の、前記コンタクトホールが形成される予定
の部分に、前記基板の表面の一部を露出させるように、
該コンタクトホールの径よりも大きい径を有する開口部
を形成する工程と、 前記開口部を規定する前記下層膜の側壁および露出した
前記基板の表面を前記中間膜で覆う工程と、 前記中間膜の上に前記上層膜を形成する工程と、前記上
層膜および前記中間膜を選択的にエッチングすることに
よって、前記基板に通じる所定の径を有する前記コンタ
クトホールを形成する工程と、 を備えた、多層膜構造の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1313863A JPH03173126A (ja) | 1989-11-30 | 1989-11-30 | 多層膜構造の半導体装置およびその製造方法 |
| US07/937,453 US5319246A (en) | 1989-11-30 | 1992-08-31 | Semiconductor device having multi-layer film structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1313863A JPH03173126A (ja) | 1989-11-30 | 1989-11-30 | 多層膜構造の半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03173126A true JPH03173126A (ja) | 1991-07-26 |
Family
ID=18046413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1313863A Pending JPH03173126A (ja) | 1989-11-30 | 1989-11-30 | 多層膜構造の半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5319246A (ja) |
| JP (1) | JPH03173126A (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
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| DE4400032C1 (de) * | 1994-01-03 | 1995-08-31 | Gold Star Electronics | Halbleitereinrichtung und Verfahren zu deren Herstellung |
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1989
- 1989-11-30 JP JP1313863A patent/JPH03173126A/ja active Pending
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1992
- 1992-08-31 US US07/937,453 patent/US5319246A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US5319246A (en) | 1994-06-07 |
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