KR100325047B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

높은 에스팩트비를 가진 측벽 콘택에 있어서, 상기 측벽과 콘택을 형성하고 있는 층간 절연막의 최상부층과의 충분한 중첩 마진을 안정되게 확보할 수 있도록 한 반도체 장치 및 그 제조 방법을 제공한다.
반도체 기판 상에 형성한 층간 절연막의 소정 위치에 측벽 콘택을 형성할 때, 콘택 홀에 형성하는 측벽의 산화막과는 다른 에칭 선택비를 가진 절연막층을, 상기 층간 절연막의 최상층의 상부에 미리 형성하고, 측벽 콘택의 형성시에 상기 절연막층을 에치백시킴으로써, 상기 최상층을 위한 스토퍼로서 기능시키는 것을 특징으로 한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF FORMING THE SAME}
본 발명은 반도체 기판 상에 형성된 층간 절연막의 소정 위치에 측벽 콘택을 형성한 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, LSI의 고집적화에 수반하여 소자의 단위 면적이 점차 축소되는 경향이다. 이러한 사정 때문에, 반도체 장치의 제조시에 높은 수율을 확보하면서 각 소자 간의 마진을 가능한 한 안정되게 확보하기 위한 다양한 연구가 진행되고 있다. 그 대표적인 것으로, S.A.C.(Self-Align-Contact) 또는 측벽 콘택 등을 들 수 있다.
그 일례로서, DRAM에서의 측벽 콘택을 이용한 종래의 제조 방법을, 도 7 내지 도 11을 참조하여 간단하게 설명한다. 도 7에 있어서, 참조 번호 1은 P형 실리콘 등으로 이루어진 반도체 기판이고, 이 반도체 기판(1)의 비활성 영역 상에는 소자 분리용 필드 산화막(2)이 형성되며, 또한 활성 영역 상에는 게이트 산화막(3)이 형성된다. 또한, 이들 게이트 산화막(3) 상에는 제1 다결정 실리콘층으로 이루어진 워드 라인(4)이 형성되고, 게이트 산화막(3) 상의 워드 라인(4)의 양측에 있는 반도체 기판(1)의 표면 상에는 N-확산층(5)이 형성되고, 이어서 반도체 기판(1) 상의 모든 면(비활성 영역 및 활성 영역)에 대하여, 제1 층간 절연막(6)이 퇴적된다.
다음으로, 도 8에 나타난 바와 같이, 반도체 기판(1) 상의 모든 면을 피착한 바와 같이, 제2 층간 절연막이 되는 비교적 두터운 절연막(TEOS BPSG층 등)이 퇴적되고, 종래의 포토리소그래피 기술과 에칭 기술을 이용하여 제2 다결정 실리콘층으로 이루어진 비트 라인과 N-확산층을 접속하기 위한 비트 콘택, 및 제2 다결정 실리콘층으로 이루어진 비트 라인이 순차적으로 형성된다(이들은 도시되지 않음).
그 후, 제3 층간 절연막(TEOS BPSG층 등)이 퇴적되고, 또한 제2 및 제3 층간 절연막과는 다른 물질로 형성된 비교적 얇은(약 150 내지 200 nm 정도) 제4 층간 절연막(8)(SiO2층 등)이 퇴적된다. 또한, 여기서 도 8에서의 층간 절연막(7)은 상기 제2 및 제3 층간 절연막의 전체막을 나타내는 것이다.
다음으로, 종래의 포토리소그래피 기술과 에칭 기술을 이용하여, 소정의 N-확산층(5) 상에 제3 다결정 실리콘층으로 이루어진 축적 전극(13)을 접속하기 위한 콘택 홀(11)이 형성된다(이 시점에서, 상기 콘택 홀(11)의 깊이는 약 1200 nm 정도임).
이어서, 도 9에 나타난 바와 같이, 일부가 상기 콘택 홀(11)의 주위 벽에 형성된 측벽(12-b)이 되는 산화막(12-a)(TEOS NSG층 등)이 모든 면에 퇴적되고, 이어서 건식 에칭(이방성 에칭)으로 에칭이 행해진다.
이로써, 도 10에 나타난 바와 같이, 측벽(12-b)이 형성되지만, 이 때, 콘택의 박리 불량을 방지하기 위하여, 충분한 오버 에칭을 행할 필요가 있다. 예를 들면, 상기 콘택의 상부 지름이 약 0.3 ㎛ 정도인 경우에, 상부 지름에 대한 에스팩트비는 약 4.0으로 꽤 높게 된다. 이 때문에, 마이크로 로딩 효과에 의한 콘택 내부의 에칭 레이트의 저하에 의해, 상당한 오버 에칭이 필요하게 된다.
그 결과, 콘택 홀(11)을 형성하고 있는 층간 절연막의 최상부층(제4 층간 절연막(8))의 막 감소량이 현저하게 크게 되고, 최종적으로는 측벽(12-b)의 상부가 상당히 후퇴하게 된다. 따라서, 측벽(12-b)과 제4 층간 절연막(8)과의 중첩 부분이 소실하는 경우가 많이 발생하여, 안정되게 중첩 마진을 확보하는 것이 곤란하게 된다.
또한, 그 후, 제3 다결정 실리콘층으로 이루어진 축적 전극(13)이 형성되지만, LSI의 미세화가 진행됨에 따라 제3 다결정 실리콘으로 이루어진 축적 전극(13)의 형성시에 있어서, 위치 정합의 어긋남에 의해, 콘택 홀(11)을 완전히 도포할 수 없게 되어 도프의 개구의 일부가 노출된 상태가 발생되기 쉽다. 이 상태에서, 예를 들면, 축적 전극(13)의 용량 증가를 꾀하는 것을 목적으로 하는 HSG 기술에 있어서 HF 등에 의한 전(前) 처리를 행한 경우, 종래의 수법으로는 측벽(12-b)와 제4 층간 절연막(8)의 중첩 마진을 안정되게 확보하는 것이 곤란하게 된다. 이 때문에, 국부적인 층간 절연막의 손상(부호(14)로 표시됨)이 발생한 결과, 후 공정에서의 용량 절연막(18)의 형성시와, 제4 다결정 실리콘층으로 이루어진 플레이트 전극(15)의 형성시에 있어서, 전술한 층간 절연막의 국부적인 파괴(14) 근방에서, 용량 절연막(18)과 플레이트 전극(15)의 커버리지가 악화하고, 용량 절연막 리크의 증대 등을 야기하게 된다.
또한, 중첩 마진을 충분히 확보하기 위해, 측벽 콘택을 형성하고 있는 층간 절연막의 최상부층(제4 층간 절연막(8))의 막 두께를 극단적으로 두껍게 한 경우(예를 들면, 약 300 내지 350 nm 정도), 후(後) 공정에서 형성된 콘택(예를 들면, 상층 배선과 확산층 등을 접속한, 높은 에스팩트비를 가진 콘택 등)에 있어서, 결과적으로 에스팩트비를 증대되어 버리는 등의 많은 문제점이 발생한다.
또한, 최후의 공정으로서, 도 11에 나타난 바와 같이, 용량 절연막(18), 제4 다결정 실리콘층으로 이루어진 플레이트 전극(15) 및 제5 층간 절연막(16)을 순차적으로 퇴적하여, DRAM의 용량부를 형성한다.
본 발명은 상기 상황에 기초하여 이루어진 것으로서, 그 제1 목적으로 하는 바는 높은 에스팩트비를 가진 측벽 콘택에 있어서, 상기 측벽과 콘택을 형성하고 있는 층간 절연막의 최상부층과의 충분한 중첩 마진을 안정적으로 확보할 수 있도록 한 반도체 장치 및 그 제조 방법을 제공함에 있다.
또한, 본 발명의 제2 목적으로 하는 바는 측벽을 형성한 후의 공정에서 형성된 높은 에스팩트비를 가진 콘택(예를 들면, 상층 배선과 확산층 등을 접속하도록 한 콘택 등)에 대하여, 가능한 한 에스팩트비의 증대를 방지할 수 있는 반도체 장치 및 그 제조 방법을 제공함에 있다.
도 1은 본 발명의 실시 형태를 설명하기 위한 단면도.
도 2는 본 발명의 실시 형태를 그 제조 공정 순으로 나타낸 단면도.
도 3은 본 발명의 실시 형태를 그 제조 공정 순으로 나타낸 단면도.
도 4는 본 발명의 실시 형태를 그 제조 공정 순으로 나타낸 단면도.
도 5는 본 발명의 실시 형태를 그 제조 공정 순으로 나타낸 단면도.
도 6은 본 발명의 실시 형태를 그 제조 공정 순으로 나타낸 단면도.
도 7은 종래예를 제조 공정 순으로 나타낸 단면도.
도 8은 종래예를 제조 공정 순으로 나타낸 단면도.
도 9는 종래예를 제조 공정 순으로 나타낸 단면도.
도 10은 종래예를 제조 공정 순으로 나타낸 단면도.
도 11은 종래예를 제조 공정 순으로 나타낸 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판(반도체 기판)
2 : 필드 산화막
3 : 게이트 산화막
4 : 게이트 전극
5 : N-확산층
6 : 제1 층간 절연막
7 ; 제2, 제3 층간 절연막의 전체 막
8 : 제4 층간 절연막(최상층)
9 : 절연막층(Si3N4막)
10 : 레지스트
11 : 콘택 홀
12-a : 산화막
12-b : 측벽
13 : 축적 전극
14 : 손상
15 : 플레이트 전극
16 : 제5 층간 절연막
17 : 중첩 마진
18 : 용량 절연막
이하, 본 발명의 실시 형태를 도 1 내지 도 6을 참조하여 구체적으로 설명한다. 여기서는 반도체 장치의 측벽 콘택 구조에 있어서, 콘택 홀(11)의 주위 벽에 측벽(12-b)을 형성하고 있는 산화막과는 다른 에칭 선택비를 가진 절연막층을, 반도체 기판(1) 상에 형성한 층간 절연막의 최상층(8) 상에 설치하여, 측벽(12-b)을 형성하기 위해 행하는 에칭시에, 최상층(8)을 위한 에칭 스토퍼로서 이용하는 것이다.
즉, 본 발명의 반도체 장치의 제조 방법은, 도 2∼도 6에 순차적으로, 도해되어 있는 바와 같이, 우선 반도체 기판(1) 상에, 적어도 2개의 층 이상의 층간 절연막을 형성하는 공정과, 나중에 형성하는 측벽(12-b)과는 다른 에칭 선택비를 가진 재료로 이루어진 절연막층(9)을 형성하는 공정과, 층간 절연막의 소정 위치에 콘택 홀(11)을 형성하는 공정과, 나중에 일부가 측벽(12-b)이 되는 산화막(12-a)를 형성하는 공정과, 측벽 콘택 형성시에 산화막(12-a)과 함께 절연막층(9)을 에치백하는 공정을 가진다.
이 때, 이 실시 형태에서는, 콘택을 형성하고 있는 층간 절연막의 최상층(8)의 막 두께는, 그 밑의 층간 절연막층의 두께 보다 얇게 되어 있다. 또한, 상기 층간 절연막은 예를 들면 SiO2등의 제1 층간 절연막에, 예를 들면 TEOS BPSG막 등의 제2 층간 절연막을 퇴적하고, 또한 종래의 포토리소그래피 기술 및 에칭 기술을 이용하여, 비트 라인, 비트 콘택 등을 형성한(도시하지 않음) 상부에, 또한 예를 들면 TEOS BPSG막 등의 제3 층간 절연막을 퇴적한 것으로서, 도 3에는 이들 전체 막으로서 부호(7)로 표시되어 있다. 또한, 측벽(12-b)과 제3 층간 절연막은 서로 다른 에칭 선택비를 가지는 것이 바람직하다.
이러한 구성으로 하면, 측벽(12-b)의 형성시에 있어서, 콘택의 박리 불량을 방지하기 위해 충분한 오버 에칭을 행하였을 때, 측벽(12-b)과는 다른 에칭 선택비를 가진 절연막층(9)이 층간 절연막의 최상층(8)의 막 감소를 방지하고, 또한 오버 에칭에 의한 측벽 상부의 후퇴에 따른, 층간 절연막의 최상층(8)과 측벽 상단부와의 중첩 마진(부호(17)로 표시됨)의 감소를 에칭 스토퍼로서의 절연막층(9)의 막 두께 조정으로 용이하게 달성할 수 있다.
그 결과, 높은 에스팩트비를 가진 콘택의 측벽(12-b)과, 층간 절연막의 최상층(8)과의 충분한 중첩 마진(17)을 용이하게 확보하는 효과를 얻을 수 있다. 또, 에스팩트비가 높은 콘택일수록 에치백시의 마이크로 로딩 효과가 현저하게 되고, 측벽 형성시에 있어서의 오버 에칭량이 증가하기 때문에, 본 발명의 전술한 효과는 더욱 크게 된다고 말할 수 있다. 또한, 측벽(12-b)과의 중첩 마진(17)을 충분히 확보할 목적으로, 종래와 같이 콘택을 형성하고 있는 층간 절연막의 최상층(8)의 막 두께를 극단적으로 두껍게 형성해둘 필요가 없어지기 때문에, 후 공정에서 형성되는 높은 에스팩트비를 가진 콘택(예를 들면, 상층 배선과 확산층 등을 접속하는 콘택 등)에 대하여, 가능한 한 에스팩트비의 증대를 방지할 수 있게 된다.
[실시예]
다음으로, 본 발명의 실시예에 대하여 상세히 설명한다. 여기서는 DRAM에서의 측벽 콘택을 가진 반도체 장치의 제조 과정을 그 제조 공정 순으로 설명한다. 우선 P형 실리콘으로 이루어진 반도체 기판(1) 상에 LOCOS법에 의해, 선택적으로 두께 400 nm 정도의 필드 산화막(2)을 형성하여, 활성 영역을 구획하고, 열산화법에 의해 활성 영역 상에 두께 12 nm 정도의 게이트 산화막(3)을 형성한다(도 2를 참조).
그리고, 게이트 산화막(3) 상에 두께 200 nm 정도의 제1 다결정 실리콘층을 형성하고, 종래의 포토리소그래피 기술을 이용하여, 패터닝에 의해 게이트 전극(4)을 형성한다. 이어서, 필드 산화막(2) 및 게이트 전극(4)을 마스크로 하여, 불순물(예를 들면, 인 등)을 주입함으로써, 반도체 기판(1)의 표면부에 N-확산층(5)(LDD 영역)을 형성한다. 또한, 제1 층간 절연막(6)(예를 들면 SiO2막 등)을 모든 면에 퇴적한다.
다음으로, 반도체 기판(1) 상의 모든 면을 도포하도록 하여, 제2 층간 절연막이 되는, 비교적 두터운(예를 들면, 300 nm 정도) 절연막(예를 들면, TEOS BPSG막 등)을 퇴적하여(도 3을 참조), 종래의 포토리소그래피 기술과 에칭 기술을 이용하여 제2 다결정 실리콘층으로 이루어진 비트 라인과 N-확산층을 접속하기 위한 비트 콘택, 및 제2 다결정 실리콘층으로 이루어진 비트 라인을 순차적으로 형성한다(이들은 도시되지 않음).
그 후, 두께 500 nm 정도의 제3 층간 절연막(예를 들면, TEOS BPSG막 등)을 퇴적한다. 또한, 제2 및 제3 층간 절연막으로 형성된 전체 막과는 다른 재료로 형성된 비교적 얇은(약 150∼200 nm 정도) 제4 층간 절연막(8)(예를 들면, SiO2막 등)을 퇴적한다.
다음으로, 나중에 형성되는 측벽(12-b)과는 다른 에칭 선택비를 가진 두께 50∼100 nm 정도의 절연막층(9)(예를 들면, Si3N4막 등)을 형성한다. 그 후, 종래의 포토리소그래피 기술과 에칭 기술을 이용하여, 소정의 N-확산층(5) 상에 제3의 다결정 실리콘층으로 이루어진 축적 전극(13)을 접속하기 위한 콘택 홀(11)을 형성한다(이 시점에서, 콘택(11)의 깊이는 약 1200 nm 정도가 되어 있음).
또한, 일부가 콘택 홀(11)의 주위 벽에 형성되는 측벽(12-b)이 되는, 두께 100 nm 정도의 산화막(12-a)(예를 들면 TEOS NSG막 등)을 전체 면에 퇴적하고, 이어서 건식 에칭(이방성 에칭)으로 에칭을 행한다(도 4를 참조).
이로써, 측벽(12-b)이 형성되지만(도 5를 참조), 이 때 측벽(12-b)이 형성될 때의 콘택의 박리 불량을 방지하기 위해, 충분한 오버 에칭을 행할 필요가 있다. 이 때, 예를 들면, 콘택의 상부 지름이 약 0.3 ㎛ 정도인 경우, 상부 지름에 대한 에스팩트비는 약 4.0으로 상당히 높게 되기 때문에, 마이크로 로딩 효과에 의한 콘택 내부의 에칭 레이트의 저하에 의해, 상당한 오버 에칭이 필요하게 된다.
그러나, 본 발명에서는 측벽(12-b)과는 다른 에칭 선택비를 가진 절연막(9)(바람직하게는, 이 절연막(9)의 에칭 레이트는 측벽(12-b)를 형성하는 산화막(12-a)의 에칭 레이트보다 느림)의 존재에 의해, 층간 절연막의 최상층(8)(제4 층간 절연막(8))의 에칭에 의한 막 감소를 완전히 방지할 수 있게 된다. 게다가, 오버 에칭에 의한 측벽 상부의 후퇴량분을 에칭 스토퍼로서의 절연막(9)의 막 두께로 콘트롤함으로써, 측벽(12-b)과 층간 절연막의 최상층(8)과의 중첩 마진(17)의 감소를 용이하게 회피할 수 있다.
또한, 이 실시예에서는, 에치백시의 스토퍼 역할을 하는 절연막(9)을 선택 에칭함으로써, 완전히 제거한다. 그 후, 두께 600 nm 정도의 제3 다결정 실리콘층을 퇴적하고, 종래의 포토리소그래피 기술과 에칭 기술을 이용하여 축적 전극(13)을 형성한다. 이 때, 위치 정합의 어긋남에 의해, 축적 전극(13)으로, 콘택(11)을 완전히 도포할 수 없기에, 상부 개구의 일부가 노출 상태가 되어 있어도, 이 상태 그대로, 예를 들면 축적 전극(13)의 용량 증가를 목적으로 하는 HSG 기술에 있어서, HF 등에 의한 습식(wet)계의 전(前)처리를 행하였다 해도, 본 발명에서는 측벽(12-b)과 제4 층간 절연막(8)과의 중첩 마진(17)이 안정되게 확보되어 있기 때문에, 종래와 같이, 국부적인 층간 절연막의 손상(14)을 발생하는 일이 없다.
또한, 본 발명에서는 중첩 마진을 충분히 확보할 목적으로, 측벽 콘택을 형성하고 있는 층간 절연막의 최상층(제4 층간 절연막(8))의 막 두께를 종래와 같이 매우 두텁게 형성해 둘 필요가 없어지기 때문에, 후(後) 공정에서 형성되는 콘택(예를 들면, 상층 배선과 확산층 등을 접속하는, 높은 에스팩트비를 가진 콘택 등)에 있어서, 결과적으로 에스팩트비의 증대를 방지할 수 있게 된다.
그리고, 최후에, 용량 절연막(18), 제4 다결정 실리콘층으로 이루어진 플레이트 전극(15) 및 제5 층간 절연막(16)을 순차적으로 형성함으로써 DRAM의 용량부가 형성된다.
또한, 상기 실시예에 있어서, 에치백시의 스토퍼막으로 이루어진 절연막(9)을 선택 에칭으로 제어하고 있지만, 반드시 이것을 제거할 필요는 없다. 또한, 상기 실시예에 있어서, DRAM에서의 측벽 콘택을 가진 반도체 장치의 제조 방법에 대하여 설명하였지만, 본 발명을 다른 형식의 반도체 장치의 측벽 콘택의 형성에 적용할 수 있음은 물론이다.
본 발명은 이상 상술한 바와 같이, 측벽 콘택의 형성시에 있어서, 박리 불량을 방지하기 위해 충분한 오버 에칭을 행했을 때, 측벽과는 다른 에칭 선택비를 가진 절연막층이, 에치백 스토퍼로서 기능함으로써, 콘택을 형성하고 있는 층간 절연막의 최상층의 막 감소를 방지하고, 또한 그 막 두께 조정으로, 오버 에칭에 의한 측벽 상부의 후퇴에 의한 층간 절연막의 최상층과의 중첩 마진의 감소를 저지할 수 있고, 이로써, 높은 에스팩트비를 가진 콘택의 측벽과, 상기 콘택을 형성하고 있는 층간 절연막의 최상층과의 충분한 오버랩 마진을 용이하게 확보할 수 있다.`
게다가, 에스팩트비가 높은 콘택일수록, 에치백시의 마이크로 로딩 효과가 현저하게 되어, 측벽 형성시의 오버 에칭량이 증가하기 때문에, 본 발명의 효과는 더욱 크게 된다.
또한, 본 발명에서는 상기 절연막층의 작용으로, 측벽과의 중첩 마진을 충분히 확보할 목적으로, 종래와 같이, 콘택을 형성하고 있는 층간 절연막의 최상층의 막 두께를 극단적으로 두텁게 형성해 둘 필요가 없어지기 때문에, 후속 공정에서 형성되는 높은 에스팩트비를 가진 콘택(예를 들면, 상층 배선과 확산층 등을 접속하는 콘택 등)에 대하여, 가능한 한 에스팩트비의 증대를 방지할 수 있게 된다.

Claims (11)

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  6. 청구항6는 삭제 되었습니다.
  7. 메모리 셀 트랜지스터를 형성한 후 반도체 기판 상의 전면에 BPSG막을 형성하는 공정과,
    그 후 전면에 제1 산화막을 형성한 후, 측벽을 형성하는 제2 산화막보다도 에칭레이트 선택비가 작은 절연막을 형성하는 공정과,
    그 후 상기 절연막, 제1 산화막 및 BPSG막을 에칭하여 상기 메모리 셀 트랜지스터의 확산층에 도달하는 콘택트 홀을 개구하는 공정과,
    그 후 전면에 상기 콘택트 홀 내의 측벽이 되는 상기 제2 산화막을 형성하는 공정과,
    그 후 상기 제1 산화막이 노출될 때까지 상기 제2 산화막을 에칭하는 공정과,
    다음에 전면에 폴리실리콘막을 형성하고 패터닝하여 축적 전극을 형성하는 공정과,
    상기 축적 전극 표면을 습식 전처리(前處理)로 HSG화 하는 공정과,
    그 후 용량 절연막 및 플랫 전극을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  8. 제7항에 있어서,
    상기 절연막이 Si3N4인 것을 특징으로 하는 반도체 장치 제조 방법.
  9. 제7항 또는 제8항에 있어서,
    상기 습식 전처리가 HF 처리인 것을 특징으로 하는 반도체 장치 제조 방법.
  10. 제7항 또는 제8항에 있어서,
    상기 BPSG막이 TEOS BPSG인 것을 특징으로 하는 반도체 장치 제조 방법.
  11. 제9항에 있어서,
    상기 BPSG막이 TEOS BPSG인 것을 특징으로 하는 반도체 장치 제조 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100359250B1 (ko) * 1999-12-31 2002-11-04 아남반도체 주식회사 보조박막을 이용한 오버레이 마진 확보 방법
JP5040222B2 (ja) * 2005-12-13 2012-10-03 ソニー株式会社 表示装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02133924A (ja) * 1988-11-15 1990-05-23 Fujitsu Ltd 半導体装置及びその製造方法
JPH033324A (ja) * 1989-05-13 1991-01-09 Hyundai Electron Ind Co Ltd 半導体接続装置の製造方法
JPH04109626A (ja) * 1990-08-30 1992-04-10 Oki Electric Ind Co Ltd セルコンタクトパターンの形成方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920005453B1 (ko) 1989-05-13 1992-07-04 현대전자산업 주식회사 반도체 접속장치 형성방법
JPH03324A (ja) 1989-05-29 1991-01-07 Seiko Epson Corp 小型電磁クラッチ機構
KR950009741B1 (ko) 1991-10-10 1995-08-26 금성일렉트론주식회사 반도체 메모리 셀의 제조방법 및 그 구조
KR0165499B1 (en) 1995-01-26 1998-12-15 Samsung Electronics Co Ltd Capacitor fabrication method of semiconductor device
JP2751906B2 (ja) 1996-01-17 1998-05-18 日本電気株式会社 容量素子の形成方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02133924A (ja) * 1988-11-15 1990-05-23 Fujitsu Ltd 半導体装置及びその製造方法
JPH033324A (ja) * 1989-05-13 1991-01-09 Hyundai Electron Ind Co Ltd 半導体接続装置の製造方法
JPH04109626A (ja) * 1990-08-30 1992-04-10 Oki Electric Ind Co Ltd セルコンタクトパターンの形成方法

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