KR100359250B1 - 보조박막을 이용한 오버레이 마진 확보 방법 - Google Patents

보조박막을 이용한 오버레이 마진 확보 방법 Download PDF

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Abstract

본 발명은 보조박막을 이용한 오버레이 마진 확보 방법에 관한 것으로, 절연체(103)에 산화물(oxide) 또는 질화물(nitride)의 보조박막을 적층(deposition)하고, 적층되어진 보조박막을 식각하여 절연체 측면 쪽에만 보조박막(101)을 붙게 하면, 보조박막(101)의 두께만큼 액티브 폴리(poly)와 유전체 홀 패턴간에 서로 전기가 통하지 못하게 함에 따라 오버레이 마진을 확보할 수 있는 효과가 있다.

Description

보조박막을 이용한 오버레이 마진 확보 방법{METHOD FOR REPORTING OVERLAY MARGIN USING ASSISTANT THIN FILM}
본 발명은 보조박막을 이용한 오버레이 마진 확보 방법에 관한 것으로, 특히 절연체에 보조박막을 적층(deposition)하여 절연체 측면(sidewall) 쪽에만 보조박막을 붙임으로써, 특정 액티브 폴리(poly)와 유전체 홀 패턴간에 서로 전기가 통하지 못하게 하는 오버레이 마진을 확보할 수 있는 방법에 관한 것이다.
통상적으로, 반도체 제조 공정중 포토 공정은 웨이퍼 상에 실제로 필요한 회로를 포토 레지스트(photo resist)를 이용하여 그리는 공정으로서, 설계하고자 하는 회로 패턴이 그려진 포토 마스크(photo mask)에 빛을 조사하여 웨이퍼 상에 도포된 포토 레지스트를 감광시킴으로써, 원하는 패턴을 웨이퍼 상에 형성할 수 있다.
그리고, 포토 공정에서 사용되는 스텝퍼(stepper)는 사진 노광 장비의 일종으로서, 포토 마스크의 패턴을 광학 렌즈를 이용하여 웨이퍼 상에 축소 투영하여 전사하는 장비이다.
이러한 포토 공정 장비 중 광원(365㎚ I-line)을 사용하여 공정을 진행하는 포토 공정 장비에 있어서, 도 1에 도시된 바와 같이, 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor) 구조로 설명하면, 홀 패턴(hole pattern)은 하부구조에서 완성되어진 액티브 폴리(poly) 사이를 연결하여 원하는 소자회로를 완성하기 위해 원하는 위치에 실리콘(silicon) 이나 폴리(poly) 위에 전류가 통할 수 있는 길을 만들어 이것들을 메탈 라인으로 연결하여 최종적인 반도체 소자를 만들어 낸다.
이러한 공정 과정의 중간 단계로서, 홀(hole)과 홀(hole) 사이에는 물론 절연체로 되어 있는 물질이 서로간에 아이솔레이션(isolation) 시켜 주는 구조로 되어 있으며, 특정 액티브 폴리(poly)와 홀(hole) 간에 아이솔레이션 질화물에 의해 오버레이 마진(overlay margin)의 역할을 어느 정도 확보하고 있다.
그러나, 액티브 폴리(poly) 사이를 연결하여 원하는 소자회로를 완성하기 위해 폴리(poly) 위에 Ti 실리사이드 스트립(silicide strip)을 입혀 전류가 통할 수 있는 길을 만들어 이것들을 메탈 라인으로 연결하는 과정에서, Ti 실리사이드 스트립(silicide strip)이 제대로 되지 않아 폴리(poly)와 홀(hole) 간에 서로 전기적으로 통하여 원하는 소자 기능이 제대로 이루어지지 않게 되는 문제가 있었다.
또한, 홀 패턴을 완성한 후, 식각 과정을 거쳐 홀 사이즈를 구현하면, 최소 사이즈가 0.35∼0.30㎛ 정도이며, 리솔루션(resolution)의 한계는 0.35㎛ 정도로 구현된다. 이를 위상 쉬프트 마스크(phase shift mask)를 이용하면, 0.30㎛ 정도까지도 가능하나 최종적인 식각 후의 사이즈가 결국에는 소자작동의 기능에 발현되므로, 결국에는 0.35∼0.30㎛ 이하로는 불가능하게 되는 문제가 있었다.
따라서, 본 발명은 상술한 문제점을 해결하기 위하여 안출한 것으로서, 그 목적은 절연체에 보조박막을 적층(deposition)하여 절연체 측면(sidewall) 쪽에만 보조박막을 붙임으로써, 특정 액티브 폴리(poly)와 유전체 홀 패턴간에 서로 전기가 통하지 못하게 하는 오버레이 마진을 확보할 수 있도록 하며, 또한 측면 쪽에 적층되어진 보조박막의 두께를 조정하여 0.35∼0.30㎛ 이하의 홀 사이즈(hole size)를 구현할 수 있도록 하는 보조박막을 이용한 오버레이 마진 확보 방법을 제공함에 있다.
이러한 목적을 달성하기 위한 본 발명에서 광원(365㎚ I-line)을 사용하여 절연체(103)에 유전체 홀 패턴(hole pattern)을 형성하는 포토 공정 방법에 있어서, 절연체(103)에 산화물(oxide) 또는 질화물(nitride)의 보조박막(101)을 적층(deposition)하는 단계; 적층되어진 보조박막을 식각하여 절연체 측면 쪽에만 보조박막(101)을 붙게 하는 단계; 보조박막(101)의 두께만큼 액티브 폴리(poly)와 유전체 홀 패턴간에 서로 전기가 통하지 못하게 하는 오버레이 마진을 확보하는 단계로 이루어진 것을 특징으로 한다.
도 1은 종래 포토 공정에서 홀 패턴을 완성한 후, 식각 과정을 거친 도면이고,
도 2는 본 발명에 따라 절연체에 보조박막을 적층한 상태를 도시한 도면이며,
도 3은 본 발명에 따라 보조박막이 적층된 후, 식각 과정을 거쳐 절연체 측면(sidewall) 쪽에만 보조박막이 붙여 오버레이 마진을 확보한 상태를 도시한 도면이다.
<도면의 주요부분에 대한 부호의 설명>
101 : 보조박막 103 : 절연체
105 : 아이솔레이션 질화물 107 : 폴리(POLY)
109 : 유전체 홀 패턴 111 : Ti 실리사이드 스트립(Ti silicide strip)
이하, 첨부된 도면을 참조하여 본 발명에 따른 일실시예를 상세하게 설명하기로 한다.
도 2는 본 발명에 따라 절연체에 보조박막, 예로, 산화물(oxide) 또는 질화물(nitride)을 적층(deposition)한 상태를 도시한 도면으로, 사이드 월(sidewall)에 질화물(nitride)을 사용하여 폴리(poly) 저항을 용이하게 이용하기 위해 사용하는 타이타늄실리사이드를 사용한 후 남게되는 스트린거(stringer)가 존재하여 단락되는 것도 질화물(nitride)을 사이드 월(sidewall)로 절연함에 따라 용이한 얼리그먼트 마진(Alignment margin)을 제공할 수 있는 것으로서, 절연체(103)에 적층되어진 보조박막(101)과, 하부구조에서 완성되어진 액티브 폴리(poly)(107) 사이를 연결하여 원하는 소자회로를 완성하기 위하여 원하는 위치에 전류가 통할 수 있는 길을 만들기 위한 유전체 홀 패턴(hole pattern)(109)과, 폴리(107)와 보조박막(101)간에 아이솔레이션(isolation)하기 위한 아이솔레이션 질화물(isolation nitride)(105)과, 액티브 폴리(poly)의 저항 성분을 줄이기 위한 Ti 실리사이드 스트립(silicide strip)(111)으로 이루어진다.
상술한 바와 같이 이루어진 공정 단계 다음에 식각 과정을 거치게 되면, 도 3에 도시된 바와 같이, 절연체(103) 측면(sidewall) 쪽에만 보조박막(101)이 붙어있는 상태가 된다.
즉, 절연체(103) 측면 쪽에만 보조박막(101)이 붙어있게 되면, 액티브 폴리(107)에 연결된 아이솔레이션 질화물(isolation nitride)(105)과 유전체 홀 패턴(109)간에 보조박막(101)이 추가적으로 형성된다.
이로 인하여 액티브 폴리(poly) 사이를 연결하여 원하는 소자회로를 완성하기 위해 폴리(poly) 위에 Ti 실리사이드 스트립(silicide strip)을 입혀 전류가 통할 수 있는 길을 만들어 이것들을 메탈 라인으로 연결하는 과정에서, Ti 실리사이드 스트립(silicide strip)이 제대로 되지 않음에도 불구하고, 폴리(poly)와 홀(hole) 간에 형성된 보조박막(101)에 의해 폴리(poly)와 홀(hole) 간에 서로 전기가 통하지 못하게 하는 오버레이 마진을 확보하는 것이다.
이후, 메탈 라인(A)를 이용하여 유전체 홀 패턴(109)을 연결하는 공정 과정을 거쳐 최종적인 반도체 소자를 만들어 낸다.
따라서, 절연체(103) 측면 쪽에 붙어있는 보조박막(101)을 폴리(poly)와 홀(hole) 간에 추가 형성함으로써, 액티브 폴리(poly)와 유전체 홀 패턴간에 서로 전기가 통하지 못하게 하는 오버레이 마진을 확보할 수 있는 것이다.
또한, 도 3에 도시된 바와 같이, 절연체(103) 측면(sidewall) 쪽에만 보조박막(101)이 붙어있는 상태에서, 상술한 절연체(103) 측면 쪽에만 보조박막(101)이 붙어있게 되면, 디바이스 액티브 폴리(107)에 연결된 아이솔레이션 질화물(isolation nitride)과 유전체 홀 패턴(109)간에 보조박막(101)이 추가적으로 형성되는 것이다. 이후, 메탈 라인(A)를 이용하여 유전체 홀 패턴(109)을 연결하는 공정 과정을 거쳐 최종적인 반도체 소자를 만들어 낸다.
따라서, 절연체(103) 측면 쪽에 붙어있는 보조박막(101)의 두께만큼 유전체 홀 패턴(109) 사이즈(size)가 감소하게 된다. 즉, 절연체(103) 측면 쪽에만 적층되어진 보조박막(101)의 두께를 조정하면 0.35∼0.30㎛ 이하의 홀 사이즈(hole size) 까지도 선택적으로 구현할 수 있어 콘텍트 홀 사이즈(contact hole size)를 150nm 까지도 구현할 수 있는 특징이 있다.그리고, 공정진행상에도 단순하게 반복되는 디램(DRAM)에는 물론이고 로직 프로세스(LOGIC PROCESS)상에서 특히 중요하게 평가되는 프로세스 모니터링(PROCESS MONITORING)을 수행할 수 있는 위치, 즉 스크라이브 라인(SCRIBE LINE)상의 여러가지 테스트 모듈(TEST MODULE)에 다양한 홀 사이즈(HOLE SIZE)를 미리 구현하여 두고, 파라메트릭 테스트(PARAMETRIC TEST) 진행시에 미리 만들어둔 테스트 모듈(TEST MODULE)들을 이용하여 공정진행 마진(MARGIN) 및 디바이스 마진(DEVICE MARGIN)과 최종적인 테스트(TEST)를 통한 현재 진행된 칩(CHIP)의 공정진행상태등을 모니터링(MONITORING)할 수도 있다.
상기와 같이 설명한 본 발명은 절연체에 보조박막을 적층(deposition)하여 절연체 측면(sidewall) 쪽에만 보조박막을 붙임으로써, 특정 액티브 폴리(poly)와 유전체 홀 패턴간에 서로 전기가 통하지 못하게 함으로써, 오버레이 마진을 확보할 수 있으며, 또한 측면 쪽에 적층되어진 보조박막의 두께만큼 유전체 홀 패턴(109) 사이즈(size)가 감소하게 되어 원하는 홀 사이즈(hole size)를 구현할 수 있는 효과가 있다.

Claims (4)

  1. 광원(365㎚ I-line)을 사용하여 절연체(103)에 유전체 홀 패턴(hole pattern)을 형성하는 포토 공정 방법에 있어서,
    상기 절연체(103)에 산화물(oxide) 또는 질화물(nitride)의 보조박막(101)을 적층(deposition)하는 단계;
    상기 적층되어진 보조박막을 식각하여 상기 절연체 측면 쪽에만 상기 보조박막(101)을 붙게 하는 단계;
    상기 보조박막(101)의 두께만큼 액티브 폴리(poly)와 유전체 홀 패턴간에 서로 전기가 통하지 못하게 하는 오버레이 마진을 확보하는 단계로 이루어진 것을 특징으로 하는 보조박막을 이용한 오버레이 마진 확보 방법.
  2. 제 1 항에 있어서,
    상기 절연체 측면 쪽에만 상기 보조박막(101)을 붙게 하여, 상기 보조박막(101)의 두께만큼 유전체 홀 패턴(109) 사이즈가 감소되어 0.35㎛ 이하의 홀 사이즈를 선택적으로 구현하는 것을 특징으로 하는 보조박막을 이용한 미세 홀 사이즈 구현 방법.
  3. 삭제
  4. 삭제
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* Cited by examiner, † Cited by third party
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